JPH0213830B2 - - Google Patents
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- JPH0213830B2 JPH0213830B2 JP56023621A JP2362181A JPH0213830B2 JP H0213830 B2 JPH0213830 B2 JP H0213830B2 JP 56023621 A JP56023621 A JP 56023621A JP 2362181 A JP2362181 A JP 2362181A JP H0213830 B2 JPH0213830 B2 JP H0213830B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/0001—Technical content checked by a classifier
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明は一般に金属酸化物半導体FET
（MOSFET）のような絶縁ゲート電界効果半導
体（IGFET）装置特に竪型２重拡散MOS
（VDMOS）のような竪型MOSFETに関する。
（MOSFET）のような絶縁ゲート電界効果半導
体（IGFET）装置特に竪型２重拡散MOS
（VDMOS）のような竪型MOSFETに関する。
従来のIGFETはユニポーラトランジスタであ
つて、このIGFETでは電流がソース領域から基
体領域のチヤンネルを通りドレン領域へ流れる。
これらのソース、チヤンネルおよびドレン領域は
Ｎ型またはＰ型の導電性であり、基体領域はその
逆の型の導電性のものである。チヤンネルは、近
くにあるゲート電極に与えられる電荷の作る静電
的電界を利用して誘起され（エンハンスメント型
装置の場合）あるいは取除かれる（デプレシヨン
型装置の場合）。典型的なものとして、ゲート電
極はソース電極とドレン電極（それぞれソース領
域またはドレン領域の上に置かれる）の間に置か
れ、MOSFET装置では酸化物層によつて半導体
表面との間が絶縁される。
つて、このIGFETでは電流がソース領域から基
体領域のチヤンネルを通りドレン領域へ流れる。
これらのソース、チヤンネルおよびドレン領域は
Ｎ型またはＰ型の導電性であり、基体領域はその
逆の型の導電性のものである。チヤンネルは、近
くにあるゲート電極に与えられる電荷の作る静電
的電界を利用して誘起され（エンハンスメント型
装置の場合）あるいは取除かれる（デプレシヨン
型装置の場合）。典型的なものとして、ゲート電
極はソース電極とドレン電極（それぞれソース領
域またはドレン領域の上に置かれる）の間に置か
れ、MOSFET装置では酸化物層によつて半導体
表面との間が絶縁される。
竪型MOSFETでは、半導体の互いに反対にな
る表面にソース電極とドレン電極が置かれ、装置
を通る実質的に竪方向の（半導体表面に対して垂
直の）電流が作られる。VDMOSでは、通常ソー
ス電極と同じ半導体表面にゲート電極が置かれ、
ゲートの下のチヤンネルを通る横方向（水平方
向）電流成分を作る形を持つ。しかし、水平方向
の電流から垂直方向電流への遷移の部分に電流の
集中ができ、獲得可能な最大電圧利得を減らして
装置の性能を悪くする作用を持つ。
る表面にソース電極とドレン電極が置かれ、装置
を通る実質的に竪方向の（半導体表面に対して垂
直の）電流が作られる。VDMOSでは、通常ソー
ス電極と同じ半導体表面にゲート電極が置かれ、
ゲートの下のチヤンネルを通る横方向（水平方
向）電流成分を作る形を持つ。しかし、水平方向
の電流から垂直方向電流への遷移の部分に電流の
集中ができ、獲得可能な最大電圧利得を減らして
装置の性能を悪くする作用を持つ。
従来のVDMOSでは一般にドレン領域のチヤン
ネルの隣りの部分にゲートが重ねられてキヤパシ
タンスCGDが作られる。このキヤパシタンスは、
これに装置の利得（−（δVD／δVG）RD）をかけたもの がミラー帰還キヤパシタンスと呼ばれ、高い周波
数と電圧における装置の動作を弱める働きを持
つ。
ネルの隣りの部分にゲートが重ねられてキヤパシ
タンスCGDが作られる。このキヤパシタンスは、
これに装置の利得（−（δVD／δVG）RD）をかけたもの がミラー帰還キヤパシタンスと呼ばれ、高い周波
数と電圧における装置の動作を弱める働きを持
つ。
高周波数高電圧動作を得るため、この発明は竪
型MOSFET装置にミラー帰還キヤパシタンスと
電流集中を減らす構成を採用している。すなわち
竪型MOSFETのドレン−ゲート間キヤパシタン
スを減らし、電流集中を最少にするように遮蔽電
極を設け、この電極をゲート電極の近くに置いて
ドレン領域のチヤンネル部分の隣りにある部分に
重ねてある。
型MOSFET装置にミラー帰還キヤパシタンスと
電流集中を減らす構成を採用している。すなわち
竪型MOSFETのドレン−ゲート間キヤパシタン
スを減らし、電流集中を最少にするように遮蔽電
極を設け、この電極をゲート電極の近くに置いて
ドレン領域のチヤンネル部分の隣りにある部分に
重ねてある。
第１図に示すように通常のVDMOS装置１０は
互いに対向する第１および第２の主表面（以下単
に表面という）１４および１６を持つ実質的に平
板状の基板１２と、互いに隣り合つて極性が交互
に逆になるソース領域１８、基体領域２０および
ドレン領域２２とを有する。一般にドレン領域２
２は第２の表面１６の隣りにある比較的に高い導
電性を持つ部分２４と、これから第１の表面１４
へ向つて伸びるより低い導電性の材料からなるド
レン延長部分２６とで構成され、通常このドレン
延長部２６で互いに隔てられた１対の基体領域２
０が第１の表面から基板の中へ伸びて、１対の基
体ドレン間PN接合２３を形成している。これに
対応して第１の表面１４から基板中すなわち基体
領域２０中へ１対のソース領域１８が伸び、これ
らのソース領域はその間のドレン延長部に対して
各基体領域２０の第１の表面に１対のチヤンネル
部分２８を画定するように配置されている。
互いに対向する第１および第２の主表面（以下単
に表面という）１４および１６を持つ実質的に平
板状の基板１２と、互いに隣り合つて極性が交互
に逆になるソース領域１８、基体領域２０および
ドレン領域２２とを有する。一般にドレン領域２
２は第２の表面１６の隣りにある比較的に高い導
電性を持つ部分２４と、これから第１の表面１４
へ向つて伸びるより低い導電性の材料からなるド
レン延長部分２６とで構成され、通常このドレン
延長部２６で互いに隔てられた１対の基体領域２
０が第１の表面から基板の中へ伸びて、１対の基
体ドレン間PN接合２３を形成している。これに
対応して第１の表面１４から基板中すなわち基体
領域２０中へ１対のソース領域１８が伸び、これ
らのソース領域はその間のドレン延長部に対して
各基体領域２０の第１の表面に１対のチヤンネル
部分２８を画定するように配置されている。
第２の表面１６に沿つてドレン電極３０が配置
され、これがドレン領域２２の比較的導電性の高
い部分２４と接触している。第１の表面のチヤン
ネル部分２８から外れた領域でソース電極３２が
基体領域２０とソース領域１８に接触している。
第１の表面では１対のチヤンネル部分２８とこの
チヤンネル部分の間のドレン延長部２６の上にゲ
ート３４が設けられている。一般にゲート３４は
基板表面１４上の酸化物層３６とこの酸化物層上
の電極３８とを含む。
され、これがドレン領域２２の比較的導電性の高
い部分２４と接触している。第１の表面のチヤン
ネル部分２８から外れた領域でソース電極３２が
基体領域２０とソース領域１８に接触している。
第１の表面では１対のチヤンネル部分２８とこの
チヤンネル部分の間のドレン延長部２６の上にゲ
ート３４が設けられている。一般にゲート３４は
基板表面１４上の酸化物層３６とこの酸化物層上
の電極３８とを含む。
次にこの発明を実施するVDMOS装置５０を示
す第２図において、この装置５０の半導体構成は
内部的には実質的に従来法装置１０について述べ
たものと同様であるから、同様の半導体領域は同
じ引用数字で表す。更にこの装置５０でも第２の
表面１６においてドレン電極３０が導電性の比較
的高い領域２４と接触し、第１の表面１４におい
てソース電極３２がソース領域１８および基体領
域２２に接触している。各チヤンネル部分２８の
上には酸化物層５４で第１の表面から絶縁された
ゲート電極５２がある。
す第２図において、この装置５０の半導体構成は
内部的には実質的に従来法装置１０について述べ
たものと同様であるから、同様の半導体領域は同
じ引用数字で表す。更にこの装置５０でも第２の
表面１６においてドレン電極３０が導電性の比較
的高い領域２４と接触し、第１の表面１４におい
てソース電極３２がソース領域１８および基体領
域２２に接触している。各チヤンネル部分２８の
上には酸化物層５４で第１の表面から絶縁された
ゲート電極５２がある。
この発明では、絶縁された遮蔽電極５６が第１
の表面に設けられ、これがドレン延長部２６のチ
ヤンネル部分２８の隣接部分に重なつている。基
体ドレン間接合２３の真上に各ゲート電極５８の
一端があり、遮蔽電極５６がその一端に近くかつ
それから離れていることが望ましい。この遮蔽電
極５６は第１の表面１４からゲート電極５２の絶
縁用と同じ酸化物層５４で絶縁されるが、遮蔽電
極とゲート電極とが一つの連続した酸化物層の上
にあることは必ずしも必要ではない。典型的な装
置５０ではチヤンネルの長さが5μ程度、酸化物
層の厚さが約100nmで、遮蔽電極とゲート電極の
間隔は約100nm〜5μの範囲にある。
の表面に設けられ、これがドレン延長部２６のチ
ヤンネル部分２８の隣接部分に重なつている。基
体ドレン間接合２３の真上に各ゲート電極５８の
一端があり、遮蔽電極５６がその一端に近くかつ
それから離れていることが望ましい。この遮蔽電
極５６は第１の表面１４からゲート電極５２の絶
縁用と同じ酸化物層５４で絶縁されるが、遮蔽電
極とゲート電極とが一つの連続した酸化物層の上
にあることは必ずしも必要ではない。典型的な装
置５０ではチヤンネルの長さが5μ程度、酸化物
層の厚さが約100nmで、遮蔽電極とゲート電極の
間隔は約100nm〜5μの範囲にある。
上述の装置５０は半導体産業で一般に知られて
いる技法を用いて製作することができる。例えば
米国特許第4055884号明細書に通常のVDMOS装
置の製作方法が記載されているが、この発明の構
成を得るには、更に遮蔽電極５６のパタン発生と
形成とが必要で、これは通常のゲート電極の製作
とほとんど同様に行うことが可能である。
いる技法を用いて製作することができる。例えば
米国特許第4055884号明細書に通常のVDMOS装
置の製作方法が記載されているが、この発明の構
成を得るには、更に遮蔽電極５６のパタン発生と
形成とが必要で、これは通常のゲート電極の製作
とほとんど同様に行うことが可能である。
上述の１対の基体ソース領域を含むVDMOS装
置は、この発明の推奨実施例を表すことに注意す
べきである。単一の基体ソース領域を持つ装置も
有効に働く。また、図では特定の導電型の半導体
装置（Ｎチヤンネル装置）が示されているが、図
示の導電型をすべて逆転した（Ｐチヤンネル）装
置も同様に動作する。
置は、この発明の推奨実施例を表すことに注意す
べきである。単一の基体ソース領域を持つ装置も
有効に働く。また、図では特定の導電型の半導体
装置（Ｎチヤンネル装置）が示されているが、図
示の導電型をすべて逆転した（Ｐチヤンネル）装
置も同様に動作する。
また、図示のVDMOS装置５０をより大きい装
置に組み込むことができることも判る。例えば、
そのより大きい装置がそれぞれ第２図に示す断面
を持つVDMOS５０の複数個の部分を含み、この
複数個の装置が半導体の技術分野で公知の櫛型格
子や蛇行型ゲート構体の型をとることができる。
置に組み込むことができることも判る。例えば、
そのより大きい装置がそれぞれ第２図に示す断面
を持つVDMOS５０の複数個の部分を含み、この
複数個の装置が半導体の技術分野で公知の櫛型格
子や蛇行型ゲート構体の型をとることができる。
竪型VDMOS５０は特に高電力高周波動作に適
当であり、エンハンスメントモードまたはデプレ
シヨンモードで使用できる。例えば、Ｎチヤンネ
ルエンハンスメントモード装置ではソース電極３
２を接地し、ドレン電極１６に400ボルトを印加
し、ゲート電極５２に100MHz程度の周波数で０
〜30ボルトを印加する。遮蔽電極５６はゲートバ
イアスと同程度またはそれより大きい実質的に一
定の正バイアスに維持する。ここに示す実施例で
は、遮蔽電極を30−60ボルトの範囲に維持すべき
である。
当であり、エンハンスメントモードまたはデプレ
シヨンモードで使用できる。例えば、Ｎチヤンネ
ルエンハンスメントモード装置ではソース電極３
２を接地し、ドレン電極１６に400ボルトを印加
し、ゲート電極５２に100MHz程度の周波数で０
〜30ボルトを印加する。遮蔽電極５６はゲートバ
イアスと同程度またはそれより大きい実質的に一
定の正バイアスに維持する。ここに示す実施例で
は、遮蔽電極を30−60ボルトの範囲に維持すべき
である。
この装置の電流の流れ60は水平成分も持つが、
実質的に竪方向（すなわち、主表面１４，１６に
対して垂直）である。電荷キヤリアはソース領域
１８からチヤンネル部分２８を通つてドレン延長
部２６へ流れ、そこから竪方向にドレン領域２２
を通つてドレン電極３０に流れる。
実質的に竪方向（すなわち、主表面１４，１６に
対して垂直）である。電荷キヤリアはソース領域
１８からチヤンネル部分２８を通つてドレン延長
部２６へ流れ、そこから竪方向にドレン領域２２
を通つてドレン電極３０に流れる。
遮蔽電極５６の存在によつて、装置５０の働き
が実質的に改善される。前述のように、従来法装
置１０ではゲート電極３８が第１の表面に現れる
ドレン延長部２６に重なつて、動作中に不都合な
ミラー帰還キヤパシタンスを発生するが、この発
明の装置５０では、ゲート電極５８が基本的にチ
ヤンネル部分２８の上にだけ存在するので、ミラ
ー帰還キヤパシタンスが最小になる。ドレン延長
部２６に遮蔽電極５６が重なつているが、この電
極は一定の電圧に（ゲート３４の典型的な振動電
圧の代りに）維持され、従つて帰還キヤパシタン
スの形成に参加しない。
が実質的に改善される。前述のように、従来法装
置１０ではゲート電極３８が第１の表面に現れる
ドレン延長部２６に重なつて、動作中に不都合な
ミラー帰還キヤパシタンスを発生するが、この発
明の装置５０では、ゲート電極５８が基本的にチ
ヤンネル部分２８の上にだけ存在するので、ミラ
ー帰還キヤパシタンスが最小になる。ドレン延長
部２６に遮蔽電極５６が重なつているが、この電
極は一定の電圧に（ゲート３４の典型的な振動電
圧の代りに）維持され、従つて帰還キヤパシタン
スの形成に参加しない。
加えて遮蔽電極５６は電流集中を最少にし、ド
レン延長部２６において支え得る空間電荷制限電
流レベルを高める。電流集中とこれに伴う電界強
化とは水平方向の流れ（チヤンネル２８を通る）
から垂直方向の流れ（ドレン延長部２６を通る）
への遷移の間に生じ、PN接合部２３が第１の表
面１４と交わる領域でこれが最も著しい。ドレン
延長部２６における空間電荷制限電流はこの領域
の多数電荷キヤリアの数の関数である。
レン延長部２６において支え得る空間電荷制限電
流レベルを高める。電流集中とこれに伴う電界強
化とは水平方向の流れ（チヤンネル２８を通る）
から垂直方向の流れ（ドレン延長部２６を通る）
への遷移の間に生じ、PN接合部２３が第１の表
面１４と交わる領域でこれが最も著しい。ドレン
延長部２６における空間電荷制限電流はこの領域
の多数電荷キヤリアの数の関数である。
装置５０の動作中ドレン延長部２６上の遮蔽電
極５６によりドレン延長部の表面１４に一定の静
電界が形成される。この電界がこの領域へ多数電
荷キヤリアを引つけて導電性を高め、ドレン延長
部の表面１４の空間電荷制限電流を増強する。ド
レン延長部の電流集中は遮蔽電極により振動ゲー
ト電圧によつて作られる静電界より大きい静電界
の得られるまで低減される。
極５６によりドレン延長部の表面１４に一定の静
電界が形成される。この電界がこの領域へ多数電
荷キヤリアを引つけて導電性を高め、ドレン延長
部の表面１４の空間電荷制限電流を増強する。ド
レン延長部の電流集中は遮蔽電極により振動ゲー
ト電圧によつて作られる静電界より大きい静電界
の得られるまで低減される。
以上この発明を竪型VDMOS構体について述べ
たが、この発明はこれに限定されるものでなく、
竪型Ｖ溝構体（VMOS）やプレーナMOS構体に
も同様に遮蔽電極を利用し得ることを理解すべき
である。VMOSやプレーナMOS構体において
も、遮蔽電極はドレン延長部の基体領域のチヤン
ネル部分に隣接する部分の上に設けられる。この
場合もミラー帰還キヤパシタンスと電流集中が少
なくなり、ドレン領域の空間電荷制限電流レベル
が高められる。
たが、この発明はこれに限定されるものでなく、
竪型Ｖ溝構体（VMOS）やプレーナMOS構体に
も同様に遮蔽電極を利用し得ることを理解すべき
である。VMOSやプレーナMOS構体において
も、遮蔽電極はドレン延長部の基体領域のチヤン
ネル部分に隣接する部分の上に設けられる。この
場合もミラー帰還キヤパシタンスと電流集中が少
なくなり、ドレン領域の空間電荷制限電流レベル
が高められる。
第１図は従来法のVDMOS装置の断面図、第２
図はこの発明を実施するVDMOS装置の断面図で
ある。 １２…半導体基板、１４…第１の主表面、１６
…第２の主表面、１８…ソース領域、２０…基体
領域、２２…ドレン領域、２８…チヤンネル部
分、３０…ドレン電極、３２…ソース電極、５２
…ゲート電極、５６…遮蔽電極。
図はこの発明を実施するVDMOS装置の断面図で
ある。 １２…半導体基板、１４…第１の主表面、１６
…第２の主表面、１８…ソース領域、２０…基体
領域、２２…ドレン領域、２８…チヤンネル部
分、３０…ドレン電極、３２…ソース電極、５２
…ゲート電極、５６…遮蔽電極。
Claims (1)
- １ 互に反対側の第１と第２の主表面を有する半
導体基板と、その第２の主表面を含みかつ第１の
主表面に向つて伸延するように形成された第１導
電型のドレン領域と、上記第１の主表面から基板
中に伸び上記ドレン領域によつて境界が定められ
た第２導電型の基体領域と、この基体領域の境界
内に在つて上記第１の主表面から上記基板中に伸
延する第１導電型のソース領域と、上記第１の主
表面部において上記のソース領域とドレン領域と
によつて画定されたチヤンネル部分と、上記第１
の主表面上において上記ソース領域と基体領域と
に接触するソース電極と、上記第２の主表面上に
おいて上記ドレン領域に接触するドレン電極と、
上記第１の主表面上において上記ドレン領域から
隔つて上記チヤンネル部分上に設けられた絶縁ゲ
ート電極と、上記第１の主表面の上記ドレン領域
の上にのみ設けられており定電圧源に接続される
遮蔽電極と、を具備して成る竪型MOSFET装
置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12371580A | 1980-02-22 | 1980-02-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56131961A JPS56131961A (en) | 1981-10-15 |
| JPH0213830B2 true JPH0213830B2 (ja) | 1990-04-05 |
Family
ID=22410424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2362181A Granted JPS56131961A (en) | 1980-02-22 | 1981-02-18 | Mos fet device |
Country Status (8)
| Country | Link |
|---|---|
| JP (1) | JPS56131961A (ja) |
| DE (1) | DE3105693A1 (ja) |
| FR (1) | FR2476914B1 (ja) |
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