KR900000062B1 - 누설 전류 개선형 mis fet 반도체 장치 - Google Patents

누설 전류 개선형 mis fet 반도체 장치 Download PDF

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Abstract

내용 없음.

Description

누설 전류 개선형 MIS FET 반도체 장치
제1a도는 종래 MIS FET의 한 패턴을 나타내는 평면도.
제1b-d도는 각각 제1a도의 쇄선 X-X', Y-Y'와 점선으로 된 곡선 14를 따라서 취해진 MIS FET의 횡단면도.
제2도는 형광표시관의 드라이버(driver)로 사용된 MIS FET의 응용을 나타내는 회로도.
제3a-d도는 기생 트랜지스터와 누설 전류를 방지하기 위한 부가 트랜지스터를 설명하는 MIS FET의 등가 회로도이고, 여기에서 제3a도는 기생 트랜지스터 Tr'가 종래 회로의 주 트랜지스터 Tr과 병렬로 구성된 종래예에 대한 등가 회로도.
제3b도는 부가 트랜지스터 Tr2의 게이트 전극이 트랜지스터 Tr의 소오스 영역에 제공된 첫 번째 실시예에 대한 등가 회로도.
제3c도는 부가 트랜지스터 Tr3의 게이트 전극을 주 트랜지스터 Tr의 드레인 영역에 제공한 두 번째 실시예에 대한 등가 회로도.
제3d도는 부가 트랜지스터의 게이트 전극을 주 트랜지스터 Tr의 소오스 및 드레인 영역 양쪽에 제공한 세 번째 실시예에 대한 등가 회로도.
제4a도는 본 발명의 첫 번째 실시예의 MIS FET에 대한 패턴의 평면도로서 여기에서 연장된 게이트는 주 FET의 소오스 영역으로 제공되는 평면도.
제4b-d도는 각각 제4a도의 쇄선 X-X', Y-Y'와 점선으로된 곡선 14를 따라서 취해진 횡단면도.
제5도는 본 발명의 두 번째 실시예의 MIS FET에 대한 패턴의 평면도로서 여기에서 연장된 게이트는 주 FET의 드레인 영역으로 제공되는 평면도.
제6도는 본 발명의 세 번째 실시예의 MIS FET에 대한 패턴의 평면도로서 여기에서 연장된 게이트는 주 FET의 소오스 및 드레인 영역 양쪽으로 제공되는 평면도이다.
본 발명은 금속 절연 반도체 전계 효과 트랜지스터(이후 MIS FET라 칭함)의 구조에 관한 것으로서, 특히 MIS FET의 액티브 영역에 인접하여 형성된 기생 트랜지스터에 의하여 발생되는 누설 전류를 감소하기 위한 구조에 관한 것이다.
FET 반도체 장치 중에서 MIS FET(절연물로서 산화막이 사용될 때 이를 MOS FET라함)가 가장 보편적으로 사용되어 왔다.
MIS FET로부터 대량의 출력 전류를 얻기 위하여 게이트 폭을 길게 설계할 필요가 있다.
이러한 목적으로 여러가지 형태로 설계된 제품들이 실제 사용되고 있다.
MIS FET가 한 IC(집적회로)내에 집적될때 소오스와 드레인 전극에 대한 상호 연결 배선은 기판상에 형성된 절연막위에 형성되어진다.
어떤 경우에는 MIS FET의 액티브 영역에 인접한 배선의 일부가 기판 표면 아래에 반전층을 야기하고 MIS FET의 드레인 및 소오스 영역과 제휴하여 기생 트랜지스터를 형성한다.
만일 드레인 배선에 고전압이 인가되면 반전층이 야기되고, 기생 트랜지스터가 누설 전류를 증가시킨다.
본 발명은 그러한 조건에서 상기 언급한 누설 전류를 억제하는 게이트 전극의 한 패턴을 제공한다.
제1도에 종래 MIS FET의 한 예가 나타나 있다.
제1a도는 공통 소오스를 갖는 한쌍의 MIS FET의 평면도이고 제1b,c도는 각각 제1a도의 쇄선 X-X'와 Y-Y'를 따라서 취해진 횡단면도를 나타내고 있다.
이런한 한쌍의 MIS FET에 관한 상세한 설명이 이후 언급 되겠지만, 그것은 그 구조에 제한을 받지 않으며 어떠한 형태의 FET에도 응용할 수가 있다는 것이 그 분야에 있는 사람에게는 명확하다.
제1도에서는 n­형 기판 1이 사용되었고 전계 산화막 2가 기판 1의 표면상에 형성되어 있다.
전계 산화막 2는 MIS FET의 액티브 영역 3에 대하여 개공을 가지고 있고 그것은 소오스 영역 4, 두 개의 드레인 영역 5와 5' 그리고 두개의 채널 영역 6과 6'를 포함한다.
채널 영역 6과 6'는 각각 게이트 절연막과 7과 7'(일반적으로 산화막)로 덮혀 있고, 다결정 실리콘 게이트 전극 8과 8'가 거기에 형성된다.
소오스와 드레인 영역이 예를 들면 전계 산화막 2와 게이트 전극 8과 8'를 마스크로서 사용하여 이온 주입법에 의하여 형성되어진다.
이러한 경우에 P+형 불순물이 MIS FET의 액티브 영역 3내로 주입되어 P+형 소오스 및 드레인 영역이 형성된다.
소오스 및 드레인 영역을 형성한 후, 절연층 9, 예를 들면 PSG(인 규소 유리)층이 CVD(화학증착)법에 의하여 형성되어진다.
소오스와 드레인 전극에 대한 접촉 창 12가 절연층 9에 형성된다.
계속하여 알루미늄 층을 기판 표면상의 전체에 침천시켜 소오스 전극 10, 소오스 배선 10', 두 개의 드레인 전극 11과 드레인 배선 11'가 사진 석판 기술을 사용하여 선택적으로 에칭처리를 함으로써 형성되게 한다.
제1도에 나타난 상기 언급한 MIS FET 구조는 두 개의 드레인 영역 5와 5', 하나의 공통 소오스영역 4, 두개의 채널영역 6과 6'를 갖는다.
이러한 설계는 큰 소오스-드레인 전류 IDS를 얻고 결과적으로 P채널 개방 드레인 출력 회로에 대하여 적합한 큰 상호 콘덕턴스 gm을 얻는데 기여한다.
상기 언급한 P채널 MIS FET가 형광 표시판에 대한 회로를 구동하는데 사용될때 예를 들어 약-35V정도의 부전압이 드레인 배선 11'에 인가된다.
제2도는 그런한 응용례의 회로도를 나타내고 있다.
제2도에서 참조 문자 Tr은 IC 20내에 구성된 P채널 MIS FET를 나타내고 Dsp는 IC 20에 의하여 구동되는 형광 표시판이며, 표시관 Dsp의 양극 21은 소오스, 드레인, 게이트 전극을 각각 S,D,G로 표시한 FET Tr의 출력단에 연결되어 있다.
전원 24의 음극단은 제너 다이오우드 25를 통하여 Dsp의 히터 22에 연결된 변압기 27의 중간탭에 연결되어 있고 또한 저항 26을 통하여 Tr의 드레인 D에 연결되어 있다.
Dsp의 그리드(grid)전극의 연결은 간단히 하기 위하여 생략하였다.
MIS FET Tr이 도전상태가 되면 MIS FET Tr의 소오스 S와 드레인 D 사이에 약간의 전압강하가 발생하고 전원 24의 대부분의 전압은 형광 표시판 Dsp에 공급된다.
Tr의 게이트 전압이 컷 오프 레벨로 될 때, 전원의 전압은 MIS FET Tr의 드레인 D에 인가된다.
제2도에서 보인 바와 같이 예를 들면 전원 24의 부전압이 -35V일때 MIS FET Tr의 드레인 전압은 거의 -35V가 된다.
제1a도에서 드레인 배선 11'의 전압이 -35V이면 드레인 배선 11'아래의 n­기판의 사선부분에 반전층이 형성된다.
기생 트랜지스터 Tr'의 채널6"는 점선 곡선 14를 따라 취해진 횡단면도를 나타내는 제1도의 D에 보인 바와 같이 형성된다.
제1a도에서 화살표가 있는 점선 곡선 14와 14'는 상기 이유에 의하여 형성된 기생 트랜지스터에서 전류가 흐르는 방향을 나타낸다.
제1d도에서 나타낸 P채널 기생 트랜지스터 Tr'는 소오스 영역 4, 드레인 영역5, 채널 영역 6", 그리고 게이트 전극 80(뒤에서 설명한 게이트 전극 8의 연장된 부분)과 두 번째 상부 게이트 전극으로서의 드레인 배선 11'로 구성되어져 있다.
이러한 기생 트랜지스터에서 흐르는 전류는 주 트랜지스터 Tr의 누설 전류를 야기시킨다.
상기 언급한 기생 트랜지스터 Tr'에 기인한 누설 전류는 다음 방법으로 감소시킬 수 있다.
첫번째 방법은 게이트 전극 8과 8'를 MIS FET의 액티브 영역 3의 바깥쪽 부위와 직교하는데 게이트 전극 8과 8'의 점선 80과 80'로 나타낸 바와 같이 사선부분 11'의 영역까지 연장하는 것이다.
이 방법은 게이트 전극 80과 80'의 정전압의 역할에 의하여 어느 정도까지 누설 전류를 억제한다.
두번째 방법은 기생 트랜지스터 Tr'가 형성된 부분에 채널 스토퍼(channel stopper)를 형성하는 것이다.
제1a도에서 점선으로 나타낸 직사각형의 n+채널 스토퍼 16은 웨이퍼 공정의 초기 단계에 이온 주입법에 의하여 형성되어진다.
N+채널 스토퍼는 기판이 반전층을 야기하는 것을 방지한다.
누설 전류를 감소하기 위한 상기 방법이 통상 그 분야에서 사용되어 왔지만 누설 전류를 완전히 차단하기에는 아직 충분하지 않다.
첫 번째 방법에 따라서 만약 드레인 배선 11'에 공급된 전압이 게이트 전극 80의 전압에 비하여 매우 높다면 게이트 전극은 반전층의 형성을 완전히 방지할 수 없고, 따라서 기생 트랜지스터 Tr'에 대한 채널 6"가 형성된다.
채널 스토퍼 16을 형성하는 누설 전류를 억제하기 위한 두 번째 방법에 있어서 MIS FET의 액티브 영역 3에 가능한한 접근하여 채널 스토퍼 16을 형성하는 것이 좋다.
일반적으로 채널 스토퍼는 액티브 영역에 접촉하여 형성된 전계 산화막 2의 하단에 직접 형성된다.
이런한 방법은 LOCOS법으로서 잘 알려져 있다.
더우기 고전압에서 작동하도록된 트랜지스터에 있어서 드레인 또는 소오스 영역 5, 5', 4와 채널 스토퍼 16간의 접합에서 항복전압이 감소하기 때문에 채널 스토퍼는 액티브 영역에 근접하여 제공되어질 수 없다.
제1a도에서 보인 바와 같이 채널 스토퍼 16은 전계 산화막 2에 형성된 열려진 창내에 그리고 MIS FET 액티브 영역 3에서 약간 떨어진 거리에 형성된다.
결과적으로 반전층의 형성과 누설 전류는 피할 수가 없다.
기생 트랜지스터를 통한 누설 전류는 전력 손실을 증가시키고 MIS FET의 온도상승을 야기시킨다.
반면에 MIS FET의 특성이 저하된 결과로서 예를 들면 형광 표시관은 그것이 차단상태인 경우에도 표시 화면에 부분적으로 미광을 발하게 된다.
본 발명의 일반적인 목적은 누설 전류가 감소된 FET를 제공하는데 있다.
본 발명의 다른 목적은 기생 트랜지스터에 의하여 발생된 누설 전류를 최소화 하기 위하여 게이트 전극 패턴을 제공하는데 있다.
본 발명의 또 다른 목적은 기생 트랜지스터를 통한 누설 전류의 흐름을 효과적으로 차단하기 위한 게이트 전극을 제공하는데 있다.
본 발명의 추가된 목적은 그것을 제조하기 위하여 부가적 웨이퍼 공정을 필요로 하지 않는 게이트 전극 패턴을 제공하는데 있다.
전술한 목적들은 FET의 게이트 전극을 상기 MIS FET의 액티브 영역과 전계 산화막 사이 그리고 드레인 배선 하단부의 경계 영역을 딸 연장하여 FET에 부가적인 게이트 전극을 제공함으로써 얻어진다.
누설 전류를 증가시키는 기생 트랜지스터 Tr'는 MIS FET Tr과 병렬로 연결되는 것으로 고려되어진다.
이것은 제3a도의 등가 회로도에 도식적으로 나타나 있다.
종래 회로에 있어서 기생 트랜지스터 Tr'가 완전히 컷 오프되지 않고 누설 전류를 발생하였다.
본 발명은 Tr의 게이트 전극에 연결되어 있는 추가 연장된 게이트 전극을 제공한다.
만약 추가 연장된 게이트가 Tr의 소오스영역에 대하여 제공된다면, 기생 트랜지스터 Tr'는 이중 게이트를 갖는 FET가 된다.
이 경우와 같이 Tr'의 기능은 제3b도에서 보인 바와 같이 Tr'를 Tr1과 Tr2의 두 직렬 연결된 FET로 분리함으로써 쉽게 이해될 수 있다.
본 발명의 첫 번째 실시예에서 첫번째 트랜지스터 Tr1의 게이트는 드레인 배선으로 구성되어져 있고, 두 번째 트랜지스터 Tr2의 게이트는 주 트랜지스터 Tr의 연장된 게이트로 구성되어져 있다.
Tr2는 누설 전류를 방해하는 기능을 가지고 있다.
두 번째 실시예에서 연장된 게이트 전극은 드레인 영역에 제공되고 기생 트랜지스터 Tr'는 제3c도에서 보인 바와 같이 직렬로 연결되는 Tr1과 Tr3로 분리된 것으로 생각할 수 있다.
세 번째 실시예에서 연장된 게이트 전극이 소오스와 드레인 영역의 두 곳에 제공되고 기생 트랜지스터 Tr'는 제3d도에서와 같이 세 개의 트랜지스터 Tr1, Tr2와 Tr3가 직렬로 연결된 것으로 생각할 수 있다.
주 MIS FET Tr이 컷 오프 레벨로 동작하고 Tr1이 드레인 배선의 부의 고전압 때문에 도전 상태가 된다하더라도 Tr2또는 Tr3는 비도전 상태가 되고 그들은 Tr1의 누설 전류를 방해한다.
점차 밝혀질 다른 목적 및 장점과 함께 이들은 이후 좀더 충분히 언급되고 청구 되는 바와 같이 구성의 상세한 설명에 나타나 있고 이것은 관한 부분을 구성하는 첨부도면을 참조하여야 하며 여기에서 같은 숫자는 같은 부분을 표시한다.
제4도-제6도를 참조하면, 동일 또는 유사한 숫자는 제1도의 종래예에서와 유사하거나 상응하는 부분을 나타내는데 사용된다.
제4a-d도를 참고하면, n-형 실리콘 기판이 사용되었다.
기판 1은 이산화 실리콘 및 질화 실리콘막(도시되지 않음)의 이중층으로 덮혀져 있고, 다음에 그 층은 전계 산화막 영역에 대하여 부분적으로 에칭처리 되었다.
다음에 기판이 산화된다.
3000-5000Å의 두께를 가지는 전계 산화막 2는 기판 1의 표면 전체에 성장되고 그리하여 MIS FET 액티브 영역 3에 대한 구멍과 채널 스토퍼 영역 16'(채널 스토퍼 16은 나중에 형성됨)가 자동적으로 형성된다.
일반적인 경우와는 달리 채널 스토퍼 영역 16'는 액티브 영역 3 주위에 형성되지 않고 액티브 영역 3의 한 끝에 평행한 부분에서만 형성된다.
채널 스토퍼 영역 16'의 크기와 위치는 채널 스토퍼 16과 액티브 영역 3 사이의 항복 전압을 고려하여 결정된다.
드레인 배선 11'에 공급된 전압에 의하여 야기된 반전층의 성장을 방지하기 위하여 드레인 배선 11'아래에 가능한 한 넓게 채널 스토퍼 16을 설계하는 것이 바람직하다.
다음에 이산화 실리콘막과 질화 실리콘막의 이 중층을 제거한다.
기판은 다시 열 산화되어 300-1000Å의 두께를 갖는 이산화 실리콘막이 기판 상부에 형성된다.
다음에 다결정 실리콘층이 화학 증착에 의하여 4000-5000Å의 두께로 기판상에 증착된다.
이산화 실리콘막과 다결정 실리콘층은 종래의 사진 석판기술에 의하여 선택적으로 제거된다.
다결정 실리콘층을 선택적으로 제거하기 위하여 플라스마 에칭이 이용되고 이산화 실리콘막을 선택적으로 제거하기 위하여 HF(불화 수소산)을 함유한 에칭 용해제가 사용된다.
따라서 채널영역 6과 6'상에 형성된 이산화 실리콘막을 게이트 산화막 7과 7'라 한다.
게이트 산화막에 남아 있는 다결정 실리콘층을 각각 게이트 전극 8과 8', 그리고 액티브 영역 3의 경계를 따라 연장한 추가 연장된 게이트 전극 8"라 한다.
이들은 IC를 형성하기 위하여 상호 연결 배선 8에 의하여 연결된다.
게이트 전극 8,8',8"와 배선 8에 대한 이 제조공정은 MOS FET 게이트 제조 공정의 기술에서 잘 알려져 있다.
제4a도의 패턴을 제1a도와 비교하여 보면 제4a도의 패턴에는 추가 연장된 게이트 전극 8"가 있다.
이후에는 그러한 게이트를 억제 게이트 전극이라 한다.
알수 있는 바와 같이 억제 게이트 전극 8"는 게이트 전극 8과 8'의 양 끝에 연결되어 있고, MIS FET 액티브 영역 3과 전계 산화 영역 2 사이의 경계영역을 따라 연장되어져 있다.
억제 게이트 전극의 패턴 폭은 크게 중요하지 않으며 전극 8과 8'의 패턴 폭과 같을 수도 있다.
제4도에서 나타낸 억제 게이트 전극 8"는 MIS FET의 액티브 영역 3내의 게이트 산화막 7"위에 형성되지만 그것은 크게 중요하지 않으면 경계 영역을 따라 전계 산화막 2 위에 부분적으로 억제 게이트 전극 8"가 형성될 수도 있는 것이다.
그 다음에 인 또는 비소 이온과 같은 n형 불순물 이온을 채널 스토퍼 영역 16에 선택적으로 주입한다.
λ1012/㎠의 양과 약 80KeV의 주입 에너지가 적당하다.
그후 붕소이온과 같은 P형 이온을 소오스 영역 4와 드레인 영역 5 및 5'에 선택적으로 주입한다.
(5-10) × 1014/㎠의 양과 약 60KeV 정도의 주입 에너지가 적당하다.
계속하여 PSG 층 9를 장치의 표면을 보호하고 절연하기 위하여 CVD법으로 기판의 전체 표면상에 증착시킨다.
소오스와 드레인 영역 4,5,5'에 대한 접촉창 12가 사진 석판술에 의하여 형성된다.
다음에 알루미늄층을 전체 표면에 증착시키고 선택적으로 에칭하여 소오스 전극 10과 배선 10'를 형성하고 잘 알려진 사진 석판 공정에 의하여 드레인 전극 11과 배선 11'를 형성한다.
제4b,c도는 각각 선 X-X'와 Y-Y'를 따라 취해진 황단면도를 나타내고 있다.
화살표가 있는 점선 곡선 14는 종래예에서 설명한 바와 같이 기생 트랜지스터 Tr'내어서의 전류 흐름의 방향을 나타낸다.
제4d도는 점선 곡선 14를 따라 취해진 횡단면도이다.
제4d도와 제1d도를 비교하여 보면 기생 트랜지스터 Tr'가 소오스 영역 4에 인접하여 형성된 억제 게이트 전극 8"를 갖는다.
전에 설명한 바와 같이 주 MIS FET Tr이 비 도전 상태인 경우에 억제 게이트 전극 8"는 차단 트랜지스터 Tr2를 형성하여 반전층의 형성을 방지하는 기능을 가지며 이는 제4d도에서 보인 바와 같이 억제 게이트 전극 8"가 드레인 배선 11'로부터 기판의 표면을 보호하기 위한 위치에 형성되기 때문이다. 그러므로 비록 게이트 전극 80과 드레인 배선 11' 아래에 채널 6"가 형성되고 반전층이 발생된다 하더라도 억제 게이트 전극 8"는 채널 6"를 차단하고 소오스 영역 4에서 드레인 영역 5로의 누설 전류를 차단한다.
제3b도는 제4도의 구조에 대한 등가회로도이다.
반면에 주 MIS FET Tr이 도전상태에 있는 경우에 차단 트랜지스터 Tr2도 도전상태가 되어 문제가 되지 아니한다.
제5도는 억제 게이트 전극의 다른 패턴을 가지는 본 발명의 두 번째 실시예를 나타낸다.
제5도에 따르면 억제 게이트 전극 8"의 형성이 드레인 영역 5와 5'위에 제공된다.
그러므로 억제 게이트 전극 8"는 전극 8과 8'로부터 각각 반대방향으로 외부에 연장하는 형태를 갖는다.
MIS FET의 게이트 형성을 제외하면, 제5도의 구조는 제4도의 구조와 거의 동일하다 억제 게이트 전극 8"는 제4d도에서 보인 경우의 반대쪽에 형성된다.
다음에 차단 트랜지스터 Tr3이 주 MIS FET의 드레인쪽에 형성된다.
제5도의 등가회로가 제3c도에 나타나 있다.
본 발명의 세 번째 실시예가 제6도에 나타나 있다.
이것은 제4도와 제5도의 구조를 결합한 형태이다.
억제 게이트 전극 8"는 소오스 4와 드레인 영역 5 및 5'의 양쪽에 제공된다.
그러므로 기생 트랜지스터 Tr'는 두 개의 억제 게이트 전극 8"를 갖는다.
이 등가회로가 제3d도에 나타나 있다.
두 개의 차단 트랜지스터 Tr2와 Tr3가 직렬로 형성되어 누설 전류를 더욱 완전하게 차단한다.
본 발명의 세가지 형태 중에서 제6도에서 나타난 형태가 다른 두가지 형태보다 누설 전류를 더 효과적으로 억제한다.
P채널 MIS FET에 관하여 여기에서 설명된 바와 같은 실시예가 공급 전압의 극성과 도전 형태를 바꾸어줌으로 n 채널 MIS FET로 쉽게 변형될 수 있다는 것이 이 분야에 있는 사람에게는 명확하다.
본 발명은 그에 대한 의도와 근본적인 특성으로부터 이탈되지 않는 한 여러 가지 방법으로 확장되고 변경될 수 있다.
예를 들면 실시예에서 언급한 채널 스토퍼는 도면에서 설명한 형태대로 제한을 받지는 아니한다.
채널스토퍼를 MIS FET 액티브 영역 3을 둘러싸게 형성할 수도 있고 또는 전계 산화막 아래에 직접 형성할 수도 있다.
소오스와 드레인 영역의 형태와 각 전극 및 배선의 패턴도 역시 변경될 수 있으므로 여기서에서 제기된 실시예는 설명하는 것뿐으로서 제한하는 것이 아니다.

Claims (9)

  1. 첫 번째 도전형을 갖는 반도체 기판, 상기 기판내에 형성되고 소오스 영역(4), 드레인 영역(5,5')와 채널 영역(6,6')으로 구성된 액티브 영역(3), 상기 소오스 영역과 드레인 영역은 첫 번째 도전형에 반대되는 두번째 도전형을 가지며, 상기 기판상에 형성되고 상기 액티브 영역(3)을 포위하는 전계 산화막(2), 상기 채널 영역(6,6')상에 형성된 게이트 절연막(7,7'), 상기 게이트 절연막(7,7')상에 형성된 게이트 전극(8,8'), 상기 기판전체를 덮고 있는 절연층(9), 상기 절연층(9)내에 형성된 접촉 호울(hole)을 통하여 상기 드레인 영역과 접촉하기 위하여 상기 절연층(9)상에 형성된 드레인 전극(11), 상기 드레인 전극(11)과 연결하기 위하여 상기 절연층(9)상에 형성된 드레인 배선(11'), 상기 절연층(9)하의 상기 게이트 전극(8,8')으로부터 연장되고 상기 액티브 영역(3)과 상기 전계 산화 영역 사이의 경계 영역을 따라 형성된 억제 게이트 전극(8")을 포함하여 상기 억제 게이트 전극(8")은 상기 드레인 배선(11')하에 형성되는 것을 특징으로 하는 MIS FET 반도체 장치.
  2. 청구범위 제1항에 있어서, 상기 억제 게이트 전극(8")이 상기 소오스 영역(4)과 상기 전계 산화막(2)사이의 경계 영역을 따라 형성되는 것을 특징으로 하는 MIS FET 반도체 장치.(제4도)
  3. 청구범위 제1항에 있어서, 상기 억제 게이트 전극이 상기, 드레인 영역(5,5')과 상기 전계 산화막 사이의 경계 영역을 따라 형성되는 것을 특징으로 하는 MIS FET 반도체 장치.(제5도)
  4. 청구범위 제1항에 있어서, 상기 억제 게이트 전극이 상기 전계 산화막(2)과 상기 소오스 영역(4) 사이, 그리고 상기 전계 산화막과 상기 드레인 영역(5,5') 사이의 두 경계 영역을 따라 형성되는 것을 특징으로 하는 MIS FET 반도체 장치.
  5. 청구범위 제1항에 있어서, 상기 억제 게이트 전극이 상기 경계 영역을 따라 형성되고 상기 경계 영역이 상기 액티브 영역(3) 내부에 있는 것을 특징으로 하는 MIS FET 반도체 장치.
  6. 청구범위 제1항에 있어서, 상기 억제 게이트 전극이 상기 경계 영역을 따라 형성되고 상기 경계 영역은 상기 액티브 영역(3)과 상기 전계 산화막(2)영역을 포함하는 것을 특징으로 하는 MIS FET 반도체 장치.
  7. 청구범위 제1항에 있어서, 상기 전계 산화막(2)하에 형성된 채널 스토퍼(16)를 더 포함하는 것을 특징으로 하는 MIS FET 반도체 장치.
  8. 청구범위 제1항에 있어서, 상기 전계 산화막(2)의 개구내에 형성된 채널 스토퍼(16)를 포함하는 것을 특징으로 하는 MIS FET 반도체 장치.
  9. 청구범위 청구범위 제1항에 있어서, 상기 게이트 절연막(7,7')이 이산화 실리콘막인 것을 특징으로 하는 MIS FET 반도체 장치.
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