JPS61281554A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
- Publication number
- JPS61281554A JPS61281554A JP60123646A JP12364685A JPS61281554A JP S61281554 A JPS61281554 A JP S61281554A JP 60123646 A JP60123646 A JP 60123646A JP 12364685 A JP12364685 A JP 12364685A JP S61281554 A JPS61281554 A JP S61281554A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- region
- transistor
- drain
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 35
- 230000003071 parasitic effect Effects 0.000 claims abstract description 21
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 abstract description 14
- 230000000694 effects Effects 0.000 abstract description 5
- 230000005684 electric field Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 238000005468 ion implantation Methods 0.000 abstract description 3
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract 1
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- NEPLKJAINOWIJL-DHNNRRLOSA-N dnc014884 Polymers C1C2=CC3=CC=CC=C3N2[C@@]2(C)[C@@H]1[C@@]1(C)CCC(=O)C(C)(C)[C@@H]1CC2 NEPLKJAINOWIJL-DHNNRRLOSA-N 0.000 description 2
- 230000001568 sexual effect Effects 0.000 description 2
- OZJHCMYAXLCFKU-UHFFFAOYSA-N Polyavolensinone Natural products CC1(C)C2CCC3n4c(CC3(C)C2(C)CCC1=O)cc5ccccc45 OZJHCMYAXLCFKU-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ゲート幅を長くとるために一つのトランジスタ領域に複
数のＭＩＳ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓ
ｅｍ、１ｃｏｎｄｕｃｔｏｒ）トランジスタをパターン
形成し、各電極相互を連結した構造をとると共にかかる
トランジスタを高いドレイン電圧状態で使用すると、ド
レイン電極パターンの下の領域をチャネルとする寄生ト
ランジろ夕ができ、リーク性電流を生ずる。
数のＭＩＳ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓ
ｅｍ、１ｃｏｎｄｕｃｔｏｒ）トランジスタをパターン
形成し、各電極相互を連結した構造をとると共にかかる
トランジスタを高いドレイン電圧状態で使用すると、ド
レイン電極パターンの下の領域をチャネルとする寄生ト
ランジろ夕ができ、リーク性電流を生ずる。
本発明は寄生トランジスタのソース領域或いはドレイン
８１Ｍがこのトランジスタのチャネルに隣接する外縁部
にゲートを設け、これによりリーク性電流を生ずる寄生
トランジスタの影響を無くす〔産業上の利用分野〕 本発明はリーク性電流の防止機能を備えた旧Ｓ型半導体
装置の構造に関する。
８１Ｍがこのトランジスタのチャネルに隣接する外縁部
にゲートを設け、これによりリーク性電流を生ずる寄生
トランジスタの影響を無くす〔産業上の利用分野〕 本発明はリーク性電流の防止機能を備えた旧Ｓ型半導体
装置の構造に関する。
電界効果トランジスタ（ＦＥＴ）のうちＭＩＳ ）ラ
ンジスタは最も一般的なものであり、ゲート幅を長くす
るほど出力電流がとれ特性が改善されることから色々な
改良形が実用化されている。
ンジスタは最も一般的なものであり、ゲート幅を長くす
るほど出力電流がとれ特性が改善されることから色々な
改良形が実用化されている。
本発明はドレイン配線パターンの下に生ずる寄生トラン
ジスタの影響を無視できる配線形態を提供するものであ
る。
ジスタの影響を無視できる配線形態を提供するものであ
る。
第５図（Ａ）は従来のＭＩＳ ）ランジスタの平面図
、また同図（Ｂ）、 （Ｃ）はこのｘ−ｘ′線および
Ｙ−Ｙ ’線における断面図である。
、また同図（Ｂ）、 （Ｃ）はこのｘ−ｘ′線および
Ｙ−Ｙ ’線における断面図である。
いま基板のシリコン（Ｓｉ）がｎ−の不純物濃度をもっ
ている場合についてこの構造を説明するとトランジスタ
形成領域１を囲んで基板上にはフィールド酸化膜２が設
けられており、窓開けされたトランジスタ形成領域１に
左下がりの斜線で示すゲート電極３がその下にゲート絶
縁膜である５ｉ０２層４を備えてパターン形成されてお
り、このゲート電極３とフィールド酸化膜２をマスクと
してｐ＋型不純物のイオン注入を行い、トランジスタ形
成領域１の中に同図（Ｂ）に示すようなｐ”ＦｒＭ域５
が形成されている。
ている場合についてこの構造を説明するとトランジスタ
形成領域１を囲んで基板上にはフィールド酸化膜２が設
けられており、窓開けされたトランジスタ形成領域１に
左下がりの斜線で示すゲート電極３がその下にゲート絶
縁膜である５ｉ０２層４を備えてパターン形成されてお
り、このゲート電極３とフィールド酸化膜２をマスクと
してｐ＋型不純物のイオン注入を行い、トランジスタ形
成領域１の中に同図（Ｂ）に示すようなｐ”ＦｒＭ域５
が形成されている。
次ぎに基板上にトランジスタ形成領域１を含めて、 Ｐ
ＳＧ層（燐硅酸ガラス層）６を形成して絶縁した後、ド
レイン拡散領域７とソース拡散領域８のＰＳＧ ＪＷ
６をドライエツチング法で窓開けしてコンタクト窓９を
作り、その後アルミニウム（＾ｌ）を蒸着し、これを選
択エツチングしてドレイン電極配線１０とソース電極配
線１１とを形成する。
ＳＧ層（燐硅酸ガラス層）６を形成して絶縁した後、ド
レイン拡散領域７とソース拡散領域８のＰＳＧ ＪＷ
６をドライエツチング法で窓開けしてコンタクト窓９を
作り、その後アルミニウム（＾ｌ）を蒸着し、これを選
択エツチングしてドレイン電極配線１０とソース電極配
線１１とを形成する。
以上のようにして一個のｐチャネル旧Ｓ トランジスタ
が形成されている。
が形成されている。
なお、ドレイン電極配線１０の下の基板には高濃度のｎ
＋形不純物がイオン注入されて高濃度チャネルストップ
領域１２が作られている。
＋形不純物がイオン注入されて高濃度チャネルストップ
領域１２が作られている。
このように単位のＭＩＳ トランジスタが二つのドレ
イン領域７とゲート電極３および一つのソース領域８と
から形成されている理由はゲート幅を長くして電流容量
を大きくすると共に増幅率（ｇｍ ）を改善するのが目
的である。
イン領域７とゲート電極３および一つのソース領域８と
から形成されている理由はゲート幅を長くして電流容量
を大きくすると共に増幅率（ｇｍ ）を改善するのが目
的である。
然しなから、螢光表示管の制御に使用されるｐチャネル
ＭＩＳ ）ランジスタではドレイン電極１０とソース
電極１１との間に数１０Ｖをこす電位差があり、ゲート
電極に加わる信号電圧がトランジスタをＯＦイさせるレ
ベルであっても第５図（Ａ）に示すドレイン電極配線１
０がゲートとして作用し、ソース拡散領域８とドレイン
拡散領域７との間の第５図（Ａ）で右下がりの斜線で示
す領域をチャネルとする寄生トランジスタを生ずる。
ＭＩＳ ）ランジスタではドレイン電極１０とソース
電極１１との間に数１０Ｖをこす電位差があり、ゲート
電極に加わる信号電圧がトランジスタをＯＦイさせるレ
ベルであっても第５図（Ａ）に示すドレイン電極配線１
０がゲートとして作用し、ソース拡散領域８とドレイン
拡散領域７との間の第５図（Ａ）で右下がりの斜線で示
す領域をチャネルとする寄生トランジスタを生ずる。
ここでドレイン電極配＆’ｊ！１０とソース拡散領域８
およびドレイン拡散領域７との間には同図（Ｂ）。
およびドレイン拡散領域７との間には同図（Ｂ）。
（Ｃ）に示すようにフィールド酸化膜２と、 ＰＳＧ層
６とが存在するが、ドレイン電極配線１０に高電圧が印
加されるため、ｎ−の特性を持つ半導体基板の導電型の
反転が起こり、漏洩電流が流れるのである。
６とが存在するが、ドレイン電極配線１０に高電圧が印
加されるため、ｎ−の特性を持つ半導体基板の導電型の
反転が起こり、漏洩電流が流れるのである。
この基板をチャネルとする寄生トランジスタのリーク性
電流を防止するため、従来はこの基板領域にｎ＋の高濃
度チャネルストップ領域１２を設けると共にゲート電極
３をこの領域にまで伸長して漏洩電流の発生を防いでい
る。
電流を防止するため、従来はこの基板領域にｎ＋の高濃
度チャネルストップ領域１２を設けると共にゲート電極
３をこの領域にまで伸長して漏洩電流の発生を防いでい
る。
すなわち高濃度の１４ ｈｉ域（高濃度チャネルストッ
プ領域１２）をドレイン電極配線１０の下に設けること
により導電型の極性の反転を困難にし、またゲート電極
をこのｎ＋領領域まで伸長して、この上に設けられてい
るドレイン電極配線１０の影響を遮蔽している。
プ領域１２）をドレイン電極配線１０の下に設けること
により導電型の極性の反転を困難にし、またゲート電極
をこのｎ＋領領域まで伸長して、この上に設けられてい
るドレイン電極配線１０の影響を遮蔽している。
然し、トランジスタ形成領域１の特性保持の関係で高濃
度チャネルストップ領域１２はトランジスタ形成領域１
に接触して設けることができない。
度チャネルストップ領域１２はトランジスタ形成領域１
に接触して設けることができない。
漏洩電流を生ずる寄生トランジスタができ、ＭＩＳトラ
ンジスタの性能を低下させている。
ンジスタの性能を低下させている。
従ってゲートに与える信号のレベルがＯ〜５Ｖ１ドレイ
ン電圧が３０Ｖと云うような場合にはドレイン電圧によ
る電界が強く作用し、例えゲートに５■を与えていても
第５図のゲート電圧下にもチャネルが発生し、やはりリ
ークが生じてしまう。
ン電圧が３０Ｖと云うような場合にはドレイン電圧によ
る電界が強く作用し、例えゲートに５■を与えていても
第５図のゲート電圧下にもチャネルが発生し、やはりリ
ークが生じてしまう。
以上説明したようにドレイン電極配線ＩＯとソース電極
配線１１との間に基板をチャネルとする寄生トランジス
タを生じ、高耐圧ＭＩＳ ）ランジスタの特性を劣化さ
せていることが問題である。
配線１１との間に基板をチャネルとする寄生トランジス
タを生じ、高耐圧ＭＩＳ ）ランジスタの特性を劣化さ
せていることが問題である。
上記の問題はトランジスタ形成領域１内にソース拡散領
域８．ドレイン拡散領域７及びゲート電極３を備えると
共にトランジスタ形成領域１の外側に高濃度拡散チャネ
ルストップ領域１２を備えてなるＭＩＳトランジスタに
おいて、ドレイン電極配線１０の下に形成される寄生ト
ランジスタチャネル部に対し、これと隣接する拡散領域
外縁部にゲート電極を延長して設けてなることを特徴と
する高耐圧ＭＩＳ ）ランジスタにより解決することが
できる。
域８．ドレイン拡散領域７及びゲート電極３を備えると
共にトランジスタ形成領域１の外側に高濃度拡散チャネ
ルストップ領域１２を備えてなるＭＩＳトランジスタに
おいて、ドレイン電極配線１０の下に形成される寄生ト
ランジスタチャネル部に対し、これと隣接する拡散領域
外縁部にゲート電極を延長して設けてなることを特徴と
する高耐圧ＭＩＳ ）ランジスタにより解決することが
できる。
本発明はドレイン電極配線１０とソース電極配線１１と
の間を基板をチャネルとして流れる漏洩電流を遮断する
方法として寄生トランジスタのチャネルに隣接するソー
ス拡散領域の外縁部、ドレイン拡散領域の外縁部あるい
はこの双方の拡散領域の外縁部にゲート電極を設け、こ
れによりドレイン電極配線１０の影響を無くするもので
ある。
の間を基板をチャネルとして流れる漏洩電流を遮断する
方法として寄生トランジスタのチャネルに隣接するソー
ス拡散領域の外縁部、ドレイン拡散領域の外縁部あるい
はこの双方の拡散領域の外縁部にゲート電極を設け、こ
れによりドレイン電極配線１０の影響を無くするもので
ある。
すなわち、従来は高濃度チャネルストップ領域１２と同
領域まで延長したゲート電極３との存在によりかなりの
漏洩電流が抑制されていたが、これとトランジスタ形成
領域１との間にある基板領域の反転により漏洩電流が流
れることから、本発明はこの領域に隣接するソース拡散
領域外縁部、ドレイン拡散領域外縁部あるいは両頭域の
外縁部にゲート電極を設けて、ドレイン電極配線１０に
よる影響を遮断するものである。
領域まで延長したゲート電極３との存在によりかなりの
漏洩電流が抑制されていたが、これとトランジスタ形成
領域１との間にある基板領域の反転により漏洩電流が流
れることから、本発明はこの領域に隣接するソース拡散
領域外縁部、ドレイン拡散領域外縁部あるいは両頭域の
外縁部にゲート電極を設けて、ドレイン電極配線１０に
よる影響を遮断するものである。
すなわち本発明を実施すると寄生トランジスタに対して
縦列に接続される新たなトランジスタが形成されること
になるものであって、リーク性電流の発生原因である寄
生トランジスタがＯＩＪ状態になっても縦列に接続して
形成されたトランジスタがＯＮ状態にならない限り電流
は流れる径路がなく、従ってリーク性電流は防止される
ものである。、なお新たに形成されたトランジスタがＯ
Ｎ状態になるときは本来のＭＩＳトランジスタがＯＮと
なるときであり、その場合はリーク性電流の存在は無視
できる。
縦列に接続される新たなトランジスタが形成されること
になるものであって、リーク性電流の発生原因である寄
生トランジスタがＯＩＪ状態になっても縦列に接続して
形成されたトランジスタがＯＮ状態にならない限り電流
は流れる径路がなく、従ってリーク性電流は防止される
ものである。、なお新たに形成されたトランジスタがＯ
Ｎ状態になるときは本来のＭＩＳトランジスタがＯＮと
なるときであり、その場合はリーク性電流の存在は無視
できる。
第４図は本発明の効果を等価回路を用いて示すもので、
第４図（Ａ）は従来のＭＩＳ ）ランジスタ２０に発生
する寄生トランジスタ２１の関係図、第４ＩＤ （Ｂ）
〜（Ｄ）は本発明に係る対策を示すもので、同図（Ｂ）
はソース側に新たにトランジスタ２２を設ける場合、同
図（Ｃ）はドレイン側に新たにトランジスタ２３を設け
る場合、また同図（Ｄ）はソース側とドレイン側に新た
にトランジスタ２２．２３を設ける場合に対応する。
第４図（Ａ）は従来のＭＩＳ ）ランジスタ２０に発生
する寄生トランジスタ２１の関係図、第４ＩＤ （Ｂ）
〜（Ｄ）は本発明に係る対策を示すもので、同図（Ｂ）
はソース側に新たにトランジスタ２２を設ける場合、同
図（Ｃ）はドレイン側に新たにトランジスタ２３を設け
る場合、また同図（Ｄ）はソース側とドレイン側に新た
にトランジスタ２２．２３を設ける場合に対応する。
第１図（Ａ）、第２図および第３図は本発明を実施した
ＭＩＳ ？−ランジスタの平面図、また第１図（Ｂ）は
第１図（Ａ）のｘ−ｘ′線位置における断面図である。
ＭＩＳ ？−ランジスタの平面図、また第１図（Ｂ）は
第１図（Ａ）のｘ−ｘ′線位置における断面図である。
実施例１：
第１図はソース拡散領域の外縁部に追加した場合で、新
たに追加したゲート電極１５のパターン形状を除いて従
来と違わない。
たに追加したゲート電極１５のパターン形状を除いて従
来と違わない。
すなわちフィールド酸化膜２で周辺を絶縁被覆してトラ
ンジスタ形成領域１があり、またこの領域１の外側で、
第１図面（Ａ）の下側の基板には高濃度チャネルストッ
プ領域１２がイオン注入法により形成されているが、こ
のトランジスタ形成領域１を含み高濃度チャネルストッ
プ領域１２にかかってゲート電極３とゲート電極１５が
形成されている。
ンジスタ形成領域１があり、またこの領域１の外側で、
第１図面（Ａ）の下側の基板には高濃度チャネルストッ
プ領域１２がイオン注入法により形成されているが、こ
のトランジスタ形成領域１を含み高濃度チャネルストッ
プ領域１２にかかってゲート電極３とゲート電極１５が
形成されている。
このゲート電極１５は下側にＳｉＯ２絶縁層を備えたポ
リＳｉＮからなることには変わりはないが、本発明はゲ
ート電極１５がトランジスタ形成領域１の外縁部に追加
して形成しである。
リＳｉＮからなることには変わりはないが、本発明はゲ
ート電極１５がトランジスタ形成領域１の外縁部に追加
して形成しである。
第１図（Ｂ）はこの部分に形成されたゲート電極１５を
含む断面形状を示している。
含む断面形状を示している。
すなわちゲート電極１５の上にはＰＳＧ［６があり、そ
の上にはドレイン電極配ｖＡ１０がある。
の上にはドレイン電極配ｖＡ１０がある。
なお、本発明に係るゲート電極１５の幅は従来のゲート
電極のパターン幅と同じか或いはこれ以上であればよく
、この実施例の場合には従来のゲート電極幅と等しい値
をとり好結果を得ることができた。
電極のパターン幅と同じか或いはこれ以上であればよく
、この実施例の場合には従来のゲート電極幅と等しい値
をとり好結果を得ることができた。
このように寄生トランジスタのチャネルと隣接する拡散
領域外縁部の上にゲート絶縁膜を介してにゲート電極１
５を設けることにより、ゲート電圧による電界の方がド
レイン電圧による電界よりも強く作用するので、ドレイ
ン電極配線１０への高電圧印加により基板が受ける影啓
を無視することができ、従ってリーク性電流をなくする
ことができる。
領域外縁部の上にゲート絶縁膜を介してにゲート電極１
５を設けることにより、ゲート電圧による電界の方がド
レイン電圧による電界よりも強く作用するので、ドレイ
ン電極配線１０への高電圧印加により基板が受ける影啓
を無視することができ、従ってリーク性電流をなくする
ことができる。
実施例２：
第２図はゲート電極１６をドレイン拡散領域７に設けた
実施例であって、ゲート電極１６の形成方法は実施例１
と類似している。
実施例であって、ゲート電極１６の形成方法は実施例１
と類似している。
この場合リーク性電流の抑制効果は実施例１と同等であ
り、従来のＭＩＳ ｌ−ランジスタに較べて格段に優
れている。
り、従来のＭＩＳ ｌ−ランジスタに較べて格段に優
れている。
実施例３：
第３図はゲート電極１７をソース拡散領域８とドレイン
拡散領域７の双方にかけて設けた実施例であって、ゲー
ト電極１７の形成方法は実施例１と類イレしている。
拡散領域７の双方にかけて設けた実施例であって、ゲー
ト電極１７の形成方法は実施例１と類イレしている。
この場合リーク性電流の抑制効果は充分であって、完全
に無くすることができる。
に無くすることができる。
以上記したように本発明の実施により高耐圧間Ｓ トラ
ンジスタに随伴していた漏洩電流をなくすることが可能
となる。
ンジスタに随伴していた漏洩電流をなくすることが可能
となる。
第１図（Ａ）は本発明に係るＭＩＳ ）ランジスタで
ソース拡散領域にゲートを延長して設けた実施例の平面
図、同図（Ｂ’）は同図（Δ）のｘ−ｘ ’線における
断面図、同図（Ｃ）ばｙ−ｙ′線における断面図、 第２図はドレイン拡散領域にゲートを延長して設けた実
施例の平面図、 第３図はソースおよびドレイン拡散領域にゲートを延長
して設けた実施例の平面図、 第４図（Ａ）はＭＴＳ ）ランジスタ止寄生トランジス
タとの等価回路図、同図（Ｂ）〜（’Ｄ）はソース側、
ドレインがねおよびソース・ドレイン両側に新たにトラ
ンジスタを設けた等価回路図、また第５図（Ａ）は従来
のＭＩＳ ）ランジスタの平面図、同図（Ｂ）はｘ−
ｘ ’線における断面図、同図（Ｃ）はＹ−Ｙ ’線に
おける断面図、である。 図において、 １はトランジスタ形成領域、 ２はフィールド酸化膜、 ３、１５．１６．１７はゲート電極、 ６はＰＳＧＪ！、 ７はドレイン拡散領域
、８はソース拡散領域、 １０はドレイン電極配線、１
１はソース電極配線、 １２は高濃度チャネルストップ領域、 ２０はＭＴＳ ）ランジスタ、２１は寄生トランジス
タ、２２．２３はトランジスタ、 である。 ｃ／）ｑ 勺Ｎ 、トン Ｇつ 〉
ソース拡散領域にゲートを延長して設けた実施例の平面
図、同図（Ｂ’）は同図（Δ）のｘ−ｘ ’線における
断面図、同図（Ｃ）ばｙ−ｙ′線における断面図、 第２図はドレイン拡散領域にゲートを延長して設けた実
施例の平面図、 第３図はソースおよびドレイン拡散領域にゲートを延長
して設けた実施例の平面図、 第４図（Ａ）はＭＴＳ ）ランジスタ止寄生トランジス
タとの等価回路図、同図（Ｂ）〜（’Ｄ）はソース側、
ドレインがねおよびソース・ドレイン両側に新たにトラ
ンジスタを設けた等価回路図、また第５図（Ａ）は従来
のＭＩＳ ）ランジスタの平面図、同図（Ｂ）はｘ−
ｘ ’線における断面図、同図（Ｃ）はＹ−Ｙ ’線に
おける断面図、である。 図において、 １はトランジスタ形成領域、 ２はフィールド酸化膜、 ３、１５．１６．１７はゲート電極、 ６はＰＳＧＪ！、 ７はドレイン拡散領域
、８はソース拡散領域、 １０はドレイン電極配線、１
１はソース電極配線、 １２は高濃度チャネルストップ領域、 ２０はＭＴＳ ）ランジスタ、２１は寄生トランジス
タ、２２．２３はトランジスタ、 である。 ｃ／）ｑ 勺Ｎ 、トン Ｇつ 〉
Claims (4)
- （１）トランジスタ形成領域（１）内にソース拡散領域
（８）、ドレイン拡散領域（７）及びゲート電極（３）
を備えると共にトランジスタ形成領域（１）の外側に高
濃度拡散チャネルストップ領域（１２）を備え、ドレイ
ン電極配線（１０）の下に形成される寄生トランジスタ
チャネル部に対し、これと隣接する拡散領域外縁部にゲ
ート電極（３）を延長して設けてなることを特徴とする
ＭＩＳ型半導体装置。 - （２）前記ゲート電極（３）がソース拡散領域（８）の
外縁部まで延長して設けられてなることを特徴とする特
許請求の範囲第１項記載のＭＩＳ型半導体装置。 - （３）前記ゲート電極（３）がドレイン拡散領域（７）
の外縁部まで延長して設けられてなることを特徴とする
特許請求の範囲第１項記載のＭＩＳ型半導体装置。 - （４）前記ゲート電極（３）がソース拡散領域（８）及
びドレイン拡散領域（７）の外縁部まで延長して設けら
れてなることを特徴とする特許請求の範囲第１項記載の
ＭＩＳ型半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123646A JPS61281554A (ja) | 1985-06-07 | 1985-06-07 | Ｍｉｓ型半導体装置 |
| KR1019860003971A KR900000062B1 (ko) | 1985-06-07 | 1986-05-21 | 누설 전류 개선형 mis fet 반도체 장치 |
| DE86107628T DE3688809T2 (de) | 1985-06-07 | 1986-06-05 | MISFET-Halbleiteranordnung mit verminderten Leckstrom. |
| EP86107628A EP0204336B1 (en) | 1985-06-07 | 1986-06-05 | Mis fet semiconductor device with reduced leakage current |
| US06/871,336 US4785343A (en) | 1985-06-07 | 1986-06-06 | MIS FET semiconductor device with improved leakage current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123646A JPS61281554A (ja) | 1985-06-07 | 1985-06-07 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281554A true JPS61281554A (ja) | 1986-12-11 |
Family
ID=14865746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123646A Pending JPS61281554A (ja) | 1985-06-07 | 1985-06-07 | Ｍｉｓ型半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4785343A (ja) |
| EP (1) | EP0204336B1 (ja) |
| JP (1) | JPS61281554A (ja) |
| KR (1) | KR900000062B1 (ja) |
| DE (1) | DE3688809T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02136340U (ja) * | 1989-04-18 | 1990-11-14 | ||
| JPH04239761A (ja) * | 1991-01-23 | 1992-08-27 | Oki Electric Ind Co Ltd | 半導体装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02114533A (ja) * | 1988-10-24 | 1990-04-26 | Nec Corp | 半導体装置 |
| US5200637A (en) * | 1988-12-15 | 1993-04-06 | Kabushiki Kaisha Toshiba | MOS transistor and differential amplifier circuit with low offset |
| JP3189327B2 (ja) * | 1991-10-08 | 2001-07-16 | ソニー株式会社 | 電荷検出装置 |
| GB9201004D0 (en) * | 1992-01-17 | 1992-03-11 | Philips Electronic Associated | A semiconductor device comprising an insulated gate field effect device |
| JP2713258B2 (ja) * | 1995-07-25 | 1998-02-16 | 日本電気株式会社 | 半導体装置およびその検査方法 |
| US5998850A (en) * | 1998-02-24 | 1999-12-07 | Sun Microsystems, Inc. | Tunable field plate |
| JP3472476B2 (ja) * | 1998-04-17 | 2003-12-02 | 松下電器産業株式会社 | 半導体装置及びその駆動方法 |
| US10553687B2 (en) | 2013-10-11 | 2020-02-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having conductive feature overlapping an edge of an active region |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5055275A (ja) * | 1973-09-12 | 1975-05-15 | ||
| JPS5285484A (en) * | 1976-01-09 | 1977-07-15 | Hitachi Ltd | Mis type semiconductor device |
| JPS6092667A (ja) * | 1983-10-27 | 1985-05-24 | Fujitsu Ltd | Ｍｉｓ型トランジスタ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132276A (en) * | 1977-04-22 | 1978-11-17 | Nec Corp | Insulation gate type field effect semiconductor device |
| FR2420209A1 (fr) * | 1978-03-14 | 1979-10-12 | Thomson Csf | Structure de circuit integre fonctionnant a haute tension |
| JPS55130170A (en) * | 1979-03-30 | 1980-10-08 | Hitachi Ltd | Semiconductor device and method of fabricating the same |
| JPS57154875A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Mos semiconductor device |
-
1985
- 1985-06-07 JP JP60123646A patent/JPS61281554A/ja active Pending
-
1986
- 1986-05-21 KR KR1019860003971A patent/KR900000062B1/ko not_active IP Right Cessation
- 1986-06-05 DE DE86107628T patent/DE3688809T2/de not_active Expired - Fee Related
- 1986-06-05 EP EP86107628A patent/EP0204336B1/en not_active Expired - Lifetime
- 1986-06-06 US US06/871,336 patent/US4785343A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5055275A (ja) * | 1973-09-12 | 1975-05-15 | ||
| JPS5285484A (en) * | 1976-01-09 | 1977-07-15 | Hitachi Ltd | Mis type semiconductor device |
| JPS6092667A (ja) * | 1983-10-27 | 1985-05-24 | Fujitsu Ltd | Ｍｉｓ型トランジスタ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02136340U (ja) * | 1989-04-18 | 1990-11-14 | ||
| JPH04239761A (ja) * | 1991-01-23 | 1992-08-27 | Oki Electric Ind Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0204336A3 (en) | 1988-04-20 |
| EP0204336B1 (en) | 1993-08-04 |
| US4785343A (en) | 1988-11-15 |
| KR900000062B1 (ko) | 1990-01-19 |
| KR870000764A (ko) | 1987-02-20 |
| EP0204336A2 (en) | 1986-12-10 |
| DE3688809D1 (de) | 1993-09-09 |
| DE3688809T2 (de) | 1993-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0525393B2 (ja) | ||
| JPS61281554A (ja) | Ｍｉｓ型半導体装置 | |
| JPH04107867A (ja) | 半導体装置 | |
| JPH0555560A (ja) | 半導体装置 | |
| JPS6164165A (ja) | Ｍｏｓ型電界効果トランジスタ | |
| JP3137840B2 (ja) | 半導体装置 | |
| JPH0222868A (ja) | 絶縁ゲート電界効果トランジスタ | |
| KR100611743B1 (ko) | 멀티플 게이트 박막 트랜지스터 | |
| JPS6313350B2 (ja) | ||
| JPH01111378A (ja) | 縦型ｍｏｓ ｆｅｔ | |
| JP3074064B2 (ja) | 横型ｍｏｓ電界効果トランジスタ | |
| JP2973450B2 (ja) | 半導体装置 | |
| JPH0548109A (ja) | 縦型ｍｏｓトランジスタおよびその製造方法 | |
| JP2599494B2 (ja) | 半導体装置 | |
| US6153909A (en) | Semiconductor device and method for fabricating the same | |
| JPH0817206B2 (ja) | 半導体装置 | |
| JP3364541B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JP3118893B2 (ja) | 縦型ｍｏｓトランジスタ | |
| JPS6355976A (ja) | 電界効果半導体装置 | |
| JPH09289319A (ja) | 半導体装置及びその製造方法 | |
| JPH0289371A (ja) | 半導体装置 | |
| JPH01207977A (ja) | 半導体装置 | |
| JPH03227572A (ja) | Ｍｏｓ半導体装置 | |
| JPH06275822A (ja) | Ｍｏｓ型トランジスタ | |
| JPS59219965A (ja) | Ｍｏｓ型電界効果トランジスタ |