JPH09289319A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】電極配線を形成した場合の電界集中による耐圧
低下が少なく高耐圧化が可能な半導体装置を提供する。 【解決手段】半導体基板１上に絶縁層２を介して半導体
層３が形成され、半導体層３内に、ドレイン領域４とウ
ェル領域５とが離間して形成され、ウェル領域５内にソ
ース領域６が形成されている。ウェル領域５上には絶縁
ゲート７が絶縁膜８を介して形成され、ドレイン領域４
上にはドレイン電極４１が形成されている。ドレイン電
極に電気的に接続されたドレイン電極配線４１ａの下方
周辺には絶縁層２まで達する厚さの絶縁領域１３が形成
され、この部分でソース領域６及びウェル領域５が切断
されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びぞ
の製造方法に関し、特に電力変換用集積回路に用いられ
るパワー半導体装置に関するものである。

【０００２】

【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ（Ｓｉｌ
ｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を利用した
パワー半導体装置が注目されている。従来、この種のパ
ワー半導体装置のひとつとして、図１８に示すような横
型２重拡散ＭＯＳ電界効果トランジスタ、所謂ＬＤＭＯ
ＳＦＥＴ（Ｌａｔｅｒａｌ Ｄｏｕｂｌｅ Ｄｉｆｆｕ
ｓｅｄ ＭＯＳＦＥＴ）が知られている。ここで、図１
８（ａ）はＬＤＭＯＳＦＥＴの平面図を、図１８（ｂ）
は図１８（ａ）のＸ−Ｘ’断面図を、図１８（ｃ）は図
１８（ａ）のＹ−Ｙ’断面図を示す。

【０００３】このＬＤＭＯＳＦＥＴは、単結晶シリコン
からなる半導体基板１の一表面上に絶縁層（所謂埋め込
み酸化膜）２を介してＮ形の半導体層３が形成され、半
導体層３の主表面側で半導体層３内に、Ｎ形（Ｎ⁺ 形）
のドレイン領域４とＰ形のウェル領域５とが離間して形
成され、ウェル領域５内の主表面側にＮ形（Ｎ⁺ 形）の
ソース領域６が形成されている。ここで、ドレイン領域
４とウェル領域５とは所定の耐圧を保持できるような距
離だけ離間して形成されている。ウェル領域５上には、
ドレイン領域４とソース領域６との間で半導体層３内を
流れる主電流を制御する（ウェル領域５の主表面側に所
謂チャネルを形成するための）絶縁ゲート７が絶縁膜８
を介して形成され、ドレイン電極４上にはドレイン電極
４１が、ソース領域６上にはソース電極（図示せず）
が、絶縁ゲート７にはゲート電極（図示せず）が、それ
ぞれ形成されている。ここで、ドレイン領域４の平面形
状は外周が略平行な２つの直線部を有する長円状の形状
（図１８（ａ）に示すドレイン電極４１の平面形状と同
様の形状）に形成され、ソース領域６はドレイン領域４
との距離が略一定になるように、２つの直線部と直線部
同士を繋ぐ２つの円弧部とを有する形状に形成されてい
る（以下、このようなＬＤＭＯＳＦＥＴをｒａｃｅｔｒ
ａｃｋ形状のＬＤＭＯＳＦＥＴとも称す）。

【０００４】ところで、上記ｒａｃｅｔｒａｃｋ形状の
ＬＤＭＯＳＦＥＴでは、大電流を流すためには所謂ゲー
ト幅を大きくする必要があり、一般的には図１９に示す
ようにｒａｃｅｔｒａｃｋ形状のＬＤＭＯＳＦＥＴを複
数（ｎ）個隣接して配置して、各ＬＤＭＯＳＦＥＴのド
レイン電極４１₁ 〜４１_n 、ソース電極、ゲート電極同
士を全て半導体層３の主表面で接続し、同時に動作する
一群のＬＤＭＯＳＦＥＴを構成したり、図２０に示すよ
うに、平面形状が略櫛形のＬＤＭＯＳＦＥＴを構成した
りしている。

【０００５】ここで、図２０に示す構造では、ドレイ
ン、ソース、ゲートの各領域がそれぞれ連続して形成さ
れているので、配線に特別な配慮が不要であるという利
点を有するが、所定の耐圧（例えば、所謂ＲＥＳＵＲＦ
条件で決まる耐圧）を維持するためには各曲線部の曲率
を適正に設計する必要があり、このために（素子が形成
されない）不要な領域１１の面積が大きくなり、面積効
率が悪いという欠点がある。また、素子形成領域（所謂
分離島）が、ソース領域が内接する四角形状の形状に形
成されているから、不要な領域１１が存在することによ
って半導体層３からなる素子形成領域の面積が大きくな
り、絶縁層２を介して半導体層３と半導体基板１との間
に形成される寄生容量が大きくなって、その結果、ＬＤ
ＭＯＳＦＥＴのスイッチング時間が長くなってしまう。
これに対し、図１９に示す構造は、各ｒａｃｅｔｒａｃ
ｋ形状のＬＤＭＯＳＦＥＴ間では耐圧を維持するための
曲率を考慮する必要がなく、不要な領域が生じないの
で、面積効率が良く且つスイッチング時間が短いＬＤＭ
ＯＳＦＥＴを構成することができる。

【０００６】

【発明が解決しようとする課題】ところで、図１９に示
す構造では、各ＬＤＭＯＳＦＥＴの全ての電極を半導体
層３の主表面上で並列配線する必要があり、また、複数
のパワーＬＤＭＯＳＦＥＴを用いた回路ブロックを１チ
ップに集積する構造でも、各ＬＤＭＯＳＦＥＴの全ての
電極を半導体層３の主表面上で配線する必要がある。こ
のためｒａｃｅｔｒａｃｋ形状のＬＤＭＯＳＦＥＴの中
心電極（この場合はドレイン電極４１）に電気的に接続
されたドレイン電極配線４１ａが外部まで（つまり、ソ
ース領域６及びウェル領域５上を横切るように）延設さ
れる。ここで、ドレイン電極４１とドレイン電極配線４
１ａとは一体形成している。

【０００７】しかしながら、図１８に示すｒａｃｅｔｒ
ａｃｋ形状のＬＤＭＯＳＦＥＴは、所定の耐圧が得られ
るように、半導体層３の寸法や濃度が設計されている
（１つの設計基準として例えばＲＥＳＵＲＦ条件を満足
するように設計されている）にもかかわらず、半導体層
３の主表面上に絶縁膜８を介してドレイン電極配線４１
ａを形成すると、ドレイン電極配線４１ａ下方では半導
体層３内部のポテンシャルがドレイン電極配線４１ａの
ポテンシャルに引かれ、その結果、図２１に一点鎖線で
示すように半導体層３の主表面でのポテンシャルがソー
ス領域６側に密集するようになり、絶縁ゲート７下方の
ウェル領域５近傍で電界集中が発生して耐圧を低下させ
るという問題があった。

【０００８】本発明は上記事由に鑑みて為されたもので
あり、その目的は、電極配線を形成した場合の電界集中
による耐圧低下が少なく高耐圧化が可能な半導体装置及
びその製造方法を提供することにある。

【０００９】

【課題を解決するための手段】請求項１の発明は、上記
目的を達成するために、絶縁層上に形成された半導体層
と、前記半導体層の主表面側で前記半導体層内に離間し
て形成された第２導電形のウェル領域及び第１導電形の
ドレイン領域と、前記ウェル領域内に形成された第１導
電形のソース領域と、前記ソース領域と前記半導体層と
の間に介在する前記ウェル領域上にゲート絶縁膜を介し
て形成された絶縁ゲートと、前記ドレイン領域上に形成
されたドレイン電極と、前記ソース領域上に形成された
ソース電極と、前記絶縁ゲートに接続されたゲート電極
とを備えた半導体装置であって、前記半導体層の主表面
から前記半導体層の内部に形成された絶縁領域が前記ソ
ース領域から前記ドレイン領域に亙って延設され、前記
ドレイン電極に電気的に接続されたドレイン電極配線が
前記絶縁領域上に形成されて成ることを特徴とするもの
であり、ドレイン電極配線下の半導体層には絶縁領域が
形成されているので、ドレイン電極配線のポテンシャル
が半導体層内のポテンシャルの分布を乱すことがなく、
ドレイン電極配線の影響による耐圧の低下を抑制するこ
とができる。

【００１０】請求項２の発明は、請求項１の発明におい
て、ソース領域及びウェル領域及び絶縁ゲートが絶縁領
域を除いて前記ドレイン領域の周囲を囲むように形成さ
れているので、ドレイン電極配線下に絶縁ゲート及びウ
ェル領域が存在せず、ドレイン電極配線のポテンシャル
の影響によるウェル領域近傍での電界集中が起きなくな
り、耐圧低下を抑制することができる。

【００１１】請求項３の発明は、請求項１の発明におい
て、絶縁領域が、少なくともウェル領域の部分を除いて
形成されているので、ウェル領域が絶縁領域によって切
断されておらず、ソースのポテンシャルを連続的に半導
体層で連結できるのでソース基準電位をいっかりとター
ミネートでき、また、ドレイン電極下は絶縁領域が形成
されているから電界集中による耐圧の低下を抑制するこ
とができる。

【００１２】請求項４の発明は、請求項２の発明におい
て、絶縁領域が、半導体層の主表面から半導体層内の途
中まで形成されているので、ソースのポテンシャルを絶
縁領域と絶縁層との間の半導体層内で連結できるから、
ソース基準電位を確実にターミネートでき、また、ドレ
イン電極配線下は絶縁領域が形成されているから電界集
中による耐圧の低下を抑制することができる。

【００１３】請求項５の発明は、絶縁層上に形成された
半導体層と、前記半導体層の主表面側で前記半導体層内
に離間して形成された第２導電形のウェル領域及び第１
導電形のドレイン領域と、前記ウェル領域内に形成され
た第１導電形のソース領域と、前記ソース領域と前記半
導体層との間に介在する前記ウェル領域上にゲート絶縁
膜を介して形成された絶縁ゲートと、前記ドレイン領域
上に形成されたドレイン電極と、前記ソース領域上に形
成されたソース電極と、前記絶縁ゲートに接続されたゲ
ート電極と、前記各領域を外部素子と素子分離するため
に前記絶縁層に達する深さまで形成された素子分離領域
と、前記ソース領域から前記ドレイン領域に亙って前記
素子分離領域よりも薄く形成された絶縁領域とを備えた
半導体装置の製造方法であって、前記絶縁領域形成用の
開口部と前記絶縁領域形成用の開口部よりも開口幅が大
きい素子分離領域形成用の開口部とを有する１つのフォ
トマスクを使用してＬＯＣＯＳ法によって前記素子分離
領域が前記絶縁層に達するまで半導体層の酸化を行う工
程を有することを特徴とするものであり、絶縁領域では
酸化時に供給される酸素の量が素子分離領域よりも少な
いので、それぞれ厚さの違う絶縁領域と素子分離領域と
を同時に形成することができ、マスク枚数の削減、工程
の短縮化、低コスト化が可能となる。

【００１４】請求項６の発明は、請求項２又は請求項４
の発明において、絶縁ゲートが絶縁領域に所定長さだけ
延設されているので、絶縁ゲートがフィールドプレート
として働き、切断されたソース領域のポテンシャルを容
易に連結できるので、ソース基準電位を確実にターミネ
ートできるとともに、ドレイン電極配線下が絶縁領域に
なっているために電界集中による耐圧低下を抑制するこ
とができる。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。 （実施形態１）図１（ａ）に本実施形態のＬＤＭＯＳＦ
ＥＴの平面図を、図１（ｂ）に図（ａ）のＸ−Ｘ’断面
図を、図１（ｃ）に図１（ａ）のＹ−Ｙ’断面図を示
す。

【００１６】本実施形態のＬＤＭＯＳＦＥＴは、図１８
で説明した従来のＬＤＭＯＳＦＥＴと同様に、単結晶シ
リコンからなる半導体基板１の一表面上に絶縁層（所謂
埋め込み酸化膜）２を介してＮ形シリコンからなる半導
体層３が形成され、半導体層３の主表面側で半導体層３
内に、Ｎ形（Ｎ⁺ 形）のドレイン領域４とＰ形のウェル
領域５とが離間して形成され、ウェル領域５内の主表面
側にＮ形（Ｎ⁺ 形）のソース領域６が形成されている。
ここで、ドレイン領域４とウェル領域５とは所定の耐圧
を保持できるような距離だけ離間して形成されている。
ウェル領域５上にはドレイン領域４とソース領域６との
間で半導体層３内を流れる主電流を制御する（ウェル領
域５の主表面側に所謂チャネルを形成するための）絶縁
ゲート７が絶縁膜８を介して形成され、ドレイン領域４
上にはドレイン電極４１が、ソース領域６上にはソース
電極（図示せず）が、絶縁ゲート７上にはゲート電極
（図示せず）が、それぞれ形成されている。

【００１７】ここで、ドレイン領域４の平面形状は外周
が略平行な２つの直線部を有する長円状の形状に形成さ
れ、ソース領域６及びウェル領域５はドレイン領域４と
の距離が略一定になるようにドレイン領域４の周囲に一
部を除いて形成されている。すなわち、本ＬＤＭＯＳＦ
ＥＴでは、ｒａｃｅｔｒａｃｋ形状の一方の円弧部にお
いてドレイン電極配線４１ａの下方周辺に、絶縁層２ま
で達する厚さの絶縁領域１３が形成され、この部分でソ
ース領域６及びウェル領域５が切断されている。本ＬＤ
ＭＯＳＦＥＴでは半導体層３の厚さが薄く、絶縁領域１
３はＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳ
ｉｌｉｃｏｎ）法により形成されたシリコン酸化膜から
なり、素子分離のために半導体層３の主表面から絶縁層
２の深さまで形成されたシリコン酸化膜からなる素子分
離領域１２と一体形成されている。

【００１８】ところで、図１８で示した従来のＬＤＭＯ
ＳＦＥＴにおいては、ドレイン電極配線４１ａを絶縁膜
８を介して半導体層３の上方に配線したため、ドレイン
電極配線４１ａのポテンシャルが絶縁膜８を介してドレ
イン電極配線４１ａ下方周辺の半導体層３に影響を与
え、半導体層３のポテンシャル分布が乱れて電界集中が
発生し、その結果、耐圧が低下するという問題があっ
た。

【００１９】しかしながら、本ＬＤＭＯＳＦＥＴでは、
ドレイン電極配線４１ａの下部に絶縁領域１３が形成さ
れているので、半導体層３のポテンシャル分布は図２に
一点鎖線で示すようになり、従来例で説明した電界集中
は起こらない。すなわち、本ＬＤＭＯＳＦＥＴでは、ド
レイン電極配線４１ａ下方の半導体層３内のポテンシャ
ルがドレイン電極配線４１ａのポテンシャルの影響を受
けにくくなり、ドレイン電極配線４１下方での電界集中
が抑制されるので、電界集中による耐圧の低下を抑制す
ることができるのである。

【００２０】（実施形態２）図３（ａ）に本実施形態の
横型ＬＤＭＯＳＦＥＴの平面図を、図３（ｂ）に図３
（ａ）のＸ−Ｘ’断面図を、図３（ｃ）に図３（ａ）の
Ｙ−Ｙ’断面図を示す。本実施形態のＬＤＭＯＳＦＥＴ
の基本構成は実施形態１と略同じであり、その特徴とす
るところは、ドレイン電極配線４１ａ及び絶縁領域１３
がｒａｃｅｔｒａｃｋ形状の直線部分と略垂直になるよ
うに形成されていることにある。

【００２１】ところで、実施形態１のＬＤＭＯＳＦＥＴ
では、半導体層３の主表面においてウェル領域５と絶縁
領域１３とのなす角度が鋭角になり、ウェル領域５から
伸びる空乏層（ポテンシャル分布）と絶縁領域１３との
なす角度も鋭角となるために、絶縁領域１３と半導体層
３との界面の電界が半導体層３内よりも高くなり、この
界面近傍で電界集中が生じ耐圧が若干低下する。

【００２２】これに対し、本ＬＤＭＯＳＦＥＴでは、半
導体層３の主表面内においてウェル領域５と絶縁領域１
３とがなす角度が略直角となり、この部分での電界分布
は半導体層３内の電界分布と略等しくなる。その結果、
絶縁領域１３と半導体層３との界面での電界集中が緩和
されるので、ドレイン電極配線４１ａのポテンシャルに
よって生じる半導体層３内部の電界集中に伴う耐圧低下
を防止するとともに、半導体層３（半導体領域）と絶縁
領域１３との界面の電界集中により生じる耐圧低下を抑
制することができるものである。

【００２３】（実施形態３）図４（ａ）に本実施形態の
横型ＬＤＭＯＳＦＥＴの平面図を、図４（ｂ）に図４
（ａ）のＸ−Ｘ’断面図を、図４（ｃ）に図４（ａ）の
Ｙ−Ｙ’断面図を示す。本実施形態のＬＤＭＯＳＦＥＴ
の基本構成は実施形態１と略同じであり、その特徴とす
るところは、素子分離領域１２と同時形成された絶縁領
域１３が、ウェル領域５、ソース領域６、絶縁ゲート７
を切断しないようにドレイン領域４の円弧部まで延設さ
れ、その絶縁領域１３の上にドレイン電極配線４１ａが
形成されていることにある。

【００２４】ところで、実施形態１のＬＤＭＯＳＦＥＴ
では、絶縁領域１３上に配線されたドレイン電極配線４
１の直下での電界集中が抑制され従来例よりも耐圧の低
下が少なくなるものの、ウェル領域５、ソース領域６、
絶縁ゲート７が絶縁領域１３の存在する部分で不連続と
なるため、分断されたソースのポテンシャルが絶縁領域
１３の内部で結合しきれず、絶縁領域１３とウェル領域
５との界面近傍に電界が集中し、その結果、ドレイン電
極配線４１ａが存在しない場合よりも耐圧が低下してし
まう。

【００２５】これに対し、本ＬＤＭＯＳＦＥＴでは、ウ
ェル領域５の不連続点がなくなるので、ソースのポテン
シャルはウェル領域５中で連続的に結合しており、図５
に一点鎖線で示すようなポテンシャル分布になり、絶縁
領域１３とウェル領域５との界面近傍での電界集中が生
じなくなる。また、ドレイン電極４１による電界集中も
絶縁領域１３中で生じるため、臨界電界が半導体層３内
よりも高く、ドレイン電極配線４１ａを形成しない場合
と略同じ耐圧（例えば、所謂ＲＥＳＵＲＦ条件により最
適化された耐圧）が得られる。

【００２６】（実施形態４）図６（ａ）に本実施形態の
横型ＬＤＭＯＳＦＥＴの平面図を、図６（ｂ）に図６
（ａ）のＸ−Ｘ’断面図を、図６（ｃ）に図６（ａ）の
Ｙ−Ｙ’断面図を示す。本実施形態のＬＤＭＯＳＦＥＴ
の基本構成は実施形態３と略同じであり、その特徴とす
るところは、素子分離領域１２と同時形成された絶縁領
域１３がｒａｃｅｔｒａｃｋ形状の直線部分において、
ウェル領域５、ソース領域６、絶縁ゲート７を切断しな
いようにドレイン領域４の直線部まで延設され、その絶
縁領域１３の上にドレイン電極配線４１ａが形成されて
いることにある。

【００２７】ところで、実施形態３のＬＤＭＯＳＦＥＴ
では、半導体層３の主表面においてウェル領域５と絶縁
領域１３とのなす角度が鋭角となり、ウェル領域５から
伸びる空乏層（ポテンシャル分布）と絶縁領域１３との
なす角度も鋭角となるために、絶縁領域１３と半導体層
３との界面の電界が半導体層３内よりも高くなり、この
界面近傍で電界集中が生じ耐圧が若干低下する。

【００２８】これに対し、本ＬＤＭＯＳＦＥＴでは、半
導体層３の主表面内においてウェル領域５と絶縁領域１
３とがなす角度が略直角となり、この部分での電界分布
は半導体層３内の電界分布と略等しくなる。その結果、
絶縁領域１３と半導体層３との界面での電界集中が緩和
されるので、ドレイン電極配線４１ａのポテンシャルに
よって生じる半導体層３内部の電界集中に伴う耐圧低下
を防止するとともに、半導体層３（半導体領域）と絶縁
領域１３との界面の電界集中により生じる耐圧低下を抑
制することができるものである。

【００２９】（実施形態５）図７（ａ）に本実施形態の
横型ＬＤＭＯＳＦＥＴの平面図を、図７（ｂ）に図７
（ａ）のＸ−Ｘ’断面図を、図７（ｃ）に図７（ａ）の
Ｙ−Ｙ’断面図を示す。本実施形態のＬＤＭＯＳＦＥＴ
の基本構成は実施形態１と略同じであり、その特徴とす
るところは、絶縁領域１３が絶縁層２に達しないように
半導体層３の所定深さまで形成され、その絶縁領域１３
の上にドレイン電極配線４１ａの上に形成されているこ
とにある。

【００３０】ところで、実施形態１のＬＤＭＯＳＦＥＴ
では、絶縁領域１３上に配線されたドレイン電極配線４
１の直下での電界集中が抑制され従来例よりも耐圧の低
下が少なくなるものの、ウェル領域５、ソース領域６、
絶縁ゲート７が絶縁領域１３の存在する部分で不連続と
なるため、分断されたソースのポテンシャルが絶縁領域
１３の内部で結合しきれず、絶縁領域１３とウェル領域
５との界面近傍に電界が集中し、その結果、ドレイン電
極配線４１ａが存在しない場合よりも耐圧が低下してし
まう。

【００３１】しかしながら、本ＬＤＭＯＳＦＥＴでは、
ウェル領域５、ソース領域６、絶縁ゲート７が絶縁領域
１３の部分で不連続になっているが、絶縁領域１３と絶
縁層２との間に半導体層３からなる間隙部１８が形成さ
れているので、切断されたソース領域６の両端は間隙部
１８を介して隣接することになり、ソースのポテンシャ
ルが間隙部１８中で結合するので、半導体層３のポテン
シャル分布が図８に一点鎖線で示すようになり、ウェル
領域５と絶縁領域１３との界面近傍に生じる電界集中の
発生が抑制される。また、ドレイン電極配線４１ａによ
る電界集中は絶縁領域１３中で生じるため、臨界電界が
半導体層３内よりも高く、ドレイン電極配線４１ａを形
成しない場合と略同じ耐圧（例えば、所謂ＲＥＳＵＲＦ
条件により最適化された耐圧）が得られる。

【００３２】（実施形態６）図９（ａ）に本実施形態の
横型ＬＤＭＯＳＦＥＴの平面図を、図９（ｂ）に図９
（ａ）のＸ−Ｘ’断面図を、図９（ｃ）に図９（ａ）の
Ｙ−Ｙ’断面図を示す。本実施形態のＬＤＭＯＳＦＥＴ
の基本構成は実施形態５と略同じであり、その特徴とす
るところは、絶縁領域１３がｒａｃｅｔｒａｃｋ形状の
直線部分と略垂直になるように形成されていることにあ
る。ここで、絶縁領域１３と絶縁層２との間には実施形
態５と同様に半導体層３からなる間隙部１８が存在して
いる。

【００３３】ところで、実施形態５のＬＤＭＯＳＦＥＴ
では、半導体層３の主表面においてウェル領域５と絶縁
領域１３とのなす角度が鋭角となり、ウェル領域５から
伸びる空乏層（ポテンシャル分布）と絶縁領域１３との
なす角度も鋭角となるために、絶縁領域１３と半導体層
３との界面の電界が半導体層３内よりも高くなり、この
界面近傍で電界集中が生じ耐圧が若干低下する。

【００３４】これに対し、本ＬＤＭＯＳＦＥＴでは、半
導体層３の主表面内においてウェル領域５と絶縁領域１
３とがなす角度が略直角となり、この部分での電界分布
は半導体層３内の電界分布と略等しくなる。その結果、
絶縁領域１３と半導体層３との界面での電界集中が緩和
されるので、ドレイン電極配線４１ａのポテンシャルに
よって生じる半導体層３内部の電界集中に伴う耐圧低下
を防止するとともに、半導体層３（半導体領域）と絶縁
領域１３との界面の電界集中により生じる耐圧低下を抑
制することができるものである。

【００３５】（実施形態７）本実施形態は、実施形態
５、実施形態６のＬＤＭＯＳＦＥＴの製造方法に関し、
図１０に示すような絶縁層２に達する深さまで形成され
た素子分離領域１２と、絶縁層２に達せず半導体層３の
途中まで形成された絶縁領域１３とを同時に形成する方
法について説明する。

【００３６】本実施形態の製造方法では、ＬＯＣＯＳ工
程におけるマスクとして図１２（ａ）に示すようなフォ
トマスク２０を使用する。図１２（ａ），（ｂ）におい
て２２はマスク部であり、２１が窓部である。マスク部
２２において絶縁領域１３を形成するための部分は、図
１２（ａ）中のＤの部分のようにマスク部２２’と窓部
２１’とが平行に所定間隔で形成され、素子分離領域１
２を形成するための窓部２１に比べて半導体層３への酸
素供給量が少なくなるようにしてある。このため、ＬＯ
ＣＯＳ酸化工程の酸化時間を適当に選ぶことにより絶縁
領域１３と素子分離領域１２とを同時形成できるのであ
る。ここで、図中Ｄの部分の窓部２１’の窓幅Ｈ₂ とマ
スク部２２’のマスク幅Ｈ₁ とは、各窓部２１の下に形
成される酸化膜（つまり、絶縁領域１３）同士が繋がる
ように設計してある。

【００３７】例えば、厚さ１μｍの半導体層３をパイロ
ジェニック酸化法にて完全に酸化する場合、マージンを
含めて１１００℃で２０時間程度の時間が必要である。
この場合、素子分離領域１２を形成するための領域では
窓部２２の窓幅を、前記の酸化条件でＬＯＣＯＳ酸化膜
が絶縁層２に到達するために十分な酸素供給ができる窓
幅（例えば８μｍ以上）にし、絶縁領域１３を形成する
ため領域では、半導体層３への酸素供給を制限してＬＯ
ＣＯＳ酸化膜が半導体層３の途中で止まるような窓幅Ｈ
₂ （例えば、４μｍ）にし、窓部２１’のマスク部２
２’のマスク幅Ｈ ₁ を、隣接するＬＯＣＯＳ酸化膜が繋
がる幅（例えば１．５μｍ）にしたフォトマスク２０を
使用することによって絶縁領域１３と素子分離領域１２
を形成することができる。ここで、絶縁領域１３の断面
形状は、図１１に示すようになり、マスク部２２’で覆
われていた部分では絶縁領域１３の厚さが薄くなってい
る。

【００３８】以上説明したように、本実施形態の製造方
法によれば、厚さのことなるＬＯＣＯＳ酸化膜を同時に
形成することができるため、フォトマスク枚数の削減、
工程の短縮化、低コスト化が可能となる。 （実施形態８）図１３（ａ）に本実施形態の横型ＬＤＭ
ＯＳＦＥＴの平面図を、図１３（ｂ）に図１３（ａ）の
Ｘ−Ｘ’断面図を、図１３（ｃ）に図１３（ａ）のＹ−
Ｙ’断面図を示す。

【００３９】本ＬＤＭＯＳＦＥＴの基本構成は実施形態
５と略同じであり、その特徴とするところは、絶縁ゲー
ト７が、ドレイン電極配線４１ａ下の絶縁領域１３に所
定の長さだけオーバーラップするように延設されている
ことにある。本ＬＤＭＯＳＦＥＴでは、絶縁領域１３に
延設された絶縁ゲート７が所謂フィールドプレートとし
て働き、この絶縁ゲート７のフィールドプレート効果に
よって、より効果的にソースのポテンシャルを間隙部１
８内で連結できるのでソース基準電位をしっかりとター
ミネートできるとともに、ドレイン電極配線４１ａによ
る電界集中も絶縁領域１３中で生じるために、臨界電界
が半導体層３内よりも高く、さらに耐圧が向上するので
ある（例えば、耐圧が５００ボルト程度のＬＤＭＯＳＦ
ＥＴの場合、絶縁ゲート７を絶縁領域１３に５μｍ程度
延設されることによって５０ボルト程度耐圧が向上す
る）。

【００４０】（実施形態９）図１５（ａ）に本実施形態
の横型ＬＤＭＯＳＦＥＴの平面図を、図１５（ｂ）に図
１５（ａ）のＸ−Ｘ’断面図を、図１５（ｃ）に図１５
（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴの
基本構成は実施形態８と略同じであり、その特徴とする
ところは、絶縁領域１３がｒａｃｅｔｒａｃｋ形状の直
線部分と略垂直になるように形成され、その上にドレイ
ン電極配線４１ａが形成されていることにある。ここ
で、絶縁ゲート７は実施形態８と同様に、絶縁領域１３
に所定の長さだけオーバーラップするように延設されて
いる。

【００４１】ところで、実施形態８のＬＤＭＯＳＦＥＴ
では、半導体層３の主表面においてウェル領域５と絶縁
領域１３とのなす角度が鋭角となり、ウェル領域５から
伸びる空乏層（ポテンシャル分布）と絶縁領域１３との
なす角度も鋭角となるために、絶縁領域１３と半導体層
３との界面の電界が半導体層３内よりも高くなり、この
界面近傍で電界集中が生じ耐圧が若干低下する。

【００４２】これに対し、本ＬＤＭＯＳＦＥＴでは、半
導体層３の主表面内においてウェル領域５と絶縁領域１
３とがなす角度が略直角となり、この部分での電界分布
は半導体層３内の電界分布と略等しくなる。その結果、
絶縁領域１３と半導体層３との界面での電界集中が緩和
されるので、ドレイン電極配線４１ａのポテンシャルに
よって生じる半導体層３内部の電界集中に伴う耐圧低下
を防止するとともに、半導体層３（半導体領域）と絶縁
領域１３との界面の電界集中により生じる耐圧低下を抑
制することができるものである。

【００４３】（実施形態１０）図１６（ａ）に本実施形
態の横型ＬＤＭＯＳＦＥＴの平面図を、図１６（ｂ）に
図１６（ａ）のＸ−Ｘ’断面図を、図１６（ｃ）に図１
６（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴ
の基本構成は実施形態１と略同じであり、絶縁ゲート７
が、絶縁領域１３に所定の長さ（例えば、５μｍ）だけ
オーバーラップするように延設されていることにある。

【００４４】このため、本ＬＤＭＯＳＦＥＴでは、絶縁
領域１３によって分断されたソース領域６間に半導体層
３からなる領域が存在しなくても、ソースのポテンシャ
ルが絶縁ゲートのフィールドプレート効果によって、よ
り効果的にソースのポテンシャルを絶縁領域１３内で連
結できるので、ソース基準電位をよりしっかりとターミ
ネートできるとともに、ドレイン電極配線４１ａによる
電界集中も絶縁領域１３中で生じるため、臨界電界が半
導体層３内よりも高く、さらに耐圧の向上ができる（例
えば、耐圧が５００ボルト程度のＬＤＭＯＳＦＥＴの場
合、絶縁ゲート７を絶縁領域１３に５μｍ程度延設され
ることによって５０ボルト程度耐圧が向上する）。

【００４５】（実施形態１１）図１７（ａ）に本実施形
態の横型ＬＤＭＯＳＦＥＴの平面図を、図１７（ｂ）に
図１７（ａ）のＸ−Ｘ’断面図を、図１７（ｃ）に図１
７（ａ）のＹ−Ｙ’断面図を示す。本ＬＤＭＯＳＦＥＴ
の基本構成は実施形態１０と略同じであり、その特徴と
するところは、絶縁領域１３がｒａｃｅｔｒａｃｋ形状
の直線部分と略垂直になるように形成され、その上にド
レイン電極配線４１ａが形成されていることにある。こ
こで、絶縁ゲート７は実施形態１０と同様に、絶縁領域
１３に所定の長さだけオーバーラップするように延設さ
れている。

【００４６】ところで、実施形態１０のＬＤＭＯＳＦＥ
Ｔでは、半導体層３の主表面においてウェル領域５と絶
縁領域１３とのなす角度が鋭角となり、ウェル領域５か
ら伸びる空乏層（ポテンシャル分布）と絶縁領域１３と
のなす角度も鋭角となるために、絶縁領域１３と半導体
層３との界面の電界が半導体層３内よりも高くなり、こ
の界面近傍で電界集中が生じ耐圧が若干低下する。

【００４７】これに対し、本ＬＤＭＯＳＦＥＴでは、半
導体層３の主表面内においてウェル領域５と絶縁領域１
３とがなす角度が略直角となり、この部分での電界分布
は半導体層３内の電界分布と略等しくなる。その結果、
絶縁領域１３と半導体層３との界面での電界集中が緩和
されるので、ドレイン電極配線４１ａのポテンシャルに
よって生じる半導体層３内部の電界集中に伴う耐圧低下
を防止するとともに、半導体層３（半導体領域）と絶縁
領域１３との界面の電界集中により生じる耐圧低下を抑
制することができるものである。

【００４８】

【発明の効果】請求項１の発明は、半導体層の主表面か
ら前記半導体層の内部に形成された絶縁領域がソース領
域からドレイン領域に亙って延設され、前記ドレイン電
極に電気的に接続されたドレイン電極配線が前記絶縁領
域上に形成されているので、ドレイン電極配線下の半導
体層には絶縁領域が形成されていることによってドレイ
ン電極配線のポテンシャルが半導体層内のポテンシャル
の分布を乱すことがなく、ドレイン電極配線の影響によ
る耐圧の低下を抑制することができるという効果があ
る。

【００４９】請求項２の発明は、請求項１の発明におい
て、ソース領域及びウェル領域及び絶縁ゲートが絶縁領
域を除いて前記ドレイン領域の周囲を囲むように形成さ
れているので、ドレイン電極配線下に絶縁ゲート及びウ
ェル領域が存在せず、ドレイン電極配線のポテンシャル
の影響によるウェル領域近傍での電界集中が起きなくな
り、耐圧低下を抑制することができるという効果があ
る。

【００５０】請求項３の発明は、請求項１の発明におい
て、絶縁領域が、少なくともウェル領域の部分を除いて
形成されているので、ウェル領域が絶縁領域によって切
断されておらず、ソースのポテンシャルを連続的に半導
体層で連結できるのでソース基準電位をいっかりとター
ミネートでき、また、ドレイン電極下は絶縁領域が形成
されているから電界集中による耐圧の低下を抑制するこ
とができるという効果がある。

【００５１】請求項４の発明は、請求項２の発明におい
て、絶縁領域が、半導体層の主表面から半導体層内の途
中まで形成されているので、ソースのポテンシャルを絶
縁領域と絶縁層との間の半導体層内で連結できるから、
ソース基準電位を確実にターミネートでき、また、ドレ
イン電極配線下は絶縁領域が形成されているから電界集
中による耐圧の低下を抑制することができるという効果
がある。

【００５２】請求項５の発明は、絶縁層上に形成された
半導体層と、前記半導体層の主表面側で前記半導体層内
に離間して形成された第２導電形のウェル領域及び第１
導電形のドレイン領域と、前記ウェル領域内に形成され
た第１導電形のソース領域と、前記ソース領域と前記半
導体層との間に介在する前記ウェル領域上にゲート絶縁
膜を介して形成された絶縁ゲートと、前記ドレイン領域
上に形成されたドレイン電極と、前記ソース領域上に形
成されたソース電極と、前記絶縁ゲートに接続されたゲ
ート電極と、前記各領域を外部素子と素子分離するため
に前記絶縁層に達する深さまで形成された素子分離領域
と、前記ソース領域から前記ドレイン領域に亙って前記
素子分離領域よりも薄く形成された絶縁領域とを備えた
半導体装置の製造方法であって、前記絶縁領域形成用の
開口部と前記絶縁領域形成用の開口部よりも開口幅が大
きい素子分離領域形成用の開口部とを有する１つのフォ
トマスクを使用してＬＯＣＯＳ法によって前記素子分離
領域が前記絶縁層に達するまで半導体層の酸化を行う工
程を有することを特徴とするものであり、絶縁領域では
酸化時に供給される酸素の量が素子分離領域よりも少な
いので、それぞれ厚さの違う絶縁領域と素子分離領域と
を同時に形成することができ、マスク枚数の削減、工程
の短縮化、低コスト化が可能となるという効果がある。

【００５３】請求項６の発明は、請求項２又は請求項４
の発明において、絶縁ゲートが絶縁領域に所定長さだけ
延設されているので、絶縁ゲートがフィールドプレート
として働き、切断されたソース領域のポテンシャルを容
易に連結できるので、ソース基準電位を確実にターミネ
ートできるとともに、ドレイン電極配線下が絶縁領域に
なっているために電界集中による耐圧低下を抑制するこ
とができるという効果がある。

【図面の簡単な説明】

【図１】（ａ）は実施形態１を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図２】（ａ）は同上の要部Ａのポテンシャル分布、
（ｂ）は同上の要部Ｂのポテンシャル分布の説明図であ
る。

【図３】（ａ）は実施形態２を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図４】（ａ）は実施形態３を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図５】同上の要部Ａのポテンシャル分布の説明図であ
る。

【図６】（ａ）は実施形態４を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図７】（ａ）は実施形態５を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図８】（ａ）は同上の要部Ａのポテンシャル分布、
（ｂ）は同上の要部Ｂのポテンシャル分布の説明図であ
る。

【図９】（ａ）は実施形態６を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１０】（ａ）は実施形態７の半導体装置の平面図で
あり、（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は
（ａ）のＹ−Ｙ’断面図である。

【図１１】同上の要部Ａの拡大図である。

【図１２】（ａ）は同上の製造に使用するフォトマスク
の説明図であり、（ｂ）は（ａ）の要部Ｄの拡大図であ
る。

【図１３】（ａ）は実施形態８を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１４】（ａ）は同上の要部Ａのポテンシャル分布、
（ｂ）は同上の要部Ｂのポテンシャル分布の説明図であ
る。

【図１５】（ａ）は実施形態９を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１６】（ａ）は実施形態１０を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１７】（ａ）は実施形態１１を示す平面図であり、
（ｂ）は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ
−Ｙ’断面図である。

【図１８】（ａ）は従来例を示す平面図であり、（ｂ）
は（ａ）のＸ−Ｘ’断面図、（ｃ）は（ａ）のＹ−Ｙ’
断面図である。

【図１９】他の従来例を示す概略平面図である。

【図２０】別の従来例を示す概略平面図である。

【図２１】図１８における要部Ａのポテンシャル分布の
説明図である。

【符号の説明】

１ 半導体基板 ２ 絶縁層 ３ 半導体層 ４ ドレイン領域 ５ ウェル領域 ６ ソース領域 ７ 絶縁ゲート ８ 絶縁膜 １２ 素子分離領域 １３ 絶縁領域 ４１ ドレイン電極 ４１ａ ドレイン電極配線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 ▲高▼野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 絶縁層上に形成された半導体層と、前記
   半導体層の主表面側で前記半導体層内に離間して形成さ
   れた第２導電形のウェル領域及び第１導電形のドレイン
   領域と、前記ウェル領域内に形成された第１導電形のソ
   ース領域と、前記ソース領域と前記半導体層との間に介
   在する前記ウェル領域上にゲート絶縁膜を介して形成さ
   れた絶縁ゲートと、前記ドレイン領域上に形成されたド
   レイン電極と、前記ソース領域上に形成されたソース電
   極と、前記絶縁ゲートに接続されたゲート電極とを備え
   た半導体装置であって、前記半導体層の主表面から前記
   半導体層の内部に形成された絶縁領域が前記ソース領域
   から前記ドレイン領域に亙って延設され、前記ドレイン
   電極に電気的に接続されたドレイン電極配線が前記絶縁
   領域上に形成されて成ることを特徴とする半導体装置。
2. 【請求項２】 ソース領域及びウェル領域及び絶縁ゲー
   トが絶縁領域を除いて前記ドレイン領域の周囲を囲むよ
   うに形成されて成ることを特徴とする請求項１記載の半
   導体装置。
3. 【請求項３】 絶縁領域は、少なくともウェル領域の部
   分を除いて形成されて成ることを特徴とする請求項１記
   載の半導体装置。
4. 【請求項４】 絶縁領域は、半導体層の主表面から半導
   体層内の途中まで形成されて成ることを特徴とする請求
   項２記載の半導体装置。
5. 【請求項５】 絶縁層上に形成された半導体層と、前記
   半導体層の主表面側で前記半導体層内に離間して形成さ
   れた第２導電形のウェル領域及び第１導電形のドレイン
   領域と、前記ウェル領域内に形成された第１導電形のソ
   ース領域と、前記ソース領域と前記半導体層との間に介
   在する前記ウェル領域上にゲート絶縁膜を介して形成さ
   れた絶縁ゲートと、前記ドレイン領域上に形成されたド
   レイン電極と、前記ソース領域上に形成されたソース電
   極と、前記絶縁ゲートに接続されたゲート電極と、前記
   各領域を外部素子と素子分離するために前記絶縁層に達
   する深さまで形成された素子分離領域と、前記ソース領
   域から前記ドレイン領域に亙って前記素子分離領域より
   も薄く形成された絶縁領域とを備えた半導体装置の製造
   方法であって、前記絶縁領域形成用の開口部と前記絶縁
   領域形成用の開口部よりも開口幅が大きい素子分離領域
   形成用の開口部とを有する１つのフォトマスクを使用し
   てＬＯＣＯＳ法によって前記素子分離領域が前記絶縁層
   に達するまで半導体層の酸化を行う工程を有することを
   特徴とする半導体装置の製造方法。
6. 【請求項６】 絶縁ゲートが絶縁領域に所定長さだけ延
   設されて成ることを特徴とする請求項２又は請求項４記
   載の半導体装置。