JP3156595B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るものであり、特に、電力変換用集積回路に用いるのに
良好なＬＤＭＯＳＦＥＴ（Lateral Double Diffused
MOSFET）に関する。
るものであり、特に、電力変換用集積回路に用いるのに
良好なＬＤＭＯＳＦＥＴ（Lateral Double Diffused
MOSFET）に関する。
【０００２】
【従来の技術】近年、パワーＩＣの高耐圧化に伴い、素
子間を絶縁層によって完全に分離できるＳＯＩ（Silico
n On Insulating）技術を利用したＳＯＩパワー半導
体装置が注目されている。
子間を絶縁層によって完全に分離できるＳＯＩ（Silico
n On Insulating）技術を利用したＳＯＩパワー半導
体装置が注目されている。
【０００３】この種のパワー半導体装置の一つとして、
横型２重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬ
ＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFE
T）がある。図３は、従来例に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図であり、図４は、図３（ｂ）の一部を拡大した状態を
示す略断面図である。
横型２重拡散ＭＯＳ電解効果トランジスタ、いわゆるＬ
ＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFE
T）がある。図３は、従来例に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図であり、図４は、図３（ｂ）の一部を拡大した状態を
示す略断面図である。
【０００４】このＬＤＭＯＳＦＥＴは、単結晶シリコン
等から成る半導体基板１の一主表面にシリコン酸化膜等
の絶縁膜２を形成し、絶縁膜２上にＮ型の半導体層３を
形成してＳＯＩ基板を構成している。
等から成る半導体基板１の一主表面にシリコン酸化膜等
の絶縁膜２を形成し、絶縁膜２上にＮ型の半導体層３を
形成してＳＯＩ基板を構成している。
【０００５】そして、ＳＯＩ基板における半導体層３の
一主表面にＮ型のドレイン領域４，Ｐ型のウェル領域５
及びＮ型のソース領域６が形成されている。ここで、ウ
ェル領域５は、所定の耐圧を保持できる最短の距離ＬＤ
１だけドレイン領域４から離間（以下において、この距
離をドリフト長という）して形成されており、ソース領
域６は、ウェル領域５に内包されるように形成されてい
る。
一主表面にＮ型のドレイン領域４，Ｐ型のウェル領域５
及びＮ型のソース領域６が形成されている。ここで、ウ
ェル領域５は、所定の耐圧を保持できる最短の距離ＬＤ
１だけドレイン領域４から離間（以下において、この距
離をドリフト長という）して形成されており、ソース領
域６は、ウェル領域５に内包されるように形成されてい
る。
【０００６】ここで、ドリフト長を所定の耐圧を保持で
きる最短の距離ＬＤ１に設定しているのは、ドリフト長
とオン抵抗とは比例関係にあり、ドリフト長を耐圧等の
制約条件下で最も短くすることによって、オン抵抗が小
さく、ドリフト領域面積も小さな高性能のＬＤＭＯＳＦ
ＥＴを構成することができるからである。
きる最短の距離ＬＤ１に設定しているのは、ドリフト長
とオン抵抗とは比例関係にあり、ドリフト長を耐圧等の
制約条件下で最も短くすることによって、オン抵抗が小
さく、ドリフト領域面積も小さな高性能のＬＤＭＯＳＦ
ＥＴを構成することができるからである。
【０００７】また、ウェル領域５の半導体層３の一主表
面に露出している部分上には、シリコン酸化膜等の絶縁
膜７を介して、ドレイン領域４とソース領域６との間の
半導体層３内（ドリフト領域）を流れる電流を制御する
ためのポリシリコン等から成る絶縁ゲート８が形成され
ている。
面に露出している部分上には、シリコン酸化膜等の絶縁
膜７を介して、ドレイン領域４とソース領域６との間の
半導体層３内（ドリフト領域）を流れる電流を制御する
ためのポリシリコン等から成る絶縁ゲート８が形成され
ている。
【０００８】更に、ドレイン領域４，ソース領域６及び
ゲート電極８の各々と電気的に接続するように、ドレイ
ン電極９，ソース電極（図示せず）及びゲート電極（図
示せず）が形成されている。ここで、ドレイン電極９
は、ドレイン領域４からソース領域６の方向に延設され
て、ソース領域６上を横断するように形成されている。
ゲート電極８の各々と電気的に接続するように、ドレイ
ン電極９，ソース電極（図示せず）及びゲート電極（図
示せず）が形成されている。ここで、ドレイン電極９
は、ドレイン領域４からソース領域６の方向に延設され
て、ソース領域６上を横断するように形成されている。
【０００９】上述のＬＤＭＯＳＦＥＴは、大電流を流す
ためにゲート幅を大きくする必要があり、そのために図
５に示すように、racetrack形状のＬＤＭＯＳＦＥＴを
複数個隣接配置し、各ＬＤＭＯＳＦＥＴのドレイン電
極，ソース電極及びゲート電極同士を接続して同時に動
作する一群のＬＤＭＯＳＦＥＴを構成する方法や、図６
に示すように、ＬＤＭＯＳＦＥＴを変形して櫛型のＬＤ
ＭＯＳＦＥＴを構成する方法がある。
ためにゲート幅を大きくする必要があり、そのために図
５に示すように、racetrack形状のＬＤＭＯＳＦＥＴを
複数個隣接配置し、各ＬＤＭＯＳＦＥＴのドレイン電
極，ソース電極及びゲート電極同士を接続して同時に動
作する一群のＬＤＭＯＳＦＥＴを構成する方法や、図６
に示すように、ＬＤＭＯＳＦＥＴを変形して櫛型のＬＤ
ＭＯＳＦＥＴを構成する方法がある。
【００１０】図６に示すＬＤＭＯＳＦＥＴでは、ドレイ
ン，ソース及びゲートの各領域が連続して形成されてい
るので、配線に特別な配慮が不要であるという利点を有
するが、所定の耐圧を維持するためには各部の曲率を適
正に設定する必要があり、このために不要な領域１０が
大きく、面積効率が悪いという欠点がある。
ン，ソース及びゲートの各領域が連続して形成されてい
るので、配線に特別な配慮が不要であるという利点を有
するが、所定の耐圧を維持するためには各部の曲率を適
正に設定する必要があり、このために不要な領域１０が
大きく、面積効率が悪いという欠点がある。
【００１１】また、分離島をソース領域に沿わずに、ソ
ース領域が内接する四角形の形状をとる場合、不要な領
域１０によって絶縁層２を介して半導体層３と半導体基
板１との間に形成される寄生容量が大きくなり、ＬＤＭ
ＯＳＦＥＴのスイッチング時間を長くしてしまう等の悪
影響も及ぼす。
ース領域が内接する四角形の形状をとる場合、不要な領
域１０によって絶縁層２を介して半導体層３と半導体基
板１との間に形成される寄生容量が大きくなり、ＬＤＭ
ＯＳＦＥＴのスイッチング時間を長くしてしまう等の悪
影響も及ぼす。
【００１２】これらの問題点を解決するためには、図５
に示すように、複数個のracetrack形状のＬＤＭＯＳＦ
ＥＴを並列接続するようにすれば良く、この場合、耐圧
を維持するための曲率を考慮する必要がなく、不要な領
域が生じないので面積効率が良く、スイッチング時間も
良好なＬＤＭＯＳＦＥＴを構成することができる。
に示すように、複数個のracetrack形状のＬＤＭＯＳＦ
ＥＴを並列接続するようにすれば良く、この場合、耐圧
を維持するための曲率を考慮する必要がなく、不要な領
域が生じないので面積効率が良く、スイッチング時間も
良好なＬＤＭＯＳＦＥＴを構成することができる。
【００１３】しかし、図５に示すようなＬＤＭＯＳＦＥ
Ｔを構成するためには、各ＬＤＭＯＳＦＥＴの全ての電
極を並列配線する必要があり、また、複数のパワーＬＤ
ＭＯＳＦＥＴを用いた回路ブロックを１チップに集積す
る場合等にも各ＬＤＭＯＳＦＥＴの全ての電極を、半導
体層３の一主表面上で配線する必要がある。
Ｔを構成するためには、各ＬＤＭＯＳＦＥＴの全ての電
極を並列配線する必要があり、また、複数のパワーＬＤ
ＭＯＳＦＥＴを用いた回路ブロックを１チップに集積す
る場合等にも各ＬＤＭＯＳＦＥＴの全ての電極を、半導
体層３の一主表面上で配線する必要がある。
【００１４】従って、ＬＤＭＯＳＦＥＴの中心電極（ド
レイン電極９）を外周の半導体領域（ソース領域６）の
外まで延設する必要が生じる。
レイン電極９）を外周の半導体領域（ソース領域６）の
外まで延設する必要が生じる。
【００１５】
【発明が解決しようとする課題】ところが、上述の場
合、所定の耐圧が得られるように半導体領域の寸法や濃
度を設計していても、半導体層３の一主表面上に絶縁膜
７を介してドレイン電極９を配線すると、ドレイン電極
９の下部領域では、図４に示すように、半導体層３内部
のポテンシャルがドレイン電極９のポテンシャルに引か
れて半導体層３の一主表面でのポテンシャルがソース側
に密集するようになり、絶縁ゲート８下部のウェル領域
５近傍で電界集中が発生して耐圧を低下させるという問
題があった。
合、所定の耐圧が得られるように半導体領域の寸法や濃
度を設計していても、半導体層３の一主表面上に絶縁膜
７を介してドレイン電極９を配線すると、ドレイン電極
９の下部領域では、図４に示すように、半導体層３内部
のポテンシャルがドレイン電極９のポテンシャルに引か
れて半導体層３の一主表面でのポテンシャルがソース側
に密集するようになり、絶縁ゲート８下部のウェル領域
５近傍で電界集中が発生して耐圧を低下させるという問
題があった。
【００１６】また、この電界集中を緩和するためにドリ
フト長を長く設定すると、オン抵抗が大きくなる、素子
面積が大きくなる、スイッチング速度が遅くなる等の問
題があった。
フト長を長く設定すると、オン抵抗が大きくなる、素子
面積が大きくなる、スイッチング速度が遅くなる等の問
題があった。
【００１７】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ドレイン領域に接続
されたドレイン電極を、周囲のソース領域よりも外部に
配線する場合において耐圧が低下することのない半導体
装置を提供することにある。
であり、その目的とするところは、ドレイン領域に接続
されたドレイン電極を、周囲のソース領域よりも外部に
配線する場合において耐圧が低下することのない半導体
装置を提供することにある。
【００１８】
【課題を解決するための手段】請求項１記載の発明は、
ＳＯＩ基板の一主表面に形成された第一導電型ドレイン
領域と、該第一導電型ドレイン領域と離間して前記ＳＯ
Ｉ基板の一主表面に形成された第二導電型ウェル領域
と、該第二導電型ウェル領域に内包されるように形成さ
れた第一導電型ソース領域と、前記ＳＯＩ基板の一主表
面上に形成された絶縁膜と、前記第二導電型ウェル領域
上の前記絶縁膜中に形成され、前記第一導電型ドレイン
領域と前記第一導電型ソース領域との間のドリフト領域
を流れる主電流を制御する絶縁ゲートと、前記第一導電
型ドレイン領域と電気的に接続されたドレイン電極と、
前記第一導電型ソース領域と電気的に接続されたソース
電極と、前記絶縁ゲートと電気的に接続されたゲート電
極とを有し、前記ドレイン電極が前記第一導電型ドレイ
ン領域から前記第一導電型ソース領域方向に延設され
て、前記第一導電型ソース領域上を局所的に横断して成
る半導体装置において、前記ドレイン電極近傍のドリフ
ト領域のドリフト長を、他のドリフト領域のドリフト長
よりも長くしたことを特徴とするものである。
ＳＯＩ基板の一主表面に形成された第一導電型ドレイン
領域と、該第一導電型ドレイン領域と離間して前記ＳＯ
Ｉ基板の一主表面に形成された第二導電型ウェル領域
と、該第二導電型ウェル領域に内包されるように形成さ
れた第一導電型ソース領域と、前記ＳＯＩ基板の一主表
面上に形成された絶縁膜と、前記第二導電型ウェル領域
上の前記絶縁膜中に形成され、前記第一導電型ドレイン
領域と前記第一導電型ソース領域との間のドリフト領域
を流れる主電流を制御する絶縁ゲートと、前記第一導電
型ドレイン領域と電気的に接続されたドレイン電極と、
前記第一導電型ソース領域と電気的に接続されたソース
電極と、前記絶縁ゲートと電気的に接続されたゲート電
極とを有し、前記ドレイン電極が前記第一導電型ドレイ
ン領域から前記第一導電型ソース領域方向に延設され
て、前記第一導電型ソース領域上を局所的に横断して成
る半導体装置において、前記ドレイン電極近傍のドリフ
ト領域のドリフト長を、他のドリフト領域のドリフト長
よりも長くしたことを特徴とするものである。
【００１９】請求項２記載の発明は、請求項１記載の半
導体装置において、前記他のドリフト領域のドリフト長
を、所定の耐圧を保持するために必要な最短距離に設定
したことを特徴とするものである。
導体装置において、前記他のドリフト領域のドリフト長
を、所定の耐圧を保持するために必要な最短距離に設定
したことを特徴とするものである。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＬＤＭＯＳＦＥＴを示す模式図であり、（ａ）は
ＬＤＭＯＳＦＥＴを示す略平面図であり、（ｂ）は
（ａ）のＸ−Ｘ’における略断面図であり、（ｃ）は
（ａ）のＹ−Ｙ’における略断面図であり、図２は、図
１（ｂ）の一部を拡大した状態を示す略断面図である。
なお、本実施形態に係る半導体装置の基本構造は、従来
例として図３に示す半導体装置と同様であるので、同一
箇所には同一符号を付して、ここでは説明を省略する。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＬＤＭＯＳＦＥＴを示す模式図であり、（ａ）は
ＬＤＭＯＳＦＥＴを示す略平面図であり、（ｂ）は
（ａ）のＸ−Ｘ’における略断面図であり、（ｃ）は
（ａ）のＹ−Ｙ’における略断面図であり、図２は、図
１（ｂ）の一部を拡大した状態を示す略断面図である。
なお、本実施形態に係る半導体装置の基本構造は、従来
例として図３に示す半導体装置と同様であるので、同一
箇所には同一符号を付して、ここでは説明を省略する。
【００２１】本実施形態に係る半導体装置は、従来例と
して図３に示す半導体装置において、ドレイン電極９近
傍のドリフト長ＬＤ２を他の部分のドリフト長ＬＤ１よ
りも長くした構造である。
して図３に示す半導体装置において、ドレイン電極９近
傍のドリフト長ＬＤ２を他の部分のドリフト長ＬＤ１よ
りも長くした構造である。
【００２２】図３に示す従来例のＬＤＭＯＳＦＥＴで
は、ドリフト長ＬＤ１を所定の耐圧を得るために必要な
最短距離としたため、ドレイン電極９のポテンシャルが
絶縁膜７を介して半導体層３内に影響を与えて、ポテン
シャル分布を乱して一部に電界集中が生じ、所望の耐圧
が得られないという問題があった。また、電界集中緩和
のためにドリフト長を一様に大きくする（ＬＤ２）と、
オン抵抗の増大、素子面積の増大、スイッチング速度の
低下等といった特性の低下が生じる問題があった。
は、ドリフト長ＬＤ１を所定の耐圧を得るために必要な
最短距離としたため、ドレイン電極９のポテンシャルが
絶縁膜７を介して半導体層３内に影響を与えて、ポテン
シャル分布を乱して一部に電界集中が生じ、所望の耐圧
が得られないという問題があった。また、電界集中緩和
のためにドリフト長を一様に大きくする（ＬＤ２）と、
オン抵抗の増大、素子面積の増大、スイッチング速度の
低下等といった特性の低下が生じる問題があった。
【００２３】ここで、本実施形態においては、ドレイン
電極９近傍のドリフト領域のドリフト長ＬＤ２を、所定
の耐圧を保持するために必要な最短距離ＬＤ１よりも長
くし、他のドリフト領域のドリフト長をＬＤ１に設定す
るようにしたので、ドレイン電極９のポテンシャルが半
導体層３内のポテンシャルを乱しても電界集中が生じな
い。
電極９近傍のドリフト領域のドリフト長ＬＤ２を、所定
の耐圧を保持するために必要な最短距離ＬＤ１よりも長
くし、他のドリフト領域のドリフト長をＬＤ１に設定す
るようにしたので、ドレイン電極９のポテンシャルが半
導体層３内のポテンシャルを乱しても電界集中が生じな
い。
【００２４】また、ドレイン電極９近傍以外のドリフト
領域のドリフト長を、所望の耐圧を保持するのに必要な
最短距離ＬＤ１に設定しているので、不必要なオン抵抗
の増大、素子面積の増大、スイッチング速度の低下を防
止することができる。
領域のドリフト長を、所望の耐圧を保持するのに必要な
最短距離ＬＤ１に設定しているので、不必要なオン抵抗
の増大、素子面積の増大、スイッチング速度の低下を防
止することができる。
【００２５】
【発明の効果】請求項１記載の発明は、ＳＯＩ基板の一
主表面に形成された第一導電型ドレイン領域と、第一導
電型ドレイン領域と離間してＳＯＩ基板の一主表面に形
成された第二導電型ウェル領域と、第二導電型ウェル領
域に内包されるように形成された第一導電型ソース領域
と、ＳＯＩ基板の一主表面上に形成された絶縁膜と、第
二導電型ウェル領域上の絶縁膜中に形成され、第一導電
型ドレイン領域と第一導電型ソース領域との間のドリフ
ト領域を流れる主電流を制御する絶縁ゲートと、第一導
電型ドレイン領域と電気的に接続されたドレイン電極
と、第一導電型ソース領域と電気的に接続されたソース
電極と、絶縁ゲートと電気的に接続されたゲート電極と
を有し、ドレイン電極が第一導電型ドレイン領域から第
一導電型ソース領域方向に延設されて、第一導電型ソー
ス領域上を局所的に横断して成る半導体装置において、
ドレイン電極近傍のドリフト領域のドリフト長を、他の
ドリフト領域のドリフト長よりも長くしたので、ドレイ
ン領域に接続されたドレイン電極を、周囲のソース領域
よりも外部に配線する場合において耐圧が低下すること
のない半導体装置を提供することができた。
主表面に形成された第一導電型ドレイン領域と、第一導
電型ドレイン領域と離間してＳＯＩ基板の一主表面に形
成された第二導電型ウェル領域と、第二導電型ウェル領
域に内包されるように形成された第一導電型ソース領域
と、ＳＯＩ基板の一主表面上に形成された絶縁膜と、第
二導電型ウェル領域上の絶縁膜中に形成され、第一導電
型ドレイン領域と第一導電型ソース領域との間のドリフ
ト領域を流れる主電流を制御する絶縁ゲートと、第一導
電型ドレイン領域と電気的に接続されたドレイン電極
と、第一導電型ソース領域と電気的に接続されたソース
電極と、絶縁ゲートと電気的に接続されたゲート電極と
を有し、ドレイン電極が第一導電型ドレイン領域から第
一導電型ソース領域方向に延設されて、第一導電型ソー
ス領域上を局所的に横断して成る半導体装置において、
ドレイン電極近傍のドリフト領域のドリフト長を、他の
ドリフト領域のドリフト長よりも長くしたので、ドレイ
ン領域に接続されたドレイン電極を、周囲のソース領域
よりも外部に配線する場合において耐圧が低下すること
のない半導体装置を提供することができた。
【００２６】請求項２記載の発明は、請求項１記載の半
導体装置において、他のドリフト領域のドリフト長を、
所定の耐圧を保持するために必要な最短距離に設定した
ので、オン抵抗の増大、素子面積の増大、スイッチング
速度の低下を防止することができる。
導体装置において、他のドリフト領域のドリフト長を、
所定の耐圧を保持するために必要な最短距離に設定した
ので、オン抵抗の増大、素子面積の増大、スイッチング
速度の低下を防止することができる。
【図１】本発明の一実施形態に係るＬＤＭＯＳＦＥＴを
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図である。
示す模式図であり、（ａ）はＬＤＭＯＳＦＥＴを示す略
平面図であり、（ｂ）は（ａ）のＸ−Ｘ’における略断
面図であり、（ｃ）は（ａ）のＹ−Ｙ’における略断面
図である。
【図２】上図（ｂ）の一部を拡大した状態を示す略断面
図である。
図である。
【図３】従来例に係るＬＤＭＯＳＦＥＴを示す模式図で
あり、（ａ）はＬＤＭＯＳＦＥＴを示す略平面図であ
り、（ｂ）は（ａ）のＸ−Ｘ’における略断面図であ
り、（ｃ）は（ａ）のＹ−Ｙ’における略断面図であ
る。
あり、（ａ）はＬＤＭＯＳＦＥＴを示す略平面図であ
り、（ｂ）は（ａ）のＸ−Ｘ’における略断面図であ
り、（ｃ）は（ａ）のＹ−Ｙ’における略断面図であ
る。
【図４】上図（ｂ）の一部を拡大した状態を示す略断面
図である。
図である。
【図５】従来例に係るracetrack形状のＬＤＭＯＳＦＥ
Ｔを複数個配列した状態を示す略平面図である。
Ｔを複数個配列した状態を示す略平面図である。
【図６】従来例に係るracetrack-interdigited形状のＬ
ＤＭＯＳＦＥＴをを示す略平面図である。
ＤＭＯＳＦＥＴをを示す略平面図である。
１ 半導体基板 ２ 絶縁膜 ３ 半導体層 ４ ドレイン領域 ５ ウェル領域 ６ ソース領域 ７ 絶縁膜 ８ 絶縁ゲート ９ ドレイン電極 １０ 領域
フロントページの続き (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工 株式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工 株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 29/786 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (2)
- 【請求項１】 ＳＯＩ基板の一主表面に形成された第一
導電型ドレイン領域と、該第一導電型ドレイン領域と離
間して前記ＳＯＩ基板の一主表面に形成された第二導電
型ウェル領域と、該第二導電型ウェル領域に内包される
ように形成された第一導電型ソース領域と、前記ＳＯＩ
基板の一主表面上に形成された絶縁膜と、前記第二導電
型ウェル領域上の前記絶縁膜中に形成され、前記第一導
電型ドレイン領域と前記第一導電型ソース領域との間の
ドリフト領域を流れる主電流を制御する絶縁ゲートと、
前記第一導電型ドレイン領域と電気的に接続されたドレ
イン電極と、前記第一導電型ソース領域と電気的に接続
されたソース電極と、前記絶縁ゲートと電気的に接続さ
れたゲート電極とを有し、前記ドレイン電極が前記第一
導電型ドレイン領域から前記第一導電型ソース領域方向
に延設されて、前記第一導電型ソース領域上を局所的に
横断して成る半導体装置において、前記ドレイン電極近
傍のドリフト領域のドリフト長を、他のドリフト領域の
ドリフト長よりも長くしたことを特徴とする半導体装
置。 - 【請求項２】 前記他のドリフト領域のドリフト長を、
所定の耐圧を保持するために必要な最短距離に設定した
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22661396A JP3156595B2 (ja) | 1996-08-28 | 1996-08-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22661396A JP3156595B2 (ja) | 1996-08-28 | 1996-08-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233510A JPH10233510A (ja) | 1998-09-02 |
| JP3156595B2 true JP3156595B2 (ja) | 2001-04-16 |
Family
ID=16847953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22661396A Expired - Fee Related JP3156595B2 (ja) | 1996-08-28 | 1996-08-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3156595B2 (ja) |
-
1996
- 1996-08-28 JP JP22661396A patent/JP3156595B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH10233510A (ja) | 1998-09-02 |
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