JP4345186B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチ素子として用いられる半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、信号や電力をオン・オフするスイッチ要素として半導体リレーが知られている。半導体リレーは、発光ダイオードのような発光素子と、フォトダイオードのような受光素子と、受光素子の出力によりオンオフされる半導体スイッチ素子とをパッケージに内蔵したものである。半導体スイッチとしては、入力信号に対する出力信号にオフセットがなくて高耐圧のパワーＭＯＳＦＥＴが一般的に用いられている。
【０００３】
ところで、上述の半導体リレーに用いられる半導体スイッチ素子としては、オフ時の高周波信号遮断性能に関わるリレーの出力端子間容量を小さくすることが望ましく、この出力端子間容量を決定する主成分は上述のパワーＭＯＳＦＥＴの出力容量である。
【０００４】
近年、この種のパワーＭＯＳＦＥＴとして、従来のＶＤＭＯＳＦＥＴ（Vertical Double Diffused MOSFET）よりも出力容量の低減化および集積化による小型化が図れるＳＯＩ構造を利用した双方向形ＬＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFET）を用いることが提案されている。
【０００５】
なお、ＳＯＩ構造を有する基板（いわゆるＳＯＩウェハ）の製造方法としては、単結晶シリコン中に酸素イオンを注入して内部に絶縁層を形成するＳＩＭＯＸ（Separation by Implanted Oxygen）法、２枚の単結晶シリコン基板の一方若しくは両方に熱酸化膜を形成しそれらを貼り合わせる貼り合わせＳＯＩ法、半導体基板上に形成した絶縁層上に単結晶シリコンを成長させるＳＯＩ成長法、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法などが知られている。ＳＯＩ成長法での単結晶シリコンは、気相、液相、固相のいずれかで成長させる。
【０００６】
図８および図９はＳＯＩ構造を利用した従来の双方向形ＬＤＭＯＳＦＥＴを示す。この双方向形ＬＤＭＯＳＦＥＴは、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分離された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。
【０００７】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通接続される。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。
【０００８】
ところで、上述の半導体リレーに用いられる双方向形ＬＤＭＯＳＦＥＴは、図８に示すように金属フレーム（リードフレーム）のダイパッド２０に搭載され、ソース電極１１と金属フレームとを電気的に接続して使用されていた。すなわち、ソース電極１１と金属フレームとが同電位となっていた。
【０００９】
上述した双方向形ＬＤＭＯＳＦＥＴをオン状態にするには、各ゲート電極９ａ，９ｂとソース電極１１との間に各ゲート電極９ａ，９ｂが正電位になるように電圧を印加する。このとき、ｐ＋形ウェル領域５における各ゲート絶縁膜８ａ，８ｂ直下にそれぞれチャネルが形成される。ここで、両ドレイン電極１０ａ，１０ｂ間に、一方のドレイン電極１０ａが他方のドレイン電極１０ｂよりも高電位となるような電圧が印加されているとすれば、ドレイン電極１０ａ→ｎ＋＋形ドレイン領域４ａ→ゲート絶縁膜８ａ直下のチャネル→ｎ＋＋形ソース領域６ａ→ソース電極１１→ｎ＋＋形ソース領域６ｂ→ゲート絶縁膜８ｂ直下のチャネル→ｎ＋＋形ドレイン領域４ｂ→ドレイン電極１０ｂの経路で電流（電子電流）が流れる。
【００１０】
一方、上述の双方向形ＬＤＭＯＳＦＥＴをオフ状態にするには、各ゲート電極９ａ，９ｂとソース電極１１とを短絡すればよい。各ゲート電極９ａ，９ｂとソース電極１１とを短絡することによって、ｐ＋形ウェル領域５において各ゲート絶縁膜８ａ，８ｂ直下に形成されていたチャネルが消滅し、電子電流が流れなくなり、オフ状態になる。
【００１１】
ところで、オン状態での半導体リレーの出力端子間容量Ｃoutは、双方向形ＬＤＭＯＳＦＥＴの寄生容量であるゲート・ドレイン間容量（図８中に表記したＣgd）、ドレイン・ソース間容量（図８中に表記したＣds）、およびドレイン・基板間容量（図８中に表記したＣdsub）の和と、金属フレームの容量Ｃf（図示せず）との総和である。ここにおいて、ドレイン・基板間容量Ｃdsubは、ドレイン電極１０ａとｎ＋＋形ドレイン領域４ａを含むドレイン島３ａと、半導体支持基板１との間に挟まれた絶縁層２によって形成される寄生容量である。図９に示すようにｎ＋＋形ドレイン領域４ａ，４ｂをｎ＋＋形ソース領域６ａ，６ｂが囲むいわゆるレーストラック型のＬＤＭＯＳＦＥＴでは、オン抵抗を小さくすることができるが、チップ面積に占めるｎ＋＋形ドレイン領域４ａ，４ｂの面積が大きいので、ドレイン・基板間容量Ｃdsubも大きくなる。
【００１２】
このようなドレイン・基板間容量Ｃdsubをなくす手段としては、半導体支持基板１をソース電極１１、ドレイン電極１０ａ，１０ｂ、ゲート電極９ａ，９ｂのいずれとも電気的に接続せず、半導体支持基板１の電位をフローティング電位とすればよい。半導体支持基板１をフローティング電位にする方法としては、半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を挿入したり、双方向形ＬＤＭＯＳＦＥＴを金属フレームに対してフリップチップ実装することによって半導体支持基板１と金属フレームとを離間し且つ電気的に絶縁することが考えられている。
【００１３】
【発明が解決しようとする課題】
ところで、上記従来の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１と金属フレームとの間に絶縁体を挿入しても、半導体支持基板１の電位を完全なフローティング電位にすることができず、ドレイン・基板間容量Ｃdsubを十分に小さくすることができず、結果として、寄生容量を十分に小さくできないという不具合があった。
【００１４】
これに対し、上記従来の双方向形ＬＤＭＯＳＦＥＴをフリップチップ実装することにより半導体支持基板１と金属フレームとを離間した場合の寄生容量成分としては、図１０中に表記した成分がある。すなわち、半導体支持基板１は、ソース電極１１、ドレイン電極１０ａ，１０ｂ、ゲート電極９ａ，９ｂのいずれとも電気的に接続していないが、両ｎ＋＋形ドレイン領域４ａ，４ｂが半導体支持基板１を介して容量結合してしまうので、半導体支持基板１の電位が完全なフローティング電位にならず、寄生容量を十分に小さくすることができないという不具合があった。なお、この場合には、ドレイン・基板間容量をある一定値（Ｃdsub／２）以下に小さくすることができない。
【００１５】
本発明は上記事由に鑑みて為されたものであり、その目的は、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１，２の発明は、上記目的を達成するために、半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層内に、前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域によって互いに分離された複数のドレイン島と、各ドレイン島の表面側にそれぞれ形成された高濃度第１導電形のドレイン領域と、ウェル領域の表面側に形成された高濃度第１導電形のソース領域と、各ドレイン領域とソース領域との間のウェル領域上にゲート絶縁膜を介して形成された複数のゲート電極と、各ドレイン領域に接続された複数のドレイン電極と、ソース領域とウェル領域とに跨って接続されたソース電極とを備え、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられてなることを特徴とするものであり、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられていることにより、表面側にドレイン領域が形成されたドレイン島同士の前記半導体支持基板を介した容量結合による容量成分を低減することができ、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００１７】
また、請求項１の発明では、前記容量成分を低減するための領域は、前記半導体支持基板の裏面から絶縁層に達する深さに形成された穴よりなるので、各ドレイン島と前記半導体支持基板との各ドレイン・基板間容量の間に前記穴のギャップに応じた容量成分が直列に挿入されることになり、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００１８】
また、請求項１の発明では、前記穴は、前記半導体支持基板において前記各ドレイン島それぞれに重なる部分に跨って形成されているので、ドレイン・基板間容量を無くすことができて、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができ、また、前記穴が前記半導体支持基板において前記各ドレイン島にそれぞれ重なる部分の間に形成されているものに比べて製造しやすい。
【００１９】
また、請求項２の発明では、前記容量成分を低減するための領域は、前記半導体支持基板内に形成された誘電体領域よりなるので、各ドレイン島と前記半導体支持基板との各ドレイン・基板間容量の間に前記誘電体領域に応じた容量成分が直列に挿入されることになり、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００２０】
また、請求項２の発明では、前記半導体支持基板における素子領域直下の部分が全て前記誘電体領域となっているので、ドレイン・基板間容量を無くすことができて、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができ、また、前記誘電体領域が前記半導体支持基板において前記各ドレイン島にそれぞれ重なる部分の間に形成されているものに比べて製造しやすい。
【００２１】
【発明の実施の形態】
（参考例１）
本参考例では、図１に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。従来例と同様に、本参考例でも、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００２２】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。
【００２３】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１の導電形をｐ形とし、且つ、半導体支持基板１の絶縁層２側における各ドレイン島３ａ，３ｂ直下にｎ形拡散層２９，２９を形成してある点に特徴がある。
【００２４】
本参考例の双方向形ＬＤＭＯＳＦＥＴでも、従来例と同様に、オン状態にするには、各ゲート電極９ａ，９ｂとソース電極１１との間に各ゲート電極９ａ，９ｂが正電位になるように電圧を印加すればよい。このとき、ｐ＋形ウェル領域５における各ゲート絶縁膜８ａ，８ｂ直下にそれぞれチャネルが形成される。ここで、両ドレイン電極１０ａ，１０ｂ間に、一方のドレイン電極１０ａが他方のドレイン電極１０ｂよりも高電位となるような電圧が印加されているとすれば、ドレイン電極１０ａ→ｎ＋＋形ドレイン領域４ａ→ゲート絶縁膜８ａ直下のチャネル→ｎ＋＋形ソース領域６ａ→ソース電極１１→ｎ＋＋形ソース領域６ｂ→ゲート絶縁膜８ｂ直下のチャネル→ｎ＋＋形ドレイン領域４ｂ→ドレイン電極１０ｂの経路で電流（電子電流）が流れる。
【００２５】
一方、上述の双方向形ＬＤＭＯＳＦＥＴをオフ状態にするには、各ゲート電極９ａ，９ｂとソース電極１１とを短絡すればよい。各ゲート電極９ａ，９ｂとソース電極１１とを短絡することによって、ｐ＋形ウェル領域５において各ゲート絶縁膜８ａ，８ｂ直下に形成されていたチャネルが消滅し、電子電流が流れなくなり、オフ状態になる。
【００２６】
上述した双方向形ＬＤＭＯＳＦＥＴを用いると、１チップで交流電力をオンオフさせることができ、しかも導通時には微小電流領域においても電圧−電流特性の直線性がよく、信号電流のオンオフに用いることが可能になる。また、ゲート電極９ａ，９ｂは共通接続されソース電極１１は１つであるから、ゲートに制御信号を与える駆動回路も１つでよく、制御が容易である。
【００２７】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、上述のように半導体支持基板１の導電形をｐ形とし、且つ、半導体支持基板１の絶縁層２側における各ドレイン島３ａ，３ｂ直下にｎ形拡散層２９，２９を形成してあるので、半導体支持基板１にｐｎ接合が存在し、各ｎ形拡散層２９，２９と半導体支持基板１との接合近傍にはそれぞれ空乏層３０，３０が広がっている。したがって、従来例で説明した図１０における各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsubの間に、空乏層３０，３０の容量成分Ｃj，Ｃjが直列に挿入されることになり、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。本参考例では、上記空乏層２０，２０が、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。なお、半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００２８】
（参考例２）
本参考例では、図２に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本参考例も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００２９】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本参考例の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００３０】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１として、不純物濃度が１０１４ｃｍ−３未満の低濃度のｐ形シリコン基板を用いている点に特徴がある。したがって、半導体支持基板１における絶縁層２側には、ｎ形半導体層３と半導体支持基板１とのポテンシャルエネルギ差によって形成される空乏層３０が広がっており、従来例で説明した図１０における各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsubの間に、空乏層３０の容量成分Ｃj，Ｃjが直列に挿入されることになる。本参考例では、空乏層３０が、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００３１】
また、本参考例の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッドに搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０（図８参照）との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００３２】
しかして、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３と半導体支持基板１との導電形が異なるので、半導体支持基板１の絶縁層２側に、ｎ形半導体層３と半導体支持基板１との仕事関数の差により空乏層３０が形成されることになり、表面側にｎ＋＋形ドレイン領域４ａ，４ｂが形成されたドレイン島３ａ，３ｂ同士の半導体支持基板１を介した容量結合による容量成分を低減することができ、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。しかも、第２導電形の半導体支持基板１の濃度を適宜設定することによって空乏層３０の幅を調整できる。
【００３３】
（参考例３）
本参考例では、図３に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本参考例も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００３４】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本参考例の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００３５】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１をｐ形、ｎ形いずれの不純物も添加されていない真性半導体により構成している点に特徴がある。したがって、半導体支持基板１における絶縁層２側には、ｎ形半導体層３と半導体支持基板１とのポテンシャルエネルギ差によって形成される空乏層３０が広がっており、従来例で説明した図１０における各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsubの間に、空乏層３０の容量成分Ｃj，Ｃjが直列に挿入されることになる。本参考例では、空乏層３０が、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００３６】
また、本参考例の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００３７】
しかして、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１の絶縁層２側に、ｎ形半導体層３と半導体支持基板１との仕事関数の差により空乏層３０が形成されることになり、表面側にｎ＋＋形ドレイン領域４ａ，４ｂが形成されたドレイン島３ａ，３ｂ同士の半導体支持基板１を介した容量結合による容量成分を低減することができ、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００３８】
（参考例４）
本参考例では、図４に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本参考例も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００３９】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本参考例の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００４０】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１において、裏面（図４における下面）から絶縁層２に達する深さの穴１ａが形成されている点に特徴がある。ここにおいて、穴１ａは、両ドレイン島３ａ，３ｂの間に介在するｐ＋形ウェル領域５の直下に形成されている。
【００４１】
また、本参考例の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００４２】
しかして、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsub，Ｃdsubの間に穴１ａのギャップ（図４における穴１ａの左右方向の幅）に応じた容量成分Ｃgが直列に挿入されることになり、良好な放熱性を維持しつつ、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。なお、本参考例では、上記穴１ａが、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００４３】
（実施形態１）
本実施形態では、図５に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施形態も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００４４】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本実施形態の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００４５】
ところで、本実施形態の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１において、裏面（図４における下面）から絶縁層２に達する深さの穴１ａが形成されている点に特徴がある。ここにおいて、穴１ａは、半導体支持基板１において各ドレイン島３ａ，３ｂそれぞれに重なる部分に跨って形成されている。要するに、穴１ａは、素子形成領域の直下に形成されている。
【００４６】
また、本実施形態の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００４７】
しかして、本実施形態の双方向形ＬＤＭＯＳＦＥＴでは、穴１ａが、半導体支持基板１において各ドレイン島３ａ，３ｂそれぞれに重なる部分に跨って形成されているので、各ドレイン島３ａ，３ｂがそれぞれフローティングされた状態となり、ドレイン・基板間容量Ｃdsubを無くすことができて、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。また、参考例４に比べて穴１ａのパターニングが容易となって製造しやすくなるとともに、穴１ａに起因した寄生容量Ｃgをほぼ無くすことができる。なお、本実施形態では、上記穴１ａが、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００４８】
（参考例５）
本参考例では、図６に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本参考例も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００４９】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本参考例の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００５０】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１において、両ドレイン島３ａ，３ｂの間に介在するｐ＋形ウェル領域５の直下に誘電体領域１９が形成されている点に特徴がある。この誘電体領域１９を形成するには、例えば、選択エッチングなどよって半導体支持基板１の裏面から絶縁層２に達する深さの穴１ａを形成した後に、該穴１ａに有機系材料を埋めこむようにしてもよいし、あるいは、選択酸化などの手段で形成してもよい。本参考例では、誘電体領域１９が、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００５１】
また、本参考例の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００５２】
しかして、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsub，Ｃdsubの間に誘電体領域１９に応じた容量成分Ｃiが直列に挿入されることになり、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。ここに、誘電体領域１９は、半導体支持基板１において各ドレイン島３ａ，３ｂにそれぞれ重なる部分の間に形成されているので、良好な放熱性を維持しつつ、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００５３】
（実施形態２）
本実施形態では、図７に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施形態も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００５４】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本実施形態の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００５５】
ところで、本実施形態の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１において、素子領域直下に誘電体領域１９が形成されている点に特徴がある。すなわち、半導体支持基板１において各ドレイン島３ａ，３ｂそれぞれに重なる部分に跨って誘電体領域１９が形成されている。この誘電体領域１９を形成するには、例えば、選択エッチングなどよって半導体支持基板１の裏面から絶縁層２に達する深さの穴１ａを形成した後に、有機系材料を埋めこむようにしてもよいし、あるいは、選択酸化などの手段で形成してもよい。
【００５６】
また、本実施形態の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００５７】
しかして、本実施形態の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１における素子領域直下の部分が全て誘電体領域１９となっているので、ｎ＋＋形ドレイン領域４ａ，４ｂがそれぞれ形成されたドレイン島３ａ，３ｂが電気的にフローティング状態となり、ドレイン・基板間容量Ｃdsubや参考例５で説明した誘電体領域１９の寄生容量Ｃiをほぼなくすことができる。したがって、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができ、また、参考例５に比べて製造しやすい。
【００５８】
【発明の効果】
請求項１，２の発明は、半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層内に、前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域によって互いに分離された複数のドレイン島と、各ドレイン島の表面側にそれぞれ形成された高濃度第１導電形のドレイン領域と、ウェル領域の表面側に形成された高濃度第１導電形のソース領域と、各ドレイン領域とソース領域との間のウェル領域上にゲート絶縁膜を介して形成された複数のゲート電極と、各ドレイン領域に接続された複数のドレイン電極と、ソース領域とウェル領域とに跨って接続されたソース電極とを備え、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられてなるものであり、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられていることにより、表面側にドレイン領域が形成されたドレイン島同士の前記半導体支持基板を介した容量結合による容量成分を低減することができ、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果がある。
【００５９】
また、請求項１の発明では、前記容量成分を低減するための領域は、前記半導体支持基板の裏面から絶縁層に達する深さに形成された穴よりなるので、各ドレイン島と前記半導体支持基板との各ドレイン・基板間容量の間に前記穴のギャップに応じた容量成分が直列に挿入されることになり、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果がある。
【００６０】
また、請求項１の発明では、前記穴は、前記半導体支持基板において前記各ドレイン島それぞれに重なる部分に跨って形成されているので、ドレイン・基板間容量を無くすことができて、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果がある。
【００６１】
また、請求項２の発明では、前記容量成分を低減するための領域は、前記半導体支持基板内に形成された誘電体領域よりなるので、各ドレイン島と前記半導体支持基板との各ドレイン・基板間容量の間に前記誘電体領域に応じた容量成分が直列に挿入されることになり、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果がある。
【００６２】
また、請求項２の発明では、前記半導体支持基板における素子領域直下の部分が全て前記誘電体領域となっているので、ドレイン・基板間容量を無くすことができて、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果があり、また、前記誘電体領域が前記半導体支持基板において前記各ドレイン島にそれぞれ重なる部分の間に形成されているものに比べて製造しやすいという効果がある。
【図面の簡単な説明】
【図１】 参考例１を示す概略断面図である。
【図２】 参考例２を示す概略断面図である。
【図３】 参考例３を示す概略断面図である。
【図４】 参考例４を示す概略断面図である。
【図５】 実施形態１を示す概略断面図である。
【図６】 参考例５を示す概略断面図である。
【図７】 実施形態２を示す概略断面図である。
【図８】 従来例を示す概略断面図である。
【図９】 同上の概略平面図である。
【図１０】 他の従来例を示す概略断面図である。
【符号の説明】
１ 半導体支持基板
２ 絶縁層
３ ｎ形半導体層
３ａ，３ｂ ドレイン島
４ａ，４ｂ ｎ＋＋形ドレイン領域
５ ｐ＋形ウェル領域
６ａ，６ｂ ｎ＋＋形ソース領域
７ ｐ＋＋形ベースコンタクト領域
８ａ，８ｂ ゲート絶縁膜
９ａ，９ｂ ゲート電極
１０ａ，１０ｂ ドレイン電極
１１ ソース電極
２９ ｎ形拡散層
３０ 空乏層
【発明の属する技術分野】
本発明は、スイッチ素子として用いられる半導体装置に関するものである。
【０００２】
【従来の技術】
従来より、信号や電力をオン・オフするスイッチ要素として半導体リレーが知られている。半導体リレーは、発光ダイオードのような発光素子と、フォトダイオードのような受光素子と、受光素子の出力によりオンオフされる半導体スイッチ素子とをパッケージに内蔵したものである。半導体スイッチとしては、入力信号に対する出力信号にオフセットがなくて高耐圧のパワーＭＯＳＦＥＴが一般的に用いられている。
【０００３】
ところで、上述の半導体リレーに用いられる半導体スイッチ素子としては、オフ時の高周波信号遮断性能に関わるリレーの出力端子間容量を小さくすることが望ましく、この出力端子間容量を決定する主成分は上述のパワーＭＯＳＦＥＴの出力容量である。
【０００４】
近年、この種のパワーＭＯＳＦＥＴとして、従来のＶＤＭＯＳＦＥＴ（Vertical Double Diffused MOSFET）よりも出力容量の低減化および集積化による小型化が図れるＳＯＩ構造を利用した双方向形ＬＤＭＯＳＦＥＴ（Lateral Double Diffused MOSFET）を用いることが提案されている。
【０００５】
なお、ＳＯＩ構造を有する基板（いわゆるＳＯＩウェハ）の製造方法としては、単結晶シリコン中に酸素イオンを注入して内部に絶縁層を形成するＳＩＭＯＸ（Separation by Implanted Oxygen）法、２枚の単結晶シリコン基板の一方若しくは両方に熱酸化膜を形成しそれらを貼り合わせる貼り合わせＳＯＩ法、半導体基板上に形成した絶縁層上に単結晶シリコンを成長させるＳＯＩ成長法、陽極酸化によってシリコンを部分的に多孔質化し酸化することによって形成する方法などが知られている。ＳＯＩ成長法での単結晶シリコンは、気相、液相、固相のいずれかで成長させる。
【０００６】
図８および図９はＳＯＩ構造を利用した従来の双方向形ＬＤＭＯＳＦＥＴを示す。この双方向形ＬＤＭＯＳＦＥＴは、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分離された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。
【０００７】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通接続される。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。
【０００８】
ところで、上述の半導体リレーに用いられる双方向形ＬＤＭＯＳＦＥＴは、図８に示すように金属フレーム（リードフレーム）のダイパッド２０に搭載され、ソース電極１１と金属フレームとを電気的に接続して使用されていた。すなわち、ソース電極１１と金属フレームとが同電位となっていた。
【０００９】
上述した双方向形ＬＤＭＯＳＦＥＴをオン状態にするには、各ゲート電極９ａ，９ｂとソース電極１１との間に各ゲート電極９ａ，９ｂが正電位になるように電圧を印加する。このとき、ｐ＋形ウェル領域５における各ゲート絶縁膜８ａ，８ｂ直下にそれぞれチャネルが形成される。ここで、両ドレイン電極１０ａ，１０ｂ間に、一方のドレイン電極１０ａが他方のドレイン電極１０ｂよりも高電位となるような電圧が印加されているとすれば、ドレイン電極１０ａ→ｎ＋＋形ドレイン領域４ａ→ゲート絶縁膜８ａ直下のチャネル→ｎ＋＋形ソース領域６ａ→ソース電極１１→ｎ＋＋形ソース領域６ｂ→ゲート絶縁膜８ｂ直下のチャネル→ｎ＋＋形ドレイン領域４ｂ→ドレイン電極１０ｂの経路で電流（電子電流）が流れる。
【００１０】
一方、上述の双方向形ＬＤＭＯＳＦＥＴをオフ状態にするには、各ゲート電極９ａ，９ｂとソース電極１１とを短絡すればよい。各ゲート電極９ａ，９ｂとソース電極１１とを短絡することによって、ｐ＋形ウェル領域５において各ゲート絶縁膜８ａ，８ｂ直下に形成されていたチャネルが消滅し、電子電流が流れなくなり、オフ状態になる。
【００１１】
ところで、オン状態での半導体リレーの出力端子間容量Ｃoutは、双方向形ＬＤＭＯＳＦＥＴの寄生容量であるゲート・ドレイン間容量（図８中に表記したＣgd）、ドレイン・ソース間容量（図８中に表記したＣds）、およびドレイン・基板間容量（図８中に表記したＣdsub）の和と、金属フレームの容量Ｃf（図示せず）との総和である。ここにおいて、ドレイン・基板間容量Ｃdsubは、ドレイン電極１０ａとｎ＋＋形ドレイン領域４ａを含むドレイン島３ａと、半導体支持基板１との間に挟まれた絶縁層２によって形成される寄生容量である。図９に示すようにｎ＋＋形ドレイン領域４ａ，４ｂをｎ＋＋形ソース領域６ａ，６ｂが囲むいわゆるレーストラック型のＬＤＭＯＳＦＥＴでは、オン抵抗を小さくすることができるが、チップ面積に占めるｎ＋＋形ドレイン領域４ａ，４ｂの面積が大きいので、ドレイン・基板間容量Ｃdsubも大きくなる。
【００１２】
このようなドレイン・基板間容量Ｃdsubをなくす手段としては、半導体支持基板１をソース電極１１、ドレイン電極１０ａ，１０ｂ、ゲート電極９ａ，９ｂのいずれとも電気的に接続せず、半導体支持基板１の電位をフローティング電位とすればよい。半導体支持基板１をフローティング電位にする方法としては、半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を挿入したり、双方向形ＬＤＭＯＳＦＥＴを金属フレームに対してフリップチップ実装することによって半導体支持基板１と金属フレームとを離間し且つ電気的に絶縁することが考えられている。
【００１３】
【発明が解決しようとする課題】
ところで、上記従来の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１と金属フレームとの間に絶縁体を挿入しても、半導体支持基板１の電位を完全なフローティング電位にすることができず、ドレイン・基板間容量Ｃdsubを十分に小さくすることができず、結果として、寄生容量を十分に小さくできないという不具合があった。
【００１４】
これに対し、上記従来の双方向形ＬＤＭＯＳＦＥＴをフリップチップ実装することにより半導体支持基板１と金属フレームとを離間した場合の寄生容量成分としては、図１０中に表記した成分がある。すなわち、半導体支持基板１は、ソース電極１１、ドレイン電極１０ａ，１０ｂ、ゲート電極９ａ，９ｂのいずれとも電気的に接続していないが、両ｎ＋＋形ドレイン領域４ａ，４ｂが半導体支持基板１を介して容量結合してしまうので、半導体支持基板１の電位が完全なフローティング電位にならず、寄生容量を十分に小さくすることができないという不具合があった。なお、この場合には、ドレイン・基板間容量をある一定値（Ｃdsub／２）以下に小さくすることができない。
【００１５】
本発明は上記事由に鑑みて為されたものであり、その目的は、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
請求項１，２の発明は、上記目的を達成するために、半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層内に、前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域によって互いに分離された複数のドレイン島と、各ドレイン島の表面側にそれぞれ形成された高濃度第１導電形のドレイン領域と、ウェル領域の表面側に形成された高濃度第１導電形のソース領域と、各ドレイン領域とソース領域との間のウェル領域上にゲート絶縁膜を介して形成された複数のゲート電極と、各ドレイン領域に接続された複数のドレイン電極と、ソース領域とウェル領域とに跨って接続されたソース電極とを備え、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられてなることを特徴とするものであり、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられていることにより、表面側にドレイン領域が形成されたドレイン島同士の前記半導体支持基板を介した容量結合による容量成分を低減することができ、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００１７】
また、請求項１の発明では、前記容量成分を低減するための領域は、前記半導体支持基板の裏面から絶縁層に達する深さに形成された穴よりなるので、各ドレイン島と前記半導体支持基板との各ドレイン・基板間容量の間に前記穴のギャップに応じた容量成分が直列に挿入されることになり、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００１８】
また、請求項１の発明では、前記穴は、前記半導体支持基板において前記各ドレイン島それぞれに重なる部分に跨って形成されているので、ドレイン・基板間容量を無くすことができて、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができ、また、前記穴が前記半導体支持基板において前記各ドレイン島にそれぞれ重なる部分の間に形成されているものに比べて製造しやすい。
【００１９】
また、請求項２の発明では、前記容量成分を低減するための領域は、前記半導体支持基板内に形成された誘電体領域よりなるので、各ドレイン島と前記半導体支持基板との各ドレイン・基板間容量の間に前記誘電体領域に応じた容量成分が直列に挿入されることになり、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００２０】
また、請求項２の発明では、前記半導体支持基板における素子領域直下の部分が全て前記誘電体領域となっているので、ドレイン・基板間容量を無くすことができて、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができ、また、前記誘電体領域が前記半導体支持基板において前記各ドレイン島にそれぞれ重なる部分の間に形成されているものに比べて製造しやすい。
【００２１】
【発明の実施の形態】
（参考例１）
本参考例では、図１に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。従来例と同様に、本参考例でも、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００２２】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。
【００２３】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１の導電形をｐ形とし、且つ、半導体支持基板１の絶縁層２側における各ドレイン島３ａ，３ｂ直下にｎ形拡散層２９，２９を形成してある点に特徴がある。
【００２４】
本参考例の双方向形ＬＤＭＯＳＦＥＴでも、従来例と同様に、オン状態にするには、各ゲート電極９ａ，９ｂとソース電極１１との間に各ゲート電極９ａ，９ｂが正電位になるように電圧を印加すればよい。このとき、ｐ＋形ウェル領域５における各ゲート絶縁膜８ａ，８ｂ直下にそれぞれチャネルが形成される。ここで、両ドレイン電極１０ａ，１０ｂ間に、一方のドレイン電極１０ａが他方のドレイン電極１０ｂよりも高電位となるような電圧が印加されているとすれば、ドレイン電極１０ａ→ｎ＋＋形ドレイン領域４ａ→ゲート絶縁膜８ａ直下のチャネル→ｎ＋＋形ソース領域６ａ→ソース電極１１→ｎ＋＋形ソース領域６ｂ→ゲート絶縁膜８ｂ直下のチャネル→ｎ＋＋形ドレイン領域４ｂ→ドレイン電極１０ｂの経路で電流（電子電流）が流れる。
【００２５】
一方、上述の双方向形ＬＤＭＯＳＦＥＴをオフ状態にするには、各ゲート電極９ａ，９ｂとソース電極１１とを短絡すればよい。各ゲート電極９ａ，９ｂとソース電極１１とを短絡することによって、ｐ＋形ウェル領域５において各ゲート絶縁膜８ａ，８ｂ直下に形成されていたチャネルが消滅し、電子電流が流れなくなり、オフ状態になる。
【００２６】
上述した双方向形ＬＤＭＯＳＦＥＴを用いると、１チップで交流電力をオンオフさせることができ、しかも導通時には微小電流領域においても電圧−電流特性の直線性がよく、信号電流のオンオフに用いることが可能になる。また、ゲート電極９ａ，９ｂは共通接続されソース電極１１は１つであるから、ゲートに制御信号を与える駆動回路も１つでよく、制御が容易である。
【００２７】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、上述のように半導体支持基板１の導電形をｐ形とし、且つ、半導体支持基板１の絶縁層２側における各ドレイン島３ａ，３ｂ直下にｎ形拡散層２９，２９を形成してあるので、半導体支持基板１にｐｎ接合が存在し、各ｎ形拡散層２９，２９と半導体支持基板１との接合近傍にはそれぞれ空乏層３０，３０が広がっている。したがって、従来例で説明した図１０における各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsubの間に、空乏層３０，３０の容量成分Ｃj，Ｃjが直列に挿入されることになり、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。本参考例では、上記空乏層２０，２０が、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。なお、半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００２８】
（参考例２）
本参考例では、図２に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本参考例も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００２９】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本参考例の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００３０】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１として、不純物濃度が１０１４ｃｍ−３未満の低濃度のｐ形シリコン基板を用いている点に特徴がある。したがって、半導体支持基板１における絶縁層２側には、ｎ形半導体層３と半導体支持基板１とのポテンシャルエネルギ差によって形成される空乏層３０が広がっており、従来例で説明した図１０における各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsubの間に、空乏層３０の容量成分Ｃj，Ｃjが直列に挿入されることになる。本参考例では、空乏層３０が、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００３１】
また、本参考例の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッドに搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０（図８参照）との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００３２】
しかして、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、ｎ形半導体層３と半導体支持基板１との導電形が異なるので、半導体支持基板１の絶縁層２側に、ｎ形半導体層３と半導体支持基板１との仕事関数の差により空乏層３０が形成されることになり、表面側にｎ＋＋形ドレイン領域４ａ，４ｂが形成されたドレイン島３ａ，３ｂ同士の半導体支持基板１を介した容量結合による容量成分を低減することができ、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。しかも、第２導電形の半導体支持基板１の濃度を適宜設定することによって空乏層３０の幅を調整できる。
【００３３】
（参考例３）
本参考例では、図３に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本参考例も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００３４】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本参考例の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００３５】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１をｐ形、ｎ形いずれの不純物も添加されていない真性半導体により構成している点に特徴がある。したがって、半導体支持基板１における絶縁層２側には、ｎ形半導体層３と半導体支持基板１とのポテンシャルエネルギ差によって形成される空乏層３０が広がっており、従来例で説明した図１０における各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsubの間に、空乏層３０の容量成分Ｃj，Ｃjが直列に挿入されることになる。本参考例では、空乏層３０が、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００３６】
また、本参考例の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００３７】
しかして、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１の絶縁層２側に、ｎ形半導体層３と半導体支持基板１との仕事関数の差により空乏層３０が形成されることになり、表面側にｎ＋＋形ドレイン領域４ａ，４ｂが形成されたドレイン島３ａ，３ｂ同士の半導体支持基板１を介した容量結合による容量成分を低減することができ、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００３８】
（参考例４）
本参考例では、図４に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本参考例も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００３９】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本参考例の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００４０】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１において、裏面（図４における下面）から絶縁層２に達する深さの穴１ａが形成されている点に特徴がある。ここにおいて、穴１ａは、両ドレイン島３ａ，３ｂの間に介在するｐ＋形ウェル領域５の直下に形成されている。
【００４１】
また、本参考例の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００４２】
しかして、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsub，Ｃdsubの間に穴１ａのギャップ（図４における穴１ａの左右方向の幅）に応じた容量成分Ｃgが直列に挿入されることになり、良好な放熱性を維持しつつ、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。なお、本参考例では、上記穴１ａが、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００４３】
（実施形態１）
本実施形態では、図５に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施形態も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００４４】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本実施形態の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００４５】
ところで、本実施形態の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１において、裏面（図４における下面）から絶縁層２に達する深さの穴１ａが形成されている点に特徴がある。ここにおいて、穴１ａは、半導体支持基板１において各ドレイン島３ａ，３ｂそれぞれに重なる部分に跨って形成されている。要するに、穴１ａは、素子形成領域の直下に形成されている。
【００４６】
また、本実施形態の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００４７】
しかして、本実施形態の双方向形ＬＤＭＯＳＦＥＴでは、穴１ａが、半導体支持基板１において各ドレイン島３ａ，３ｂそれぞれに重なる部分に跨って形成されているので、各ドレイン島３ａ，３ｂがそれぞれフローティングされた状態となり、ドレイン・基板間容量Ｃdsubを無くすことができて、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。また、参考例４に比べて穴１ａのパターニングが容易となって製造しやすくなるとともに、穴１ａに起因した寄生容量Ｃgをほぼ無くすことができる。なお、本実施形態では、上記穴１ａが、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００４８】
（参考例５）
本参考例では、図６に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本参考例も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００４９】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本参考例の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００５０】
ところで、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１において、両ドレイン島３ａ，３ｂの間に介在するｐ＋形ウェル領域５の直下に誘電体領域１９が形成されている点に特徴がある。この誘電体領域１９を形成するには、例えば、選択エッチングなどよって半導体支持基板１の裏面から絶縁層２に達する深さの穴１ａを形成した後に、該穴１ａに有機系材料を埋めこむようにしてもよいし、あるいは、選択酸化などの手段で形成してもよい。本参考例では、誘電体領域１９が、半導体支持基板１を介したドレイン島３ａ，３ｂ同士の容量結合による容量成分を低減するための領域を構成している。
【００５１】
また、本参考例の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００５２】
しかして、本参考例の双方向形ＬＤＭＯＳＦＥＴでは、各ドレイン島３ａ，３ｂと半導体支持基板１との各ドレイン・基板間容量Ｃdsub，Ｃdsubの間に誘電体領域１９に応じた容量成分Ｃiが直列に挿入されることになり、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。ここに、誘電体領域１９は、半導体支持基板１において各ドレイン島３ａ，３ｂにそれぞれ重なる部分の間に形成されているので、良好な放熱性を維持しつつ、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができる。
【００５３】
（実施形態２）
本実施形態では、図７に示す構成の双方向形ＬＤＭＯＳＦＥＴを例示する。本実施形態も参考例１と同様に、単結晶シリコンよりなる半導体支持基板１の一表面上にシリコン酸化膜よりなる絶縁層２を介してｎ形シリコン層よりなるｎ形半導体層３が形成されたＳＯＩ構造を有している。ｎ形半導体層３には、ｎ形半導体層３の表面から絶縁層２に達する深さまで形成されたｐ＋形ウェル領域５によって分割された２つのドレイン島３ａ，３ｂが形成されている。ここに、各ドレイン島３ａ，３ｂのそれぞれの表面側にはｎ＋＋形ドレイン領域４ａ，４ｂが形成されている。言い換えれば、両ｎ＋＋形ドレイン領域４ａ，４ｂの間にはｐ＋形ウェル領域５が形成されている。また、ｐ＋形ウェル領域５内の表面側には、２つのｎ＋＋形ソース領域６ａ，６ｂおよびｐ＋＋形ベースコンタクト領域７が形成されている。なお、各ｎ＋＋形ドレイン領域４ａ，４ｂの表面形状は矩形状に形成されており、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状はそれぞれｎ＋＋形ドレイン領域４ａ，４ｂを所定距離だけ離間して囲む形状に形成されている。要するに、各ｎ＋＋形ソース領域６ａ，６ｂの表面形状は矩形枠状に形成されている。
【００５４】
ｐ＋形ウェル領域５においてｎ＋＋形ソース領域６ａ，６ｂとｎ＋＋形ドレイン領域４ａ，４ｂとの間に位置する部位の表面上には、ゲート絶縁膜８ａ，８ｂを介して絶縁ゲート型のゲート電極９ａ，９ｂが形成されている。ここに、両ゲート電極９ａ，９ｂは共通に接続されている。また、各ｎ＋＋形ドレイン領域４ａ，４ｂ上にはそれぞれドレイン電極１０ａ，１０ｂが形成されている。さらに、ｐ＋形ウェル領域５とｎ＋＋形ソース領域６ａ，６ｂとｐ＋＋形ベースコンタクト領域７とに跨る形でソース電極１１が形成されている。なお、本実施形態の双方向形ＬＤＭＯＳＦＥＴの動作は参考例１と同じなので説明を省略する。
【００５５】
ところで、本実施形態の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１において、素子領域直下に誘電体領域１９が形成されている点に特徴がある。すなわち、半導体支持基板１において各ドレイン島３ａ，３ｂそれぞれに重なる部分に跨って誘電体領域１９が形成されている。この誘電体領域１９を形成するには、例えば、選択エッチングなどよって半導体支持基板１の裏面から絶縁層２に達する深さの穴１ａを形成した後に、有機系材料を埋めこむようにしてもよいし、あるいは、選択酸化などの手段で形成してもよい。
【００５６】
また、本実施形態の双方向形ＬＤＭＯＳＦＥＴにおける半導体支持基板１は各ゲート電極９ａ，９ｂ、ソース電極１１、各ドレイン電極１０ａ，１０ｂのいずれとも電気的に接続されておらず、従来例で説明したような金属フレームのダイパッド２０（図８参照）に搭載する場合には、金属フレームに電気的に接続されないように半導体支持基板１と金属フレームのダイパッド２０との間に絶縁体を介在させればよい。また、フリップチップ実装してもよい。
【００５７】
しかして、本実施形態の双方向形ＬＤＭＯＳＦＥＴでは、半導体支持基板１における素子領域直下の部分が全て誘電体領域１９となっているので、ｎ＋＋形ドレイン領域４ａ，４ｂがそれぞれ形成されたドレイン島３ａ，３ｂが電気的にフローティング状態となり、ドレイン・基板間容量Ｃdsubや参考例５で説明した誘電体領域１９の寄生容量Ｃiをほぼなくすことができる。したがって、半導体支持基板１と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができ、また、参考例５に比べて製造しやすい。
【００５８】
【発明の効果】
請求項１，２の発明は、半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層内に、前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域によって互いに分離された複数のドレイン島と、各ドレイン島の表面側にそれぞれ形成された高濃度第１導電形のドレイン領域と、ウェル領域の表面側に形成された高濃度第１導電形のソース領域と、各ドレイン領域とソース領域との間のウェル領域上にゲート絶縁膜を介して形成された複数のゲート電極と、各ドレイン領域に接続された複数のドレイン電極と、ソース領域とウェル領域とに跨って接続されたソース電極とを備え、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられてなるものであり、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられていることにより、表面側にドレイン領域が形成されたドレイン島同士の前記半導体支持基板を介した容量結合による容量成分を低減することができ、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果がある。
【００５９】
また、請求項１の発明では、前記容量成分を低減するための領域は、前記半導体支持基板の裏面から絶縁層に達する深さに形成された穴よりなるので、各ドレイン島と前記半導体支持基板との各ドレイン・基板間容量の間に前記穴のギャップに応じた容量成分が直列に挿入されることになり、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果がある。
【００６０】
また、請求項１の発明では、前記穴は、前記半導体支持基板において前記各ドレイン島それぞれに重なる部分に跨って形成されているので、ドレイン・基板間容量を無くすことができて、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果がある。
【００６１】
また、請求項２の発明では、前記容量成分を低減するための領域は、前記半導体支持基板内に形成された誘電体領域よりなるので、各ドレイン島と前記半導体支持基板との各ドレイン・基板間容量の間に前記誘電体領域に応じた容量成分が直列に挿入されることになり、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果がある。
【００６２】
また、請求項２の発明では、前記半導体支持基板における素子領域直下の部分が全て前記誘電体領域となっているので、ドレイン・基板間容量を無くすことができて、半導体支持基板と金属フレームとが電気的に分離されている状態での寄生容量を小さくすることができるという効果があり、また、前記誘電体領域が前記半導体支持基板において前記各ドレイン島にそれぞれ重なる部分の間に形成されているものに比べて製造しやすいという効果がある。
【図面の簡単な説明】
【図１】 参考例１を示す概略断面図である。
【図２】 参考例２を示す概略断面図である。
【図３】 参考例３を示す概略断面図である。
【図４】 参考例４を示す概略断面図である。
【図５】 実施形態１を示す概略断面図である。
【図６】 参考例５を示す概略断面図である。
【図７】 実施形態２を示す概略断面図である。
【図８】 従来例を示す概略断面図である。
【図９】 同上の概略平面図である。
【図１０】 他の従来例を示す概略断面図である。
【符号の説明】
１ 半導体支持基板
２ 絶縁層
３ ｎ形半導体層
３ａ，３ｂ ドレイン島
４ａ，４ｂ ｎ＋＋形ドレイン領域
５ ｐ＋形ウェル領域
６ａ，６ｂ ｎ＋＋形ソース領域
７ ｐ＋＋形ベースコンタクト領域
８ａ，８ｂ ゲート絶縁膜
９ａ，９ｂ ゲート電極
１０ａ，１０ｂ ドレイン電極
１１ ソース電極
２９ ｎ形拡散層
３０ 空乏層
Claims (2)
- 半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層内に、前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域によって互いに分離された複数のドレイン島と、各ドレイン島の表面側にそれぞれ形成された高濃度第１導電形のドレイン領域と、ウェル領域の表面側に形成された高濃度第１導電形のソース領域と、各ドレイン領域とソース領域との間のウェル領域上にゲート絶縁膜を介して形成された複数のゲート電極と、各ドレイン領域に接続された複数のドレイン電極と、ソース領域とウェル領域とに跨って接続されたソース電極とを備え、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられてなり、前記容量成分を低減するための領域は、前記半導体支持基板の裏面から絶縁層に達する深さに形成された穴よりなり、前記穴は、前記半導体支持基板において前記各ドレイン島それぞれに重なる部分に跨って形成されてなることを特徴とする半導体装置。
- 半導体支持基板上に絶縁層を介して形成された第１導電形の半導体層内に、前記半導体層の表面から絶縁層まで形成された第２導電形のウェル領域によって互いに分離された複数のドレイン島と、各ドレイン島の表面側にそれぞれ形成された高濃度第１導電形のドレイン領域と、ウェル領域の表面側に形成された高濃度第１導電形のソース領域と、各ドレイン領域とソース領域との間のウェル領域上にゲート絶縁膜を介して形成された複数のゲート電極と、各ドレイン領域に接続された複数のドレイン電極と、ソース領域とウェル領域とに跨って接続されたソース電極とを備え、前記半導体支持基板を介したドレイン島同士の容量結合による容量成分を低減するための領域が設けられてなり、前記容量成分を低減するための領域は、前記半導体支持基板内に形成された誘電体領域よりなり、前記半導体支持基板における素子領域直下の部分が全て前記誘電体領域となっていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000087739A JP4345186B2 (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000087739A JP4345186B2 (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
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| JP2001274407A JP2001274407A (ja) | 2001-10-05 |
| JP4345186B2 true JP4345186B2 (ja) | 2009-10-14 |
Family
ID=18603703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000087739A Expired - Fee Related JP4345186B2 (ja) | 2000-03-28 | 2000-03-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4345186B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010097805A (ja) * | 2008-10-16 | 2010-04-30 | Koganei Corp | イオン発生器 |
| GB2519082B (en) * | 2013-10-08 | 2019-10-23 | Flexenable Ltd | Reducing parasitic leakages in transistor arrays |
-
2000
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| Publication number | Publication date |
|---|---|
| JP2001274407A (ja) | 2001-10-05 |
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| A977 | Report on retrieval |
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