JP2007081252A - 半導体装置 - Google Patents

Abstract

【課題】
ターンオフスイッチング損失を低減した横型ＩＧＢＴを提供すること。
【解決手段】
本発明の横型ＩＧＢＴは、誘電体分離基板の単結晶シリコン領域に形成し、エミッタを挟むコレクタ領域の下に半導体表面に達しない分離領域を設け、これに沿ったＮ型低抵抗埋め込み層に接するように、かつＰ型エミッタ層の内側にＮ型拡散層を設けて、エミッタを形成するベース領域の空乏層を単結晶シリコン領域全体に広げて、ターンオフ時に生じるホール電流のテール電流通流期間を短くしスイッチング損失を低減する。
【選択図】図１

Description

本発明は、横型絶縁ゲートバイポーラトランジスタに係り、特に高速動作に優れた横型絶縁ゲートバイポーラトランジスタに関する。

近年、電力用スイッチング素子としては、高速性及び低いオン抵抗を兼ね備えた絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下ＩＧＢＴと称す）が使われている。ＩＧＢＴは、ドリフト領域となるＮ型半導体基板の一方の表面から内部に延びるＰ型のベース領域及びベース領域の表面から内部に延びるＮ型のエミッタ領域を形成し、半導体基板の他方の表面にベース領域から離れてＰ型のコレクタ領域を形成し、エミッタ領域とベース領域にエミッタ電極を、コレクタ領域にコレクタ電極を設けた構造を有している。ＩＧＢＴは、コレクタ電極がエミッタ電極より正電位となる電圧を印加し、ゲート電極に正の電位を加えるとエミッタ領域の電子がチャネル及びドリフト領域を通ってコレクタ領域に達する。コレクタ領域に達した電子はコレクタ領域から正孔の注入を促し、これにより高抵抗のドリフト領域は伝導度変調され低抵抗領域となり、ほぼ同じ構造で、コレクタ領域を正孔の注入機能のないＰ型のドレイン領域に変えたＭＯＳＦＥＴより低オン抵抗が実現できる。

このようなＩＧＢＴを他の回路素子と共に集積してＩＣを実現する場合には、相互の結線を容易にするためにエミッタ電極、コレクタ電極及びゲート電極を半導体基板の同一表面上に設けた横型構造（ラテラル構造）が望ましい。この構造のＩＧＢＴが、特許文献１に記載されている。一方、ＩＧＢＴはコレクタ−エミッタ対で構成する単位ユニットで流しうる電流値に限界があるため、半導体基体内に多くの単位ＩＧＢＴを集積化することにより所望の電流容量を実現している。

特許文献１に記載されているＩＧＢＴは、半導体基体表面でエミッタ領域とベース領域とコレクタ領域とが櫛型形状を有し、両者の歯部が組み合わさった形状となっている。ベース領域及びその近傍のドリフト領域及びエミッタ領域上には、絶縁膜を介しゲート電極が設けられている。エミッタ領域とベース領域上及びコレクタ領域上にはそれぞれエミッタ電極及びコレクタ電極が設けられ、両電極も櫛型形状を有し、両者の櫛歯部が組み合わさった形状となっている。

また、ＩＧＢＴを他の回路と共に集積しＩＣを実現するため、ＩＧＢＴおよび必要に応じて他のデバイスは、それぞれが誘電体分離技術により他のデバイスとは絶縁分離されている。これにより、種類の異なるデバイスを組み合わせ回路機能を持ったＩＣが実現できる。

特開平５−２９６１４号公報（図１、図２、図５）

Ｎ型埋め込み層を有する誘電体分離基板上にＮ型ラテラルＩＧＢＴを形成した場合、エミッタ領域の電子がコレクタ電極に達する経路は２経路ある。一方はチャネル及びドリフト領域を介し隣接する（対を成す）コレクタ領域からコレクタ電極へ移動する第１の経路であり、他方はチャネル、ドリフト領域及びＮ型埋め込み層を介しＩＧＢＴ端部のコレクタ領域からコレクタ電極へ移動する第２の経路である。また、ホール電流は電子電流に沿って流れる。誘電体分離端に配置されているコレクタには第２の経路を通る電流が多く流れる。

Ｎ型ラテラルＩＧＢＴがオンからオフに移行するスイッチング過程において、ベースから空乏層が広がるが誘電体分離基板全体に広がらない。これは主に誘電体分離端のコレクタの存在により誘電体分離端への空乏層の広がりを阻害しているためである。このため主に誘電体分離端の第２の経路のホールが取り残されホールのライフタイムによるテール電流が発生しスイッチング損失が発生する問題があった。

本発明の目的は、ターンオフスイッチング損失を低減した半導体装置を提供することである。

本発明の横型ＩＧＢＴは、誘電体分離基板の単結晶シリコン領域に形成し、エミッタを挟むコレクタ領域の下に半導体表面に達しない分離領域を設け、これに沿ったＮ型低抵抗埋め込み層に接するように、かつＰ型エミッタ層の内側にＮ型拡散層を設けた。

本発明の半導体装置によれば、オンからオフへのスイッチングの際に、ホール電流によるテールを小さくし、テール電流によるスイッチング損失を小さくできる。

以下図面を用いて本発明の実施例について説明する。

本実施例を図１、図２、図３を用いて説明する。図２（Ａ）、図２（Ｂ）、図２（Ｃ）は、誘電体分離基板の製造工程略図を示し、図１は本実施例の横型ＩＧＢＴの断面構造を、図３は横型ＩＧＢＴの平面構造を示す。

まず、本実施例の半導体装置の製造工程を説明する。Ｎ型シリコン単結晶基板の基板表面２に酸化膜３を成長させ、ホトエッチ技術を用いて酸化膜３をパターニングし、酸化膜３に開口部を形成する。次に、酸化膜３をマスクにして、開口部から露出している基板表面２のシリコン単結晶を、アルカリ異方性のホトエッチ技術を用いてエッチングし、図２（Ａ）に示すような単結晶シリコン領域６と、単結晶シリコン領域６′とを形成する。このとき、酸化膜３の開口部の幅を変えてエッチ深さを調整する。図２（Ａ）で、開口部の幅がａの部分では誘電体分離基板完成時点でデバイスを形成する単結晶シリコン領域６を各々酸化膜４′で分離される幅を設定し、また、開口部の幅がｂの部分では、デバイス形成表面に酸化膜４′が露出しないようにするために、開口部の幅をａより狭く設定する。このように設定して、開口部の幅がａの部分でのエッチ深さｈ２を、開口部の幅がｂの部分でのエッチ深さｈ１より深くする。このようにして、開口部の幅がａの部分が基板の表面で連続した平面パターンを形成し、いわゆるシリコン単結晶島を形成する。

次に、イオン注入を行って、図２（Ｂ）に示すように単結晶シリコン領域６，６′の中に埋め込みＮ型拡散層１６を形成する。次に単結晶シリコン領域６と単結晶シリコン領域６′とを絶縁分離する酸化膜４を成長させる。次に単結晶シリコン領域６と単結晶シリコン領域６′とを支持するための多結晶シリコン５を堆積させ、この多結晶シリコン５を研削して、図２（Ｂ）に示すように平坦にする。

次に素子形成領域となる面を素子を絶縁分離する酸化膜４′が表面に現れるまで研削し、図２（Ｃ）に示す誘電体分離基板を完成する。なお、図２（Ｃ）では、説明の都合上、図２（Ａ）、図２（Ｂ）とは上下を逆にしてある。図２（Ｃ）に示すように、本実施例の誘電体分離基板では、基板底面側から基板表面側に向けて突き出た酸化膜４が、デバイス形成面に出ない領域ｃが形成される。単結晶シリコン領域６にはラテラルＩＧＢＴを、単結晶シリコン領域６′にはラテラルＩＧＢＴの駆動回路や保護回路等の他のデバイスを形成してＩＣにする。

本実施例の横型ＩＧＢＴの断面構造を図１に示す。図１で、符号１５はＩＧＢＴのチャネルを形成するベース領域のＰ型拡散層、９はエミッタ領域を形成するＮ型拡散層であり、ベース領域のＰ型拡散層１５とエミッタ領域のＮ型拡散層９とはエミッタ電極１４で短絡されている。また、図１で符号１１はポリシリコンのゲート電極、１２はゲート酸化膜、７はコレクタ領域を構成するＰ型拡散層、１７は、酸化膜４が、図２（Ｃ）に示したデバイス形成面に出ない領域ｃの埋め込みＮ型拡散層１６に接するように拡散した、Ｎ型拡散層、１３はコレクタ電極、８は絶縁膜である。

これらコレクタ領域のＰ型拡散層７、エミッタ領域のＮ型拡散層９はストライプ形状を成して配置され、これら各々の長さは略等しく、これらのコレクタ領域のＰ型拡散層７とエミッタ領域のＮ型拡散層９とを交互に複数個櫛型に配置するが、最外列のＰ型拡散層
１５では素子を絶縁分離する酸化膜４′に対向する側のエミッタ領域のＮ型拡散層９は配置していない。なお、図１に示すように、Ｎ型拡散層１７の幅を、Ｐ型拡散層７の幅より狭くし、埋め込みＮ型拡散層１６が及ぼす影響を少なくしている。

本実施例の横型ＩＧＢＴでは、コレクタに挟まれたエミッタのベース領域であるＰ型拡散層１５から広がる空乏層が、ＩＧＢＴの単位ユニットセル内で単結晶シリコン領域６全体に広がるように、エミッタを挟むコレクタ領域に、Ｐ型拡散層７の下側にＮ型拡散層１７を設け、このＮ型拡散層１７とデバイス形成表面に達しないように形成された分離領域ｃの埋め込みＮ型拡散層１６とが接する。このＮ型拡散層１７は単結晶シリコン領域６に形成された埋め込みＮ型拡散層１６を均一な電位に固定する役目を果たす。

本実施例の横型ＩＧＢＴでは、交互に配置したコレクタ領域とエミッタ領域の両方の最外列にはコレクタ領域を配置しておらずエミッタ領域が最外列に配置されている。この理由は、コレクタ領域のＰ型拡散層７の形成により、空乏層の広がりが抑えられるため、また、埋め込みＮ型拡散層１６近傍を通り最外列のコレクタ領域に流れるホール電流パスをなくするため配置していない。これによって本実施例の横型ＩＧＢＴがオンからオフに移行する時に、チャネルを形成するＰ型拡散層１５から広がる空乏層を、誘電体分離基板の単結晶シリコン領域６全体に広げることができる。コレクタ領域から注入されたホールをドリフト領域である図１に示す単結晶シリコン領域６を介して速やかにエミッタ領域に吸収できるので、テール電流が流れる期間を短縮でき、スイッチング損失を低減できる。

図３（Ａ）は本実施例の横型ＩＧＢＴの平面構造を示す。各々のエミッタ電極１４、コレクタ電極１３、ゲート電極１１は互いに接続し１つのラテラルＩＧＢＴを構成している。なお、図３（Ａ）で、符号１１′はゲート電極配線、１４′はエミッタ配線、１８はエミッタコンタクト孔、１９はコレクタコンタクト孔を示す。図３（Ｂ）、図３（Ｃ）、図３（Ｄ）はエミッタ領域の拡大であり、概略平面パターンを示す。図３（Ｂ）はゲート電極１１にＰ型拡散層１５が並列に伸びており二つのチャネルを構成している。図３（Ｃ）では、図３（Ｂ）の構成を基本とし複数チャネルを形成した例である。図３（Ｄ）はゲート電極開口部２０にエミッタ領域を形成する所謂メッシュ型のエミッタを構成している例である。このゲート電極開口部２０の形状は、４角形以上の多角形で構成する。

以上説明したように、本実施例の横型ＩＧＢＴでは、図１に示すようにエミッタ領域を表面まで達しない誘電体分離領域で挟み、この領域にコレクタ領域を形成したので、オンからオフへのスイッチングの過程で広がる空乏層を誘電体分離基板全体に広げることができ、ホールを速やかにエミッタに吸収することができる。従って、ホール電流によるテールを小さくできるので、テール電流に由来するスイッチング損失を小さくできる。

図４に本実施例の横型ＩＧＢＴを示す。本実施例は、実施例１とは、図１に示したコレクタ領域でＮ型拡散層１７を除いた構造である点が異なる。本実施例では、コレクタ領域のＰ型拡散層７を表面まで達しない誘電体分離領域ｃの埋め込みＮ型拡散層１６に一部が接するあるいは近接するように配置する。これによりＰ型エミッタ層接合近傍の電位を埋め込みＮ型拡散層１６を通して全体に固定する。

本実施例の横型ＩＧＢＴでも、エミッタを挟むように半導体表面まで達しない誘電体分離層を設けているので、オンからオフへのスイッチングの過程で広がる空乏層を誘電体分離基板全体に広げることができ、ホールを速やかにエミッタに吸収することができる。

本実施例では、実施例１と実施例２のＮ型ラテラルＩＧＢＴで、各拡散層の導電型を逆にしたＰ型ラテラルＩＧＢＴとした。これ以外の構成は実施例１、実施例２と同様である。

本実施例の横型ＩＧＢＴでも、エミッタを挟むように半導体表面まで達しない誘電体分離層を設けているので、オンからオフへのスイッチングの過程で広がる空乏層を誘電体分離基板全体に広げることができ、電子を速やかにエミッタに吸収することができる。従って、本実施例でも電子電流によるテールを小さくできるのでテール電流によるスイッチング損失を小さくできる。

実施例１のラテラルＩＧＢＴの断面構造の説明図。 実施例１のラテラルＩＧＢＴの製造工程の説明図。 実施例１のラテラルＩＧＢＴの平面構造の説明図。 実施例２のラテラルＩＧＢＴの断面構造の説明図。

符号の説明

２…基板表面、３、４、４′…酸化膜、５…多結晶シリコン、６、６′…単結晶シリコン領域、７、１５…Ｐ型拡散層、８…絶縁膜、９、１７…Ｎ型拡散層、１１…ゲート電極、１１′…ゲート電極配線、１２…ゲート酸化膜、１３…コレクタ電極、１４…エミッタ電極、１４′…エミッタ配線、１６…埋め込みＮ型拡散層、１８…エミッタコンタクト孔、１９…コレクタコンタクト孔、２０…ゲート電極開口部。

Claims (12)

1. 半導体基板から絶縁分離した半導体単結晶領域を有する誘電体分離基板に形成した横型構造の半導体装置において、
   該半導体単結晶領域に形成された半導体装置が、複数の単位コレクタ領域と単位エミッタ領域とを備えたＩＧＢＴであって、
   該複数の単位コレクタ領域と単位エミッタ領域とが前記半導体単結晶領域の基板表面側に形成されており、
   前記半導体単結晶領域が、基板底面側から基板表面側に向け突き出した断面形状の絶縁分離域を備えていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   単位コレクタ領域と単位エミッタ領域とが、延在して対向するストライプ構造を成し、
   前記基板底面側から基板表面側に向け突き出した断面形状の絶縁分離域の上の半導体単結晶領域に、前記単位コレクタ領域を配置したことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記半導体単結晶領域に、前記絶縁領域に隣接する第１導電型の埋め込み拡散層を有し、
   前記単位コレクタ領域が第２導電型の第１の拡散層であることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記単位コレクタ領域の第１の拡散層と該第１の拡散層の下に形成した第１導電型の第２の拡散層を備えていることを特徴とする半導体装置。
5. 請求項４に記載の半導体装置において、
   前記単位コレクタ領域の第１の拡散層の幅が、第２の拡散層の幅より広いことを特徴とする半導体装置。
6. 請求項２に記載の半導体装置において、前記単位エミッタ領域と単位コレクタ領域とを、交互に対向して配置し、最外列に前記単位エミッタ領域を配置したことを特徴とする半導体装置。
7. 半導体基板から絶縁分離した複数の半導体単結晶領域を有する誘電体分離基板に形成した横型構造の半導体装置において、
   第１の半導体単結晶領域に形成された半導体装置が、複数の単位コレクタ領域と単位エミッタ領域とを備えたＩＧＢＴであって、
   該複数の単位コレクタ領域と単位エミッタ領域とが、前記第１の半導体単結晶領域の基板表面側に形成されており、
   前記第１の半導体単結晶領域に、基板底面側から基板表面側に向け突き出した断面形状の絶縁分離域を備えており、
   第２の半導体単結晶領域に、前記ＩＧＢＴの駆動回路が形成されていて少なくとも１つずつの第１の半導体単結晶領域と第２の単結晶領域を備えていることを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記第１の半導体単結晶領域に形成した横型ＩＧＢＴが、
   単位コレクタ領域と単位エミッタ領域とが、延在して対向するストライプ構造を成し、
   前記基板底面側から基板表面側に向け突き出した断面形状の絶縁分離域の上の半導体単結晶領域に前記単位コレクタ領域を配置したことを特徴とする半導体装置。
9. 請求項８に記載の半導体装置において、
   前記第１の半導体単結晶領域に、前記絶縁領域に隣接する第１導電型の埋め込み拡散層を有し、
   前記単位コレクタ領域が第２導電型の第１の拡散層であることを特徴とする半導体装置。
10. 請求項９に記載の半導体装置において、
    前記単位コレクタ領域の第１の拡散層と該第１の拡散層の下に形成した第１導電型の第２の拡散層を備えていることを特徴とする半導体装置。
11. シリコン基板から絶縁分離したシリコン単結晶領域を有する誘電体分離基板に形成した横型構造の半導体装置の製造方法において、
    シリコン単結晶基板の第１の表面に形成した酸化膜に第１の開口部と、該第１の開口部より開口部の幅が狭い第２の開口部とを形成するパターニング工程と、
    該パターニング工程の後に、前記酸化膜の開口部から露出したシリコン単結晶基板表面をエッチングして、前記第１の開口部に第１の溝部を、第２の開口部に第２の溝部を形成するエッチング工程と、
    該エッチング工程の後に、前記第１の溝部と第２の溝部と第１の表面に沿ってシリコン単結晶と同じ導電型の拡散層を形成する工程と、絶縁分離膜を前記第１の溝部と第２の溝部と第１の表面とに形成する絶縁分離膜形成工程と、
    該絶縁分離膜形成工程の後に、前記溝部を形成したシリコン単結晶基板の第１の表面に多結晶シリコンを堆積する堆積工程と、
    該堆積工程の後に、前記第１の溝部に形成した第１の絶縁分離膜が現れるまで前記シリコン単結晶基板の第２の表面を研削する研削工程と、
    前記第２の溝部に形成した第２の絶縁分離膜の上の前記シリコン単結晶基板の第２の表面に、前記横型半導体装置の単位コレクタ領域を形成するコレクタ領域形成工程とを含むことを特徴とする半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    前記絶縁分離したシリコン単結晶領域に形成した横型構造の半導体装置が、ＩＧＢＴであることを特徴とする半導体装置の製造方法。
    
    

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