JP2004356577A - 半導体装置の製造方法および半導体基板ならびにそれらにより製造される半導体装置 - Google Patents

半導体装置の製造方法および半導体基板ならびにそれらにより製造される半導体装置 Download PDF

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Abstract

【課題】ｐｎコラムを持つ高耐圧・低オン抵抗の半導体装置の製造において、追加層を形成することなく、ｐｎコラムに対するアライメントを廃止して、製造コストを低減することのできる半導体装置の製造方法、および半導体基板、ならびにそれらにより製造される安価な半導体装置を提供する。
【解決手段】半導体基板１における複数個の同じ半導体装置１００を形成する領域１ｐｎ全体に渡って、基板断面においては短冊状となり、基板面においてはｐ導電型とｎ導電型が繰り返しパターンとなるｐｎコラムを形成する形成工程と、ｐｎコラムを半導体装置１００の構成要素の一部として、繰り返しパターンのある領域１ｐｎに、複数個の同じ半導体装置１００の残りの構成要素を形成する工程と、複数個の同じ半導体装置１００が形成された領域１ｐｎから、個々の半導体装置１００をチップに切り出す工程とを有する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、ｐｎコラムからなるスーパージャンクション（ＳＪ）構造部を持つ半導体装置の製造方法、および半導体基板、ならびにそれらにより製造される半導体装置に関するものである。特に、本発明は、縦型ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード等のパワー用途に用いられる半導体装置に関する。
【０００２】
【従来の技術】
パワー用途に用いられる半導体装置の分野では、高耐圧で低オン抵抗が可能なスーパージャンクション（ＳＪ）構造部を持つ縦型ＭＯＳＦＥＴが、例えば、特開２００２−１８４９８５号公報（特許文献１）や特開２０００−２６０９８４号公報（特許文献２）に開示されている。
【０００３】
図１２は、特許文献１に開示されたＳＪ構造部を持つ縦型ＭＯＳＦＥＴ９０を模式的に示した斜視図である。半導体基板１に形成された縦型ＭＯＳＦＥＴ９０において、ドレインであるｎ＋導電型層１１上で、ｐ導電型領域２１とｎ導電型領域２２が繰り返しパターンとなっているｐｎコラム形成部分が、ＳＪ構造部である。図１２は縦型ＭＯＳＦＥＴ９０の端部を示したもので、図の右側方向には、ストライプ状のｐ導電型領域２１とｎ導電型領域２２、およびストライプ状のソースＳとゲートＧが繰り返し配置される。図の左側は、縦型ＭＯＳＦＥＴ９０の端部であり、ｐｎコラムのｎ導電型領域２２より幅の広いｎ導電型領域２３が、半導体基板１の表面に達するように形成されている。
【０００４】
図１２において、符号３１はボディー層であるｐ導電型層で、符号３２はチャネルとなるｐ導電型領域であり、符号３３はソースとなるｎ導電型領域である。符号４１はトレンチに形成されたゲート酸化膜であり、符号４２はトレンチゲート電極である。ストライプ状のトレンチゲート電極４２は、ストライプ状のｐｎコラムに平行に配置され、ｐｎコラムのｎ導電型領域２２に突き出すように形成される。尚、符号１０は、トレンチゲート電極４２とｎ導電型領域２２の位置合わせのためのアライメントキーである。
【０００５】
図１２のＳＪ構造部を持つ縦型ＭＯＳＦＥＴ９０では、ソースであるｎ導電型領域３３から流れ出た電子が、トレンチゲート電極４２の周囲にあるｐ導電型領域３２、ｐ導電型層３１に形成されるチャネルを通って、ドリフト領域であるｐｎコラムのｎ導電型領域２２に流れ込む。従って、ドリフト領域であるｎ導電型領域２２の不純物濃度を高くして、図１２の縦型ＭＯＳＦＥＴ９０のオン抵抗を低くすることができる。一方、オフ状態では、ｐｎコラムを完全に空乏化して、高耐圧にすることができる。このようにして、ｐｎコラムの幅、深さおよび不純物濃度を適宜設定することで、所望のオン抵抗と耐圧を持つ縦型ＭＯＳＦＥＴが得られる。
【０００６】
図１３は、ＳＪ構造部を持つ縦型ＭＯＳＦＥＴの別の例で、特許文献２に開示された縦型ＭＯＳＦＥＴ９１を模式的に示した斜視図である。尚、図１３の縦型ＭＯＳＦＥＴ９１において、図１２の縦型ＭＯＳＦＥＴ９０の各構成要素と同様の部分については同じ符号を付けた。
【０００７】
図１３の縦型ＭＯＳＦＥＴ９１は、ｐｎコラム上にｎ−導電型層３７が追加形成されている点で、図１２の縦型ＭＯＳＦＥＴ９０と異なっている。また、図１３の縦型ＭＯＳＦＥＴ９１では、ｐｎコラムを構成しているストライプ状のｐ導電型領域２１およびｎ導電型領域２２と、ストライプ状のトレンチゲート電極４２が直交するように配置されている。また、トレンチゲート電極４２の先端は、ｎ−導電型層３７内にあり、ｐｎコラムには突き出していない。
【０００８】
図１３のＳＪ構造部を持つ縦型ＭＯＳＦＥＴ９１では、ソースであるｎ導電型領域３３から流れ出た電子が、トレンチゲート電極４２の周囲にあるｐ導電型領域３２に形成されるチャネルを通って、ドリフト領域であるｎ−導電型層３７とｐｎコラムのｎ導電型領域２２に流れ込む。
【０００９】
【特許文献１】特開２００２−１８４９８５号公報
【００１０】
【特許文献２】特開２０００−２６０９８４号公報
【００１１】
【発明が解決しようとする課題】
図１４と図１５は、図１２の縦型ＭＯＳＦＥＴ９０の製造方法を示す工程別断面図である。図１４と図１５の工程別断面図は、図１２の斜視図における正面から見た縦型ＭＯＳＦＥＴ９０の製造途中の様子を示している。
【００１２】
図１４（ａ）に示すように、縦型ＭＯＳＦＥＴ９０の製造工程においては、ｎ＋導電型層１１上にｎ導電型層２０が形成された半導体基板（ウエハ）１を用い、最初に、エッチングによりトレンチ２０ｔを形成する。これによりｎ導電型層２０が分割されて、ｐｎコラムのｎ導電型領域２２と、端部の幅広のｎ導電型領域２３が形成される。尚、このトレンチ形成工程において、浅いトレンチからなるアライメントキー１０をあらかじめ形成しておく。
【００１３】
次に、図１４（ｂ）に示すように、エピタキシャル法にてｐ導電型層を形成してトレンチ２０ｔを埋め込んだ後、表面を研磨法にて平坦化する。これによりトレンチ２０ｔに埋め込まれたｐ導電型層がｐ導電型領域２１となり、ｐｎコラムが形成される。このｐｎコラムが、縦型ＭＯＳＦＥＴ９０のＳＪ構造部となる。尚、ｐ導電型層の形成時には、アライメントキー１０はマスクしておく。
【００１４】
次に、図１４（ｃ）に示すように、エピタキシャル法にて、ボディー層となるｐ導電型層３１を形成する。
【００１５】
次に、図１４（ｄ）に示すように、端部の幅広のｎ導電型領域２３上のｐ導電型層３１にｎ型不純物をイオン注入して、端部の幅広のｎ導電型領域２３を半導体基板１の上表面に到達させる。
【００１６】
次に、図１５（ａ）に示すように、ｐ導電型層３１の所定領域をマスクし、不純物を選択的にイオン注入して、チャネルとなるｐ導電型領域３２とソースとなるｎ導電型領域３３を形成する。
【００１７】
次に、図１５（ｂ）に示すように、形成しようとするトレンチのストライプがｐｎコラムのｎ導電型領域２２内に位置するように、アライメントキー１０を用いてアライメント（位置合わせ）して、先端がｐｎコラムに突き出たトレンチを形成する。その後、トレンチ側壁を酸化してゲート酸化膜４１を形成し、トレンチ内をゲート電極４２で埋め込む。
【００１８】
最後に、図１５（ｃ）に示すように、層間絶縁膜５を介してソース電極６を形成し、また反対面にドレイン電極７を形成して、図１２に示す縦型ＭＯＳＦＥＴ９０の形成が終了する。
【００１９】
半導体装置の製造においては、通常、一枚の半導体基板（ウエハ）に同じ半導体装置を複数個形成し、これらを個々のチップに切り出して、一枚の半導体基板（ウエハ）から複数個の半導体装置を製造する。上記の製造工程においても同様に、一枚の半導体基板（ウエハ）１に同じ図１２の縦型ＭＯＳＦＥＴ９０がを多数個形成し、最後にこれらを個々のチップに切り出して、一枚の半導体基板（ウエハ）１から複数個の図１２に示す縦型ＭＯＳＦＥＴ９０を製造する。
【００２０】
上記図１４と図１５に示す製造工程においては、アライメントキー１０を用いて、ｐｎコラムのｎ導電型領域２２に対してずれないように、トレンチゲート電極４２を形成している。従って、図１４（ａ），（ｂ）で示したように、アライメントキー１０の形成工程やアライメントキー１０のマスク工程が必要である。また、図１５（ｂ）のゲート電極用トレンチ形成工程では、アライメントキー１０に対するゲート電極用トレンチ形成マスクの位置合わせが必要である。このため、上記アライメントに関連する工程によって、製造コストが増大してしまう問題点がある。
【００２１】
一方、図１３の縦型ＭＯＳＦＥＴ９１は、ｐｎコラム上にｎ−導電型層３７を追加形成しているため、ｐｎコラムに対するトレンチゲート電極４２のアライメントは特に必要ない。しかしながら、この場合にはｎ−導電型層３７の形成が必要で、これによって製造コストが増大する。
【００２２】
そこで本発明は、ｐｎコラムを持つ高耐圧・低オン抵抗の半導体装置の製造において、追加層を形成することなく、ｐｎコラムに対するアライメントを廃止して、製造コストを低減することのできる半導体装置の製造方法、および半導体基板、ならびにそれらにより製造される安価な半導体装置を提供することを目的としている。
【００２３】
【課題を解決するための手段】
請求項１に記載の発明は、本発明の半導体装置の製造方法に関する。
【００２４】
請求項１に記載した本発明の半導体装置の製造方法は、一枚の半導体基板に同じ半導体装置を複数個形成し、これらを個々のチップに切り出して、前記半導体装置を複数個製造する半導体装置の製造方法において、前記半導体基板における複数個の同じ半導体装置を形成する領域全体に渡って、基板断面においては短冊状となり、基板面においてはｐ導電型とｎ導電型が繰り返しパターンとなるｐｎコラムを形成するｐｎコラム形成工程と、前記ｐｎコラムを前記半導体装置の構成要素の一部として、前記繰り返しパターンのある領域に、前記複数個の同じ半導体装置の残りの構成要素を形成する半導体装置形成工程と、前記複数個の同じ半導体装置が形成された領域から、個々の半導体装置をチップに切り出す半導体装置切り出し工程とを有することを特徴としている。
【００２５】
上記請求項１に記載の半導体装置の製造方法においては、ｐｎコラムに対するアライメントを廃止できるため、半導体装置の製造コストを低減することができる。また、ｐｎコラムの繰り返しパターンのある領域に複数個の同じ半導体装置を形成し、これらをチップに切り出して、個々の半導体装置を製造する。従って、チップに切り出された個々の半導体装置は、チップの全面に渡ってｐｎコラムが形成された、当該ｐｎコラムを構成要素の一部として持つ半導体装置とすることができる。
【００２６】
請求項２〜４に記載の発明は、上記半導体装置の製造に用いられる半導体基板に関する。
【００２７】
請求項２に記載した本発明の半導体基板は、一枚の半導体基板に同じ半導体装置を複数個形成し、これらを個々のチップに切り出して、前記半導体装置を複数個製造する半導体装置の製造方法に用いられる前記半導体基板であって、前記複数個の同じ半導体装置を形成する領域全体に渡って、基板断面においては短冊状となり、基板面においてはｐ導電型とｎ導電型が繰り返しパターンとなるｐｎコラムが形成されてなることを特徴としている。
【００２８】
上記半導体基板を用いることで、ｐｎコラムに対してアライメントすることなく、ｐｎコラムの繰り返しパターンのある領域に複数個の同じ半導体装置を形成し、これらをチップに切り出して、個々の半導体装置を製造することができる。従って、アライメントを廃止することにより、半導体装置の製造コストを低減することができる。また、チップに切り出された個々の半導体装置は、チップの全面に渡ってｐｎコラムが形成された、当該ｐｎコラムを構成要素の一部として持つ半導体装置とすることができる。
【００２９】
請求項３と４に記載のように、前記半導体基板における繰り返しパターンは、ストライプ状パターン、もしくは対称的なドット状パターンであることが好ましい。これによれば、当該半導体基板から、ｐｎコラムをスーパージャンクション（ＳＪ）構造部とする高耐圧で低オン抵抗の半導体装置を、ｐｎコラムに対してアライメントすることなく、複数個製造することができる。
【００３０】
請求項５〜１６に記載の発明は、上記半導体装置の製造方法と半導体基板により製造される半導体装置に関する。
【００３１】
請求項５に記載した本発明の半導体装置は、一枚の半導体基板に同じ半導体装置が複数個形成され、これらが個々のチップに切り出されてなる半導体装置であって、前記半導体基板に、基板断面においては短冊状となり、基板面においてはｐ導電型とｎ導電型が繰り返しパターンとなるｐｎコラムが形成され、前記ｐｎコラムを前記半導体装置の構成要素の一部として、前記繰り返しパターンのある領域に、前記複数個の同じ半導体装置の残りの構成要素が形成され、前記複数個の同じ半導体装置が形成された領域から、個々の半導体装置がチップに切り出されてなることを特徴としている。
【００３２】
これによれば、当該半導体装置は、ｐｎコラムに対するアライメントなしに、一枚の半導体基板に複数個形成されるため、安価な半導体装置となる。また、ｐｎコラムの繰り返しパターンのある領域に複数個形成された当該半導体装置は、チップに切り出されて、個々の半導体装置となる。従って、個々の半導体装置は、チップの全面に渡ってｐｎコラムが形成された、ｐｎコラムを持つ半導体装置とすることができる。
【００３３】
請求項６に記載の半導体装置は、前記繰り返しパターンが、ストライプ状パターンであることを特徴としている。また、請求項７に記載の半導体装置は、前記繰り返しパターンが、対称的なドット状パターンであることを特徴としている。このように、ストライプ状パターンあるいは対称的なドット状パターンのいずれの繰り返しパターンからなるｐｎコラムであっても、高耐圧で低オン抵抗のスーパージャンクション（ＳＪ）構造部とすることができる。
【００３４】
請求項８と９に記載のように、本発明の半導体装置は、ｐｎコラムをスーパージャンクションとする縦型ＭＯＳＦＥＴもしくはＩＧＢＴに好適である。これによって、高耐圧・低オン抵抗の縦型ＭＯＳＦＥＴもしくはＩＧＢＴを、安価に製造することができる。
【００３５】
請求項１０，１３，１４に記載のように、上記縦型ＭＯＳＦＥＴもしくはＩＧＢＴのゲート構造は、トレンチゲート構造、プレーナゲート構造もしくはコンケーブゲート構造のいずれであってもよい。これらいずれのゲート電極構造でも、アライメントをすることなく、高耐圧・低オン抵抗の縦型ＭＯＳＦＥＴもしくはＩＧＢＴを製造することができる。
【００３６】
トレンチゲート構造の場合には、請求項１１に記載のように、ｐｎコラムに突出るようにトレンチゲートを形成することで、高耐圧・低オン抵抗の縦型ＭＯＳＦＥＴもしくはＩＧＢＴを低コストで製造することができる。
【００３７】
また請求項１２に記載のように、トレンチゲートと繰り返しパターンがいずれもストライプ状の場合には、トレンチゲートのストライプと繰り返しパターンのストライプが交わるようにすることで、ｐｎコラムに対する精密なアライメントをすることなく、高耐圧・低オン抵抗の縦型ＭＯＳＦＥＴもしくはＩＧＢＴを製造することができる。
【００３８】
請求項１５に記載のように、本発明の半導体装置は、ｐｎコラムをｐｎ接合部とするダイオードにも好適である。これによって、高耐圧・低オン抵抗のダイオードを、安価に製造することができる。
【００３９】
請求項１６に記載の発明は、前記半導体装置が、ｐｎコラム上で当該半導体装置を取り囲む等電位リングを有する半導体装置であって、等電位リングのリング幅が繰り返しパターンの繰り返し幅より広いことを特徴としている。
【００４０】
等電位リング（ＥＱＲ；Ｅｑｕｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）の幅が、繰り返しパターンの繰り返し幅より広く設定されるため、半導体装置の信頼性向上に有効な等電位リングを、精密なアライメントを行うことなく形成することができる。
【００４１】
【発明の実施の形態】
本発明は、ｐｎコラムを持つ高耐圧・低オン抵抗のパワー用半導体装置の製造方法であって、ｐｎコラムに対するアライメントを廃止する半導体装置の製造方法、および半導体基板、ならびにそれらにより製造される半導体装置に関するものである。アライメントを廃止して製造する本発明のｐｎコラムを持つ半導体装置は、一般的な半導体装置の製造方法で通常行われるように、一枚の半導体基板に同じ半導体装置を複数個形成し、これらを個々のチップに切り出して製造する。
【００４２】
図１（ａ）〜（ｅ）を用いて、本発明の半導体装置の製造方法、および半導体基板の概要を説明する。図１（ａ）は、本発明の半導体基板１の平面図である。図１（ｂ）は、図１（ａ）におけるＡ−Ａ断面図である。
【００４３】
図１（ａ）において、半導体基板１の破線で囲った領域１ｐｎは、ｐｎコラムが形成されている領域である。また、太い実線で囲った領域は、１個の半導体装置１００が占める領域である。ｐｎコラム形成領域１ｐｎでは、図１（ｂ）に示すように、ｐ導電型領域２１とｎ導電型領域２２が基板断面においては短冊状となり、図１（ａ）に示すように、基板面においてはストライプ状の繰り返しパターンとなっている。
【００４４】
ｐ導電型領域２１とｎ導電型領域２２の繰り返しパターンは、ストライプ状パターンに限らなくてもよい。図１（ｃ）〜（ｅ）に示すように、ｐ導電型領域２１もしくはｎ導電型領域２２のいずれか一方が、他方中に対称的にドット状に配置されたパターンであってもよい。また、ドットの形状は、特に限定されない。尚、図１（ｂ）では、ｎ＋導電型層１１上にｐｎコラムが形成され、ｐｎコラム上にはｐ導電型層３１が形成されているが、ｎ＋導電型層１１やｐ導電型層３１のｐｎコラム以外の部分は、形成する半導体装置１００に合わせて形成される。
【００４５】
本発明の半導体装置の製造方法では、最初に半導体基板１における複数個の同じ半導体装置１００を形成する領域全体に渡ってｐｎコラムを形成しておく。次に、ｐｎコラムを半導体装置１００の構成要素の一部として、繰り返しパターンのあるｐｎコラム形成領域１ｐｎに、ｐｎコラムに対するアライメントを行わずに、半導体装置１００の残りの構成要素を形成する。次に、複数個の同じ半導体装置１００が形成されたｐｎコラム形成領域１ｐｎから、半導体装置１００をチップに切り出して、個々の半導体装置１００を製造する。
【００４６】
以上の半導体装置の製造方法においては、アライメントを廃止することにより、半導体装置の製造コストを低減することができる。また、ｐｎコラムの繰り返しパターンのある領域に複数個の同じ半導体装置１００を形成し、チップに切り出して、個々の半導体装置１００を製造する。従って、チップに切り出された個々の半導体装置１００は、チップの全面に渡ってｐｎコラムが形成された半導体装置となる。
【００４７】
次に、上記の製造方法および半導体基板によって製造される各半導体装置について、より具体的に、実施の形態を説明する。
【００４８】
（第１の実施形態）
図２（ａ）は、本実施形態のＳＪ構造部を持つ縦型ＭＯＳＦＥＴ１０１を模式的に示した斜視図である。尚、図２（ａ），（ｂ）の縦型ＭＯＳＦＥＴ１０１において、従来の図１２に示す縦型ＭＯＳＦＥＴ９０の各構成要素と同様の部分については同じ符号を付けた。
【００４９】
図２（ａ）も図１２と同様に縦型ＭＯＳＦＥＴの端部を示したものであり、図２（ａ）の縦型ＭＯＳＦＥＴ１０１についても図１２の縦型ＭＯＳＦＥＴ９０と同様に、ドレインのｎ＋導電型層１１上にあるｐｎコラムが、ＳＪ構造部となる。一方、図２（ａ）の縦型ＭＯＳＦＥＴ１０１では、図１２の縦型ＭＯＳＦＥＴ９０と異なり、ｐ導電型領域２１とｎ導電型領域２２の繰り返しパターンからなるｐｎコラムが、図の左側である縦型ＭＯＳＦＥＴ１０１の端部まで形成されている。これは、図２（ａ）の縦型ＭＯＳＦＥＴ１０１が、図１（ａ）に示す半導体基板１のｐｎコラム形成領域１ｐｎに複数個形成され、これらがチップに切り出されて製造された結果が反映されている。
【００５０】
図１２の縦型ＭＯＳＦＥＴ９０では、ストライプ状のトレンチゲート電極４２がストライプ状のｐｎコラムに平行に配置されていた。一方、本実施形態の図２（ａ）の縦型ＭＯＳＦＥＴ１０１では、ストライプ状のトレンチゲート電極４２が、ストライプ状のｐｎコラムに交わるように配置され、ｐｎコラムのｎ導電型領域２２とｐ導電型領域２１に突き出るように形成される。図２（ａ）では、トレンチゲート電極４２のストライプとｐｎコラムのストライプが直交しているが、本実施形態の状の縦型ＭＯＳＦＥＴ１０１ではｐｎコラムに対するトレンチゲート電極４２のアライメントは行わないので、交わり角は任意であってよい。また、アライメントは行わないので、図２（ａ）の縦型ＭＯＳＦＥＴ１０１では、図１２の縦型ＭＯＳＦＥＴ９０にあったアライメントキー１０は形成されていない。
【００５１】
図３と図４は、図２（ａ）の縦型ＭＯＳＦＥＴ１０１の製造方法を示す工程別断面図である。図３と図４の工程別断面図は、図２（ａ）の斜視図における正面から見た縦型ＭＯＳＦＥＴ１０１の製造途中の様子を示している。図３と図４に示す縦型ＭＯＳＦＥＴ１０１の製造工程は、基本的には、図１４と図１５に示す縦型ＭＯＳＦＥＴ９０の製造工程と同じであるが、図３と図４は、図１（ａ）に示す半導体基板１のｐｎコラム形成領域１ｐｎ内での工程別断面図となっている。
【００５２】
図２（ａ）の縦型ＭＯＳＦＥＴ１０１の製造においても、図１２の縦型ＭＯＳＦＥＴ９０の製造と同様に、ｎ＋導電型層１１上にｎ導電型層２０が形成された半導体基板（ウエハ）１を用いる。
【００５３】
最初に、図３（ａ）に示すように、図１（ａ）の半導体基板１のｐｎコラムを形成しようとする領域に、エッチングによりトレンチ２０ｔを形成する。これにより、半導体基板１のｎ導電型層２０が分割されて、ｐｎコラムのｎ導電型領域２２が形成される。
【００５４】
次に、図３（ｂ）に示すように、エピタキシャル法にてｐ導電型層を形成してトレンチ２０ｔを埋め込んだ後、表面を研磨法にて平坦化する。これによりトレンチ２０ｔに埋め込まれたｐ導電型層がｐ導電型領域２１となり、図１（ａ）の半導体基板１におけるｐｎコラム形成領域１ｐｎが形成される。
【００５５】
次に、図３（ｃ）に示すように、エピタキシャル法にて、ボディー層となるｐ導電型層３１を、図１（ａ）の半導体基板１の全面に渡って形成する。
【００５６】
次に、図４（ａ）に示すように、ｐ導電型層３１の所定領域をマスクし、不純物を選択的にイオン注入して、チャネルとなるｐ導電型領域３２とソースとなるｎ導電型領域３３を形成する。
【００５７】
次に、図４（ｂ）に示すように、精密なアライメントを行わずに、ストライプ状のトレンチをｐｎコラムに直交するように、先端をｐｎコラムに突き出して形成する。その後、トレンチ側壁を酸化してゲート酸化膜４１を形成し、トレンチ内をゲート電極４２で埋め込む。
【００５８】
最後に、図４（ｃ）に示すように、層間絶縁膜５を介してソース電極６とゲート電極配線８を形成し、また反対面にドレイン電極７を形成して、図２（ａ）に示す縦型ＭＯＳＦＥＴ１０１の形成が終了する。
【００５９】
以上の製造工程では、図１（ａ）に示す一枚の半導体基板（ウエハ）のｐｎコラム形成領域１ｐｎに、同じ図２（ａ）の縦型ＭＯＳＦＥＴ１０１が多数個形成され、最後にこれらが個々のチップに切り出されて、一個の図２（ａ）に示す縦型ＭＯＳＦＥＴ１０１が製造される。
【００６０】
図２（ａ）の縦型ＭＯＳＦＥＴ１０１についても、図１２の縦型ＭＯＳＦＥＴ９０と同様に、ｐｎコラムをＳＪ構造部として利用することができる。ドリフト層であるｎ導電型領域２２の不純物濃度を高くしてオン抵抗を低くすると共に、オフ状態ではｐｎコラムを完全に空乏化して、図２（ａ）の縦型ＭＯＳＦＥＴ１０１を、低オン抵抗で所望の耐圧を持つ縦型ＭＯＳＦＥＴとすることができる。尚、上記特性を得るにあたって、前述したように、ストライプ状のｐｎコラムとトレンチゲート電極４２は、必ずしも直交している必要はなく、また、ｐｎコラムやトレンチゲート電極４２がストライプ状である必要もない。ソースであるｎ導電型領域３３から流れ出た電子が、トレンチゲート電極４２の周囲にあるｐ導電型領域３２、ｐ導電型層３１およびｐ導電型領域２１に形成されるチャネルを通って、ドリフト領域であるｎ導電型領域２２に流れ込める構造となっていればよい。
【００６１】
図５〜７は、図２（ａ）と同じ構造を持つ縦型ＭＯＳＦＥＴについて、オフ状態の耐圧特性をシミュレートした結果である。図５〜７においては、いずれも、（ａ）はシミュレーションモデルの断面図であり、（ｂ）は（ａ）の断面における絶縁破壊耐圧が印加された時の等電圧線図であり、（ｃ）は電流−電圧（ＩＤ−ＶＤ）特性である。尚、図５〜７の（ａ）と（ｂ）では、図２（ａ）とは逆に、右側が縦型ＭＯＳＦＥＴの端部となっている。図５〜７のシミュレーションモデルは、いずれも同じｐｎコラムを持っており、トレンチゲート電極４１の先端位置のみが異なっている。尚、ｐｎコラムの各サイズについては図５（ａ）中に示したとおりであり、ｐ導電型領域２１は不純物濃度を１．０×１０１６／ｃｍ３に設定しており、ｎ導電型領域２２は不純物濃度を３．０×１０１６／ｃｍ３に設定している。また、ｎ＋導電型層１１は不純物濃度を１．０×１０１ ９／ｃｍ３に設定しており、ｐ導電型層３１は不純物濃度を３．０×１０１５／ｃｍ３に設定している。
【００６２】
図５は、トレンチゲート電極４１の先端がｐ導電型領域２１内にある場合で、２２９Ｖの絶縁破壊耐圧が得られた。図６は、トレンチゲート電極４１の先端がｐ導電型領域２１とｎ導電型領域２２の境界にある場合で、２２２Ｖの絶縁破壊耐圧が得られた。図７は、トレンチゲート電極４１の先端がｎ導電型領域２２内にある場合で、２３５Ｖの絶縁破壊耐圧が得られた。以上の図５〜７に示すシミュレーション結果からわかるように、図２（ａ）と同じ構造を持つ縦型ＭＯＳＦＥＴでは、アライメントを行わないことによりトレンチゲート電極４１がどの位置にあっても、ｐｎコラムの空乏化には影響なく、ほぼ等しい耐圧が得られる。
【００６３】
以上のように、アライメントを行わず低コストで製造される図２（ａ）の構造の縦型ＭＯＳＦＥＴであっても、高耐圧・低オン抵抗の縦型ＭＯＳＦＥＴとすることができる。
【００６４】
尚、図２（ａ）の縦型ＭＯＳＦＥＴ１０１は、ドレインのｎ＋導電型層１１上にｐｎコラムが形成された縦型ＭＯＳＦＥＴであるが、図２（ｂ）の縦型ＭＯＳＦＥＴ１０１ｒに示すように、ｎ＋導電型層１１／ｎ−導電型層１１ｒの２層上にｐｎコラムが形成された縦型ＭＯＳＦＥＴであってもよい。
【００６５】
図８の斜視図は、別の縦型ＭＯＳＦＥＴの例である。図８の縦型ＭＯＳＦＥＴ１０２では、図２（ａ）の縦型ＭＯＳＦＥＴ１０１に対して、ｐｎコラム上で周りを取り囲むｎ導電型の等電位リング（ＥＱＲ；Ｅｑｕｉｖａｌｅｎｔ Ｐｏｔｅｎｔｉａｌ Ｒｉｎｇ）３４が追加形成されている。図８の縦型ＭＯＳＦＥＴ１０２において、等電位リング３４のリング幅ｂは、ｐｎコラムの繰り返し幅ａより広く設定される。
【００６６】
等電位リング３４は、図３（ｃ）の後で、ｐ導電型層３１の所定領域をマスクして、ｎ型の不純物をイオン注入して形成される。等電位リング３４の幅ｂは、上記のようにｐｎコラムの繰り返し幅ａより広く設定されるため、信頼性向上に有効な等電位リング３４を、精密なアライメントを行うことなく形成することができる。従って、図８の縦型ＭＯＳＦＥＴ１０２についても、アライメントを行わず低コストで製造される高耐圧・低オン抵抗の縦型ＭＯＳＦＥＴとすることができる。
【００６７】
図９（ａ）の斜視図は、ＩＧＢＴの例である。図９（ａ）のＩＧＢＴ１０３では、半導体基板の裏面側にｐ＋導電型層１２を有している点を除いて、構造的には図２（ａ）の縦型ＭＯＳＦＥＴ１０１と同様である。図９（ａ）のＩＧＢＴ１０３は、出発時点でｐ＋導電型層１２、ｎ＋導電型層１１およびｎ導電型層２０が形成された半導体基板（ウエハ）１を用い、後は図３と図４に示した縦型ＭＯＳＦＥＴ１０１の製造工程と同じ工程を経て製造できる。従って、図９（ａ）のＩＧＢＴ１０３についても、アライメントを行わず低コストで製造される高耐圧・低オン抵抗のＩＧＢＴとすることができる。
【００６８】
尚、図９（ａ）のＩＧＢＴ１０３は、ｐ＋導電型層１２／ｎ＋導電型層１１の２層上にｐｎコラムが形成されたＩＧＢＴであるが、図９（ｂ）のＩＧＢＴ１０３ｒに示すように、ｐ＋導電型層１２／ｎ＋導電型層１１／ｎ−導電型層１１ｒの３層上にｐｎコラムが形成されたＩＧＢＴであってもよい。
【００６９】
（第２の実施形態）
第１実施形態では、図１の半導体基板から製造される半導体装置として、トレンチゲート構造を持つ縦型ＭＯＳＦＥＴおよびＩＧＢＴについて、その実施形態を示した。本実施形態は、図１の半導体基板から製造されるプレーナゲート構造を持つ縦型ＭＯＳＦＥＴについて、その実施形態を示す。
【００７０】
図１０は、本実施形態のプレーナゲート構造を持つ縦型ＭＯＳＦＥＴ１０４を模式的に示した斜視図である。図１０の縦型ＭＯＳＦＥＴ１０４では、ｐｎコラム上にボディー層であるｎ導電型層３５が形成され、この層内にチャネルとなるｐ導電型領域３２とソースとなるｎ導電型領域３３である。また、ゲート酸化膜４３とプレーナゲート電極４４は、ボディーのｎ導電型層３５上に形成される。
【００７１】
図１０の縦型ＭＯＳＦＥＴ１０４では、チャネルのｐ導電型領域３２、ソースのｎ導電型領域３３およびゲート電極４４がストライプ状に形成されているが、これらの形状は任意であってよい。任意形状であっても、ソースであるｎ導電型領域３３から流れ出た電子が、ゲート電極４４の下にあるｐ導電型領域３２に形成されるチャネルを通って、ドリフト領域であるボディーのｎ導電型層３５とｐｎコラムのｎ導電型領域２２に流れ込める構造となっていればよい。以上のことから、図１０のプレーナゲート構造を持つ縦型ＭＯＳＦＥＴ１０４についても、ｐｎコラムに対するｐ導電型領域３２、ｎ導電型領域３３およびゲート電極４４のアライメントを省略することができる。また、ｐｎコラムがＳＪ構造部となり、オフ状態でｐｎコラムが完全に空乏化して耐圧が向上する点は、前記第１実施形態の場合と同様である。従って、図１０の縦型ＭＯＳＦＥＴ１０４についても、アライメントを行わず低コストで製造される高耐圧・低オン抵抗の縦型ＭＯＳＦＥＴとすることができる。
【００７２】
（第３の実施形態）
第１実施形態と第２実施形態では、図１の半導体基板から製造される半導体装置として、縦型ＭＯＳＦＥＴおよびＩＧＢＴについて、その実施形態を示した。本実施形態は、図１の半導体基板から製造されるダイオードについて、その実施形態を示す。
【００７３】
図１１は、本実施形態のダイオード１０５を模式的に示した斜視図である。図１１のダイオード１０５では、ｐｎコラム上のｐ導電型層３１中に、アノード電極が接続するｐ＋導電型領域３６が形成されている。図１１のダイオード１０５では、図中の太線で示した部分がＰＮ接合部となる。
【００７４】
図１１のダイオード１０５についても、ｐｎコラムがＳＪ構造部となり、逆電圧が印加された時にｐｎコラムが完全に空乏化するため、高耐圧のダイオードとなる。また、図１１のダイオード１０５のダイオードの形成にあたっては、精密なアライメントを行わずに所定の大きさに切り出して、所望の特性を持つダイオードとすることができる。従って、図１１のダイオード１０５についても、アライメントを行わず低コストで製造される高耐圧のダイオードとすることができる。
【００７５】
（他の実施形態）
図２（ａ），（ｂ）、図８、図１０の縦型ＭＯＳＦＥＴ１０１，１０１ｒ，１０２，１０４はいずれもｎチャネルの縦型ＭＯＳＦＥＴであったが、本発明はこれに限らず、ｐチャネルの縦型ＭＯＳＦＥＴでもよい。この場合には、図２（ａ），（ｂ）、図８、図１０の各図にある導電型が全て逆転した縦型ＭＯＳＦＥＴとなる。
【００７６】
また、上記実施形態ではトレンチゲート構造とプレーナゲート構造の縦型ＭＯＳＦＥＴを示したが、コンケーブゲート構造の縦型ＭＯＳＦＥＴであってもよい。
【図面の簡単な説明】
【図１】（ａ）は、本発明の半導体装置の製造に用いられる半導体基板の平面図であり、（ｂ）は（ａ）におけるＡ−Ａ断面図であり、（ｃ）〜（ｅ）はｐｎコラムの繰り返しパターンが対称的なドット状パターンの場合の例である。
【図２】（ａ），（ｂ）は、第１実施形態のトレンチゲート構造を持つ縦型ＭＯＳＦＥＴを模式的に示した斜視図である。
【図３】（ａ）〜（ｃ）は、図２（ａ）の縦型ＭＯＳＦＥＴの製造方法を示す工程別断面図である。
【図４】（ａ）〜（ｃ）は、図２（ａ）の縦型ＭＯＳＦＥＴの製造方法を示す工程別断面図である。
【図５】縦型ＭＯＳＦＥＴのオフ状態の耐圧特性をシミュレートした結果で、（ａ）はシミュレーションモデルの断面図であり、（ｂ）は（ａ）の断面における絶縁破壊耐圧が印加された時の等電圧線図であり、（ｃ）は電流−電圧特性である。
【図６】縦型ＭＯＳＦＥＴのオフ状態の耐圧特性をシミュレートした結果で、（ａ）はシミュレーションモデルの断面図であり、（ｂ）は（ａ）の断面における絶縁破壊耐圧が印加された時の等電圧線図であり、（ｃ）は電流−電圧特性である。
【図７】縦型ＭＯＳＦＥＴのオフ状態の耐圧特性をシミュレートした結果で、（ａ）はシミュレーションモデルの断面図であり、（ｂ）は（ａ）の断面における絶縁破壊耐圧が印加された時の等電圧線図であり、（ｃ）は電流−電圧特性である。
【図８】第１実施形態の別の例で、ＥＱＲが形成された縦型ＭＯＳＦＥＴを模式的に示した斜視図である。
【図９】（ａ），（ｂ）は、第１実施形態の別の例で、ＩＧＢＴを模式的に示した斜視図である。
【図１０】第２実施形態のプレーナゲート構造を持つ縦型ＭＯＳＦＥＴを模式的に示した斜視図である。
【図１１】第３実施形態のダイオードを模式的に示した斜視図である。
【図１２】従来のトレンチゲート構造を持つ縦型ＭＯＳＦＥＴを模式的に示した斜視図である。
【図１３】従来のトレンチゲート構造を持つ別の縦型ＭＯＳＦＥＴを模式的に示した斜視図である。
【図１４】（ａ）〜（ｄ）は、従来の縦型ＭＯＳＦＥＴの製造方法を示す工程別断面図である。
【図１５】（ａ）〜（ｃ）は、従来の縦型ＭＯＳＦＥＴの製造方法を示す工程別断面図である。
【符号の説明】
１ 半導体基板
１ｐｎ ｐｎコラム形成領域
２１ ｐ導電型領域
２２ ｎ導電型領域
３４ 等電位リング（ＥＱＲ）
４２ トレンチゲート電極
４４ プレーナゲート電極
１００ 半導体装置
９０，１０１，１０１ｒ，１０２，１０４ 縦型ＭＯＳＦＥＴ（半導体装置）
１０３，１０３ｒ ＩＧＢＴ（半導体装置）
１０５ ダイオード（半導体装置）

Claims (16)

  1. 一枚の半導体基板に同じ半導体装置を複数個形成し、これらを個々のチップに切り出して、前記半導体装置を複数個製造する半導体装置の製造方法において、
    前記半導体基板における複数個の同じ半導体装置を形成する領域全体に渡って、基板断面においては短冊状となり、基板面においてはｐ導電型とｎ導電型が繰り返しパターンとなるｐｎコラムを形成するｐｎコラム形成工程と、
    前記ｐｎコラムを前記半導体装置の構成要素の一部として、前記繰り返しパターンのある領域に、前記複数個の同じ半導体装置の残りの構成要素を形成する半導体装置形成工程と、
    前記複数個の同じ半導体装置が形成された領域から、個々の半導体装置をチップに切り出す半導体装置切り出し工程とを有することを特徴とする半導体装置の製造方法。
  2. 一枚の半導体基板に同じ半導体装置を複数個形成し、これらを個々のチップに切り出して、前記半導体装置を複数個製造する半導体装置の製造方法に用いられる前記半導体基板であって、
    前記複数個の同じ半導体装置を形成する領域全体に渡って、基板断面においては短冊状となり、基板面においてはｐ導電型とｎ導電型が繰り返しパターンとなるｐｎコラムが形成されてなることを特徴とする半導体基板。
  3. 前記繰り返しパターンが、ストライプ状パターンであることを特徴とする請求項２に記載の半導体基板。
  4. 前記繰り返しパターンが、対称的なドット状パターンであることを特徴とする請求項２に記載の半導体基板。
  5. 一枚の半導体基板に同じ半導体装置が複数個形成され、これらが個々のチップに切り出されてなる半導体装置であって、
    前記半導体基板に、基板断面においては短冊状となり、基板面においてはｐ導電型とｎ導電型が繰り返しパターンとなるｐｎコラムが形成され、
    前記ｐｎコラムを前記半導体装置の構成要素の一部として、前記繰り返しパターンのある領域に、前記複数個の同じ半導体装置の残りの構成要素が形成され、
    前記複数個の同じ半導体装置が形成された領域から、個々の半導体装置がチップに切り出されてなることを特徴とする半導体装置。
  6. 前記繰り返しパターンが、ストライプ状パターンであることを特徴とする請求項５に記載の半導体装置。
  7. 前記繰り返しパターンが、対称的なドット状パターンであることを特徴とする請求項５に記載の半導体装置。
  8. 前記半導体装置が、前記ｐｎコラムをスーパージャンクションとする縦型ＭＯＳＦＥＴであることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
  9. 前記半導体装置が、前記ｐｎコラムをスーパージャンクションとするＩＧＢＴであることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
  10. 前記半導体装置のゲート構造が、トレンチゲート構造であることを特徴とする請求項８または９に記載の半導体装置。
  11. 前記トレンチゲートが、前記ｐｎコラムに突出て形成されてなることを特徴とする請求項１０に記載の半導体装置。
  12. 前記トレンチゲートと前記繰り返しパターンが、いずれもストライプ状であり、トレンチゲートのストライプと繰り返しパターンのストライプが交わるように形成されてなることを特徴とする請求項１０または１１に記載の半導体装置。
  13. 前記半導体装置のゲート構造が、プレーナゲート構造であることを特徴とする請求項８または９に記載の半導体装置。
  14. 前記半導体装置のゲート構造が、コンケーブゲート構造であることを特徴とする請求項８または９に記載の半導体装置。
  15. 前記半導体装置が、前記ｐｎコラムをｐｎ接合部とするダイオードであることを特徴とする請求項５乃至７のいずれか１項に記載の半導体装置。
  16. 前記半導体装置が、前記ｐｎコラム上で当該半導体装置を取り囲む等電位リングを有する半導体装置であって、
    前記等電位リングのリング幅が、前記繰り返しパターンの繰り返し幅より広いことを特徴とする請求項５乃至１５のいずれか１項に記載の半導体装置。
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