JP2004221218A - ショットキーダイオード付きトランジスタ - Google Patents
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Abstract
【課題】逆方向回復時間の短いトランジスタを提供する。
【解決手段】トランジスタのドレイン領域１４を構成する第１導電型の単結晶層１２の一部を整流領域１３とし、整流領域１３とショットキー接合を形成するショットキー電極４５を配置し、ベース拡散領域１５ａとドレイン領域１４の間のｐｎ接合とショットキー接合を並列接続させる。ｐｎ接合は、ショットキー接合の低い順方向導通電圧でクランプされ、電流は流れない。整流領域１３は、第２導電型の逆阻止領域３３ｂによって挟まれており、ショットキー接合が逆バイアスされる場合は、逆阻止領域３３ｂと整流領域１３の間のｐｎ接合が逆バイアスされ、ショットキー接合がｐｎ接合の空乏層で覆われるので、逆方向の耐圧が高くなる。
【選択図】 図２３
【解決手段】トランジスタのドレイン領域１４を構成する第１導電型の単結晶層１２の一部を整流領域１３とし、整流領域１３とショットキー接合を形成するショットキー電極４５を配置し、ベース拡散領域１５ａとドレイン領域１４の間のｐｎ接合とショットキー接合を並列接続させる。ｐｎ接合は、ショットキー接合の低い順方向導通電圧でクランプされ、電流は流れない。整流領域１３は、第２導電型の逆阻止領域３３ｂによって挟まれており、ショットキー接合が逆バイアスされる場合は、逆阻止領域３３ｂと整流領域１３の間のｐｎ接合が逆バイアスされ、ショットキー接合がｐｎ接合の空乏層で覆われるので、逆方向の耐圧が高くなる。
【選択図】 図２３
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置にかかり、特に、活性領域を溝内に配置された半導体単結晶で囲んだ半導体装置に関する。
【０００２】
【従来の技術】
図３３は従来技術のＭＯＳＦＥＴ１０１の拡散構造を説明するための平面図であり、図３４（ａ）、（ｂ）は、そのＩ−Ｉ線とＩＩ−ＩＩ線の切断面図である。
【０００３】
このＭＯＳＦＥＴ１０１は、ｎ型のエピタキシャル層から成り、ｎ＋型のシリコン単結晶から成る基板１１１と、該基板１１１上にエピタキシャル成長によって形成された単結晶層１１２とを有している。
【０００４】
基板１１１の単結晶層１１２とは反対側の面には、金属薄膜から成るドレイン電極膜１７１が配置されている。
【０００５】
単結晶層１１２の略中央位置には、不純物拡散によって形成されたｐ型のベース拡散領域１３３が配置されている。
【０００６】
そのベース拡散領域１３３を分断するように、細長の活性溝１２２ａが複数本互いに平行に配置されている。ベース拡散領域１３３内の位置であって各活性溝１２２ａの片側又は両側に隣接する部分には、不純物拡散によってｎ型のソース拡散領域１３９が形成されている。
【０００７】
隣接する二本の活性溝１２２ａの間では、二個のソース拡散領域１３９が互いに所定間隔で対向する位置に配置されており、その二個のソース拡散領域１３９の間の部分には、不純物拡散によってｐ＋型のオーミック領域１３８が形成されている。
【０００８】
活性溝１２２ａ及びベース拡散領域１３３の周囲には、幅が細く、四角リング形状のガード溝１２２ｂが複数本同心状に配置されており、従って、活性溝１２２ａ及びベース拡散領域１３３は、各ガード溝１２２ｂによって同心状に取り囲まれた状態になっている。
【０００９】
各活性溝１２２ａの内周側面及び底面には、ゲート絶縁膜１５１が形成されている。このゲート絶縁膜１５１で囲まれた領域内は、ポリシリコン材料から成るゲート電極プラグ１５８が充填されている。
【００１０】
他方、ガード溝１２２ｂの内周側面及び底面には、ゲート絶縁膜１５１は形成されておらず、各ガード溝１２２ｂの内部は、エピタキシャル法によって成長されたｐ型のシリコン単結晶から成るガード溝内充填物１２３によって充填されている。
【００１１】
ゲート電極プラグ１５８やガード溝内充填物１２３の上には、酸化膜１５７が配置されている。この酸化膜１５７は、パターニングにより、ソース拡散領域１３９とオーミック領域１３８の上の部分に開口が形成されており、ソース拡散領域１３９の一部表面とオーミック領域１３８の一部表面は、その開口底面に露出されている。
【００１２】
それら露出した領域の表面と酸化膜１５７の表面には、金属薄膜から成るソース電極１６１が形成されている。
【００１３】
ベース拡散領域１３３は、ソース拡散領域１３９よりも下方位置でゲート絶縁膜１５１に接触しており、その接触した部分を反転領域とすると、ｎチャネル型ＭＯＳトランジスタの場合、ソース電極１６１を接地電位に接続し、ドレイン電極膜１７１に正電圧を印加し、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合を逆バイアスさせた状態で、ゲート電極プラグ１５８にしきい値電圧以上の正電圧を印加すると、ベース拡散領域１３３の反転領域の部分がｎ型に反転し、その反転層によってソース拡散領域１３９と単結晶層１１２とが接続され、電流が流れる。
【００１４】
逆に、ドレイン電極膜１７１が接地電位に接続され、ソース電極１６１に正電圧が印加されると、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合が順バイアスされ、そのｐｎ接合を通って電流が流れてしまう。
【００１５】
その状態から、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合が逆バイアスされても、ｐｎ接合に、逆方向回復時間の間電流が流れ続けＭＯＳＦＥＴ１０１が制御不能になる。
【００１６】
これを防止するために、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合と並列にショットキーダイオードを外付けしていたが、コスト高になるため、解決が望まれている。
【００１７】
【発明が解決しようとする課題】
本発明は上記半導体装置の不都合を解決するために創作されたものであり、その目的は、逆方向回復時間の短いトランジスタを提供することにある。
【００１８】
【課題を解決するための手段】
請求項１記載の発明は、第１導電型の単結晶層を有する半導体装置であって、前記単結晶層の内部の表面側に形成された第２導電型のベース拡散領域と、前記単結晶層のベース拡散領域の底面よりも深い部分であるドレイン領域と、前記ベース拡散領域の内部の表面側に形成され、前記ベース拡散領域によって前記ドレイン領域とは絶縁された第１導電型のソース拡散領域と、前記単結晶層に、前記ベース拡散領域の深さよりも深く形成された溝であって、前記ソース拡散領域と、前記ソース拡散領域と前記ドレイン領域との間に位置するベース領域と、前記ドレイン領域に接触する位置に配置されたゲート溝と、前記ゲート溝内部の側面に位置し、上部が前記ソース拡散領域と接触し、下部が前記ドレイン領域と接触し、中間部が前記ベース領域と接触して配置されたゲート絶縁膜と、前記ゲート溝の内部に位置し、前記ソース領域から前記ドレイン領域の範囲に亘って、前記ゲート絶縁膜と接触して配置されたゲート電極プラグとを有し、前記ゲート電極プラグに電圧を印加し、前記ベース拡散領域の前記ゲート絶縁膜と接触する部分に反転層を形成すると、前記ソース拡散領域と前記ドレイン領域とが前記反転層で接続されるように構成されたトランジスタと、前記単結晶層の表面を含む第１導電型の領域の一部を整流領域としたときに、前記整流領域の表面には前記整流領域とショットキー接合を形成するショットキー電極膜が配置され、前記単結晶層には逆阻止溝が形成され、前記整流領域は、逆阻止溝と逆阻止溝とで挟まれ、前記各逆阻止溝の内部には、第２導電型の半導体材料から成り、前記整流領域とｐｎ接合を形成する逆阻止領域が配置され、前記逆阻止領域は前記ショットキー電極膜に接続されたショットキーダイオードとを有する半導体装置である。
請求項２記載の発明は、前記単位トランジスタと前記単位ショットキーダイオードを複数有する請求項１記載の半導体装置である。
請求項３記載の発明は、前記逆阻止溝のうちのいずれか一方又は両方の溝内の前記逆阻止用領域は、前記ベース拡散領域に接続された請求項１又は２のいずれか１項記載の半導体装置である。
請求項４記載の発明は、前記ソース拡散領域と前記ベース領域に接続されたソース電極と、前記ソース電極に接続されたソース電極膜とを有し、前記ソース電極膜と前記ショットキー電極膜とは互いに接続された請求項１又は請求項３のいずれか１項記載の半導体装置である。
請求項５記載の発明は、前記ゲート溝内部の底面と前記ゲート電極プラグとの間の位置には、第２導電型の半導体材料から成る埋込領域が前記ゲート電極プラグとは絶縁された状態で配置された請求項１乃至請求項４のいずれか１項記載の半導体装置である。
請求項６記載の発明は、前記ゲート溝と前記逆阻止溝の深さは同一にされ、前記埋込領域と前記逆阻止領域の底部は前記ゲート溝と前記逆阻止溝の底面にそれぞれ接触した請求項５記載の半導体装置である。
請求項７記載の発明は、前記ゲート溝に接触されたベース拡散領域に接触した逆阻止用領域が内部に配置された前記逆阻止溝を有する請求項１乃至請求項６のいずれか１項記載の半導体装置である。
請求項８記載の発明は、前記単結晶層には、同心状に配置されたリング状のガード溝が複数本形成され、前記各ガード溝内部には、第２導電型の前記半導体材料から成り、前記単結晶層とｐｎ接合を形成するガード領域が配置され、前記ゲート溝と前記逆阻止溝とは、最内周の前記ガード溝によって取り囲まれた請求項１乃至請求項７のいずれか１項記載の半導体装置である。
【００１９】
本発明は上記のように構成されており、ショットキー接合が、互いに平行な逆阻止溝で挟まれており、逆阻止溝内部に配置された逆阻止領域から、ショットキー接合の下方に向けて空乏層が伸びるようになっている。
【００２０】
ショットキー接合の逆阻止溝に沿った方向の長さは逆阻止溝よりも短くなっており、ショットキー接合の両側に、逆阻止溝内部の逆阻止領域がはみ出て位置するようになっている。逆阻止領域と整流領域との間ではｐｎ接合が形成されており、相対して位置する逆阻止溝から空乏層が広がり、ショットキー接合の下方で空乏層同士が接触した場合、ショットキー接合が空乏層で覆われ、等価的に、逆バイアス状態のｐｎ接合と逆バイアス状態のショットキー接合が直列接続された状態になる。
【００２１】
その直列接続回路の耐圧は逆阻止領域と整流領域の間のｐｎ接合の耐圧で決まるので、ショットキー接合の耐電圧よりも大きくなる。
【００２２】
逆阻止溝は、ゲート溝やガード溝と一緒に形成されており、各溝の深さは等しくなっている。ゲート溝の底部には、ドレイン領域とｐｎ接合を形成する埋込領域が配置されている。
【００２３】
埋込領域に隣接する他の埋込領域があった場合、その間の距離ａは互いに等しくなっている。
【００２４】
また、埋込領域に隣接する逆阻止領域があった場合、埋込領域と逆阻止領域の間の距離ｂは互いに等しくなっており、且つ、距離ａと距離ｂも互いに等しくなっている。
【００２５】
従って、相対向して位置する逆阻止領域同士の空乏層が接触するような逆電圧が印加されたときには、埋込領域から広がった空乏層は、他の埋込領域から広がった空乏層や逆阻止領域から広がった空乏層と接触するので、トランジスタの耐圧も高くなっている。
【００２６】
【発明の実施の形態】
以下で図面を参照し、本発明の実施例について説明する。
本実施例及び後述する各実施例では、第１導電型がｎ型であれば第２導電型はｐ型であり、第１導電型がｐ型であれば第２導電型はｎ型である。本発明にはその両方の場合が含まれる。
【００２７】
図２２（ａ）は、本発明の一例の半導体装置１の活性領域の拡散構造を示す縦断面図であり、図２２（ｂ）は、活性領域と、その活性領域を取り囲む耐圧領域の拡散構造を示す縦断面図である。
【００２８】
図３１（ａ）は、図２２（ａ）のＶ−Ｖ線の横断面図と図２２（ｂ）のＷ−Ｗ線の横切断面図に相当する図面であり、逆に、図２２（ａ）、（ｂ）は、それぞれ図３１（ａ）のＨ−Ｈ線、Ｊ−Ｊ線の縦切断面図に相当する図面である。
【００２９】
図２２（ａ）、（ｂ）の符号１１は、シリコン単結晶等の半導体材料から成る第１導電型の半導体基板を示している。
【００３０】
半導体基板１１上には、半導体基板１１と同じか、又は異なる半導体材料がエピタキシャル成長物によって成長され、第１導電型の単結晶層１２が形成されている。
【００３１】
単結晶層１２内部の表面近傍位置には、図３０に示すように、複数個のベース拡散領域１５ａが配置されている。各ベース拡散領域１５ａは、第２導電型であり、単結晶層１２とｐｎ接合を形成している。符号１４は、ベース領域１５ａの下方に位置する単結晶層１２から成るドレイン領域である。
【００３２】
単結晶層１２はエッチングによって細長い直角四角形形状のゲート溝１６ａと逆阻止溝１６ｂと、四角リング状のガード溝１６ｃが形成されている。
【００３３】
それらの溝のうち、ゲート溝１６ａはベース拡散領域１５ａの中央に１本又は二本以上配置されている。ここでは１本であるが、二本以上は位置される場合、互いに平行に配置される。逆阻止溝１６ｂは、ゲート溝１６ａの両側に、ゲート溝１６ａに対して平行に配置されている。
【００３４】
ガード溝１６ｃはベース拡散領域１５ａの周囲に、ベース拡散領域１５ａを取り囲んで配置されている。
【００３５】
各溝１６ａ〜１６ｃは、同一工程で形成されており、同じ深さ及び同じ幅にされている。また、各溝１６ａ〜１６ｃの深さはベース拡散領域１５ａよりも深く、且つ、半導体基板１１には達しない程度の深さである。
【００３６】
各溝１６ａ〜１６ｃのうち、逆阻止溝１６ｂとガード溝１６ｃの内部には、エピタキシャル成長によって形成された第２導電型の半導体材料が底面から上端部まで配置されており、その半導体材料によって、逆阻止領域３３ｂとガード領域３３ｃとがそれぞれ形成されている。
【００３７】
他方、ゲート溝１６ａの内部では、下部にだけその半導体材料が配置されており、その半導体材料によって、埋込領域３３ａが構成されている。
【００３８】
ここでは半導体材料はシリコン単結晶であるが、他の半導体の単結晶であってもよく、ポリシリコンのような多結晶であってもよい。
【００３９】
符号１３は、逆阻止領域３３ｂで挟まれた単結晶層１２の領域から成る整流領域である。
【００４０】
ゲート溝１６ａ内部の上部の半導体材料が存しない部分は、ゲート溝１６ａの底面及び側面にはゲート絶縁膜３６が配置されている。ゲート絶縁膜３６は、単結晶層１２を熱酸化処理して形成する酸化物や、他の方法によって形成する窒化物膜等を用いることができる。
【００４１】
ゲート溝１６ａ内部のゲート絶縁膜３６で囲まれた領域には、ゲート電極プラグ３８が配置されている。
【００４２】
ベース拡散領域１５ａの内部の表面近傍位置であって、ゲート絶縁膜３６と接触する位置には、第１導電型のソース拡散領域１９が配置されている。
【００４３】
ベース拡散領域１５ａとソース拡散領域１９の表面は露出され、その表面にソース電極膜４４が配置されている。
【００４４】
半導体基板１１の裏面には、ドレイン電極膜４３が配置されており、第１導電型がｎ型であるｎチャネルＭＯＳＦＥＴの場合、ソース電極膜４４を接地させ、ドレイン電極膜４３に正電圧を印加した状態で、ゲート電極プラグ３８にしきい値電圧以上の正電圧を印加すると、ベース拡散領域１５ａのゲート絶縁膜３６と接した部分が第１導電型に反転する。その反転によって第１導電型の反転層が形成され、反転層で、ソース拡散領域１９とドレイン領域１４とが接続され、反転層を通ってドレイン領域１４からソース拡散領域１９に電流が流れる。
【００４５】
このとき、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合は逆バイアスされており、ｐｎ接合には電流は流れない。
【００４６】
整流領域１３は、二本の逆阻止領域３３ｂによって挟まれており、且つ、整流領域１３の表面は露出され、ショットキー電極膜４５と接触している。ここでは、ショットキー電極膜４５はソース電極膜４４と一緒に形成され、ソース電極膜４４に接続されている。
【００４７】
ショットキー電極膜４５は、整流領域１３とショットキー接合を形成する材料が選択されており、そのショットキー接合の極性は、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合が逆バイアスされる場合には、ショットキー接合も逆バイアスされ、ｐｎ接合が順バイアスされる場合には、ショットキー接合も順バイアスされるようになっている。
【００４８】
逆阻止領域３３ｂはソース電極膜４４と接触し、その結果、逆阻止領域３３ｂには、ベース拡散領域１５ａやソース拡散領域１９に印加される電圧が印加される。
【００４９】
逆阻止領域３３ｂは第２導電型であり、整流領域１３を含む単結晶層１２とｐｎ接合を形成している。ベース拡散領域１５ａと単結晶層１２とが逆バイアスされるときには、逆阻止領域３３ｂと整流領域１３との間のｐｎ接合も逆バイアスされる。従って、ショットキー電極膜４５と整流領域１３の間に形成されるショットキー接合が逆バイアスされるときには逆阻止領域３３ｂと単結晶層１２との間に形成されるｐｎ接合も逆バイアスされる。
【００５０】
逆バイアスにより、ショットキー接合から整流領域１３内の深さ方向に向けて空乏層が広がる場合には、逆阻止領域３３ｂから整流領域１３内に向けて横方向に空乏層が広がる。
【００５１】
整流領域１３を挟んで隣接する逆阻止領域３３ｂ間の距離は、逆阻止領域３３ｂの深さよりも小さくされており、ショットキー接合から広がった空乏層が、逆阻止領域３３ｂの底部に達するよりも小さい電圧で、逆阻止領域３３ｂから広がった空乏層同士が互いに接触する。その結果、整流領域３３ｂの内部はｐｎ接合から広がった空乏層で満たされる。
【００５２】
逆阻止領域３３ｂの長さ方向に沿ったショットキー電極膜４５の長さは、細長の逆阻止領域３３ｂの長さよりも小さくされている。図３１（ｂ）は、その様子を示す平面図であり、逆阻止領域３３ｂの長さＹ１の方が、ショットキー電極４５の長さＹ２よりも長くなっている。
【００５３】
従って、逆阻止領域３３ｂの両端部分は、ショットキー電極４５よりもはみ出しており、逆阻止領域３３ｂの端部と、それに相対する逆阻止領域３３ｂの端部との間の位置では、ショットキー電極４５が配置されておらず、ショットキー接合は形成されていない。
【００５４】
従って、対向する逆阻止領域３３ｂから広がった空乏層が互いに接触したときには、ショットキー接合は、ｐｎ接合から広がった空乏層で覆われる。この状態では、等価回路上、逆バイアスされたショットキー接合と逆バイアスされたｐｎ接合とは直列に接続された状態になる。
【００５５】
一般に、ショットキー接合の逆方向の耐電圧は、ｐｎ接合の逆方向耐電圧に比べて小さいが、単結晶領域１２とショットキー電極膜４５の間の逆方向耐電圧は、ｐｎ接合の耐電圧の大きさ以上になる。
【００５６】
埋込領域３３ａは、ソース拡散領域１９やドレイン領域１４とは電気的に接続されておらず、浮遊電位に置かれている。逆バイアス状態のときベース拡散領域１５ａや逆阻止領域３３ｂから単結晶層１２の深さ方向に広がった空乏層が埋込領域３３ａに達すると、埋込領域３３ａの電位が安定し、埋込領域３３ａからも単結晶層１２内に向けて空乏層が広がるようになる。
【００５７】
活性領域内で、各溝１６ａ〜１６ｃの底部とベース拡散領域１５ａの底部間の部分では、その部分の第１導電型の領域（整流領域１３を含む単結晶層１２）が全部空乏化したときに、同じ部分の第２導電型の領域（埋込領域３３ａと逆阻止領域３３ｂの底部）も全部空乏化するように、第１、第２の導電型の不純物総量が設定されている。各溝１６ａ〜１６ｃ間に広がった空乏層は、更に各溝１６ａ〜１６ｃの底部から半導体基板１１に向けて均等に広がる。
【００５８】
ガード領域３３ｃは、ソース拡散領域１９やドレイン領域１４とは電気的に接続されておらず、浮遊電位におかれている。ベース拡散領域１５ａや逆阻止領域３３ｂから単結晶層１２の横方向に向けて広がった空乏層が、ガード領域３３ｃに達すると、ガード領域３３ｃの電位が安定し、ガード領域３３ｃからも更に横方向外側に向けて空乏層が広がる。
【００５９】
結局、埋込領域３３ａ及び逆阻止領域３３ｂやガード領域３３ｃが設けられているため、空乏層が大きく広がり、耐圧が高くなっている。
【００６０】
上記のように、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合は、通常では逆バイアス状態に置かれているが、ドレイン電極膜４３とソース電極膜４４の電位が逆転し、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合が順バイアスされる場合は、ショットキー接合も順バイアスされる。
【００６１】
ｐｎ接合とショットキー接合は並列接続されており、ｐｎ接合の順方向導通電圧よりもショットキー接合の順方向導通電圧の方が低いため、ショットキー接合に電流が流れ、ｐｎ接合は、導通したショットキー接合の順方向導通電圧によってクランプされ、電流は流れない。
【００６２】
その状態からソース電極膜４４とドレイン電極膜４３の電圧の極性が反転し、ショットキー接合が逆バイアス状態から順バイアス状態になると、ショットキー接合の逆方向回復時間の経過後、電流は停止する。
【００６３】
ショットキー接合の逆方向回復時間はｐｎ接合の逆方向回復時間に比べて非常に短時間なので、電流が停止するまでの時間は短い。
【００６４】
なお、ｐｎ接合には順方向電流が流れていないため、ｐｎ接合の逆方向回復時間は、電流が停止する時間に影響を与えない。
【００６５】
次に、本発明の半導体装置の製造工程を説明する。特に断らない限り、絶縁膜や金属膜のパターニングはフォトレジスト工程とエッチング工程によって行うが、その説明は省略する。また、下記の各工程によって裏面に薄膜が形成される場合があるが、特に断らない限り、その説明は省略する。
【００６６】
図１は、第１導電型の半導体基板１１上に、第１導電型の単結晶層１２がエピタキシャル成長によって形成され、更に、単結晶層１２表面に、絶縁膜３１が形成された状態の断面図を示している。ここでは、半導体基板１１と単結晶層１２はｎ型のシリコン単結晶であるが、他の半導体の単結晶であってもよい。また、この絶縁膜３１及び後述する絶縁膜は、この例ではシリコン酸化膜であるが、シリコン窒化膜等の他の絶縁膜であってもよい。
【００６７】
次に、絶縁膜３１をパターニングする。図２４はその状態の平面図であり、そのパターニングにより、絶縁膜３１には、四角リング状であって、同心状に複数本配置されたリング状開口６１と、最内周のリング状開口６１で囲まれた複数の長方形のベース開口５１が形成される。
【００６８】
この図２４及び後述する各平面図中の符号１０は、一枚の半導体基板１１上に形成される複数個の半導体装置１の境界を示している。一の半導体装置１の境界１０と、同じ半導体基板１１上の他の半導体装置１の境界１０間は、互いに一定距離だけ離間しており、境界１０と境界１０との間の位置が切断されることで、複数の半導体装置１同士が分離されるようになっている。最外周のリング状開口６１の外周は、境界１０から一定距離だけ離れている。
【００６９】
各ベース開口５１は互いに平行に配置されている。また、各ベース開口５１の四辺のうちの一辺は、リング状開口６１の二辺に対して平行になっている。図２は、図２４のＡ−Ａ線切断面図である。
【００７０】
ベース開口５１とリング状開口６１の底面には、単結晶層１２が露出されており、絶縁膜３１の上方から、ホウ素等の第２導電型の不純物を打ち込むと、ベース開口５１の底面下に位置する単結晶層１２の内部表面近傍部分に第２導電型の高濃度不純物領域が形成される。
【００７１】
図３の符号２１は、ベース開口５１底面下に形成された高濃度不純物領域を示している。
【００７２】
次に、熱処理を行い、高濃度不純物領域を拡散させると、ベース開口５１とリング状開口６１の下方位置に、ベース開口５１の形状とリング状開口６１の形状に近似した第２導電型のベース拡散領域と補助拡散領域とがそれぞれ形成される。
【００７３】
図２５の符号１５ａはベース拡散領域を示しており、符号１５ｃは、補助拡散領域を示している。図４は、図２５のＢ−Ｂ線縦断面図に相当し、逆に、図２５は、図４のＱ−Ｑ線横断面図に相当する。
【００７４】
図４の符号３２は、第２導電型の高濃度領域を拡散させた後に観察される酸化物層を示しており、ベース拡散領域１５ａや補助拡散領域１５ｃを含む単結晶層１２の表面は、酸化物膜３２によって覆われている。
【００７５】
その状態から酸化物膜３２をパターニングし、図２６に示すように、ベース拡散領域１５ａ上に位置し、平面形状が細長で長方形形状のゲート溝用窓開部５２ａと、逆阻止溝用窓開部５２ｂとを形成し、補助拡散領域１５ｃの幅方向中央に位置し、平面形状が四角リング状であって、ゲート溝用窓開部５２ａ及び逆阻止溝用窓開部５２ｂを取り囲む位置に、ガード溝用窓開部５２ｃを形成する。
【００７６】
ゲート溝用及び逆阻止溝用窓開部５２ａ、５２ｂは各ベース拡散領域１５ａの長辺に対して平行であり、ゲート溝用窓開部５２ａは、各ベース拡散領域１５ａの幅方向略中央位置に１乃至２本以上ずつ（本例では１本）配置され、逆阻止溝用窓開部５２ｂは、各ベース拡散領域１５ａの相対する長辺上の位置、又は長辺近傍であってベース拡散領域１５ａ内の位置に配置されている。
【００７７】
従って、ゲート溝用窓開部５２ａと逆阻止溝用窓開部５２ｂは互いに平行であり、且つ、１乃至２本以上のゲート溝用窓開部５２ａは、２本の逆阻止溝用窓開部５２ｂの間に位置している。
【００７８】
また、ガード溝用窓開部５２ｃは直角四角形であり、ゲート溝用窓開部５２ａと逆阻止溝用窓開部５２ｂは、ガード溝用窓開部５２ｃの平行な二辺に対して平行になっている。
【００７９】
図５は、図２６のＣ−Ｃ線切断面図である。各溝用窓開部５２ａ〜５２ｃの底面には、ベース拡散領域１５ａの表面、又はベース拡散領域１５ａの表面と単結晶層１２の表面とが露出されており、酸化物膜３２をマスクとして単結晶層１２のエッチングを行うと、図６、図２７に示すように、ゲート溝用、逆阻止溝用、及びガード溝用窓開部５２ａ〜５２ｃの底面下に、それぞれゲート溝１６ａ、逆阻止溝１６ｂ、及びガード溝１６ｃがそれぞれ形成される。
【００８０】
図６は、図２７のＤ−Ｄ線切断面図に相当する図面であり、図２７は、図６のＲ−Ｒ線切断面図に相当する図面である。
【００８１】
各溝１６ａ〜１６ｃの断面形状は長方形であり、深さはベース拡散領域１５ａやガード拡散領域１５ｃよりも深いため、各溝１６ａ〜１６ｃの底面は、ベース拡散領域１５ａの底面やガード拡散領域１５ｃの底面と、半導体基板１１の間に位置している。
【００８２】
ガード溝１６ｃの幅は、ガード拡散領域１５ｃの幅よりも狭く、ガード溝１６ｃは、ガード拡散領域１５ｃの幅方向中央に位置しているため、各ガード拡散領域１５ｃは、中央部分が掘削され、外周部分と内周部分に二分される。
【００８３】
なお、各溝１６ａ〜１６ｃは同一工程で形成されるため、同一深さになっている。また各溝１６ａ〜１６ｃの幅と、各溝１６ａ〜１６ｃ間の間隔は等しくされている。
【００８４】
次に、エピタキシャル成長法によって、各溝１６ａ〜１６ｃの内部側面及び底面に露出する単結晶層１２（ベース拡散領域１５ａやガード拡散領域１５ｃを含む。以下同じ。）の表面に第２導電型の半導体単結晶を成長させると、各溝１６ａ〜１６ｃの内部は、その半導体単結晶によって充填される。ここでは、半導体単結晶としてシリコン単結晶が用いられている。
【００８５】
図７はその状態を示す図であり、符号３４は、その各溝１６ａ〜１６ｃ内に充填された充填物を示している。
【００８６】
本発明の半導体装置では、各溝１６ａ〜１６ｃの開口の平面形状が直角四角形になっており、底面と側面から均一に半導体単結晶が成長し、内部が隙間なく充填される。
【００８７】
各溝１６ａ〜１６ｃ内の充填物３４は、各溝１６ａ〜１６ｃの底面と側面に露出する単結晶層１２に密着している。
【００８８】
ここでは充填物３４は、絶縁物膜３２の表面よりも高い位置まで盛り上がっており、エッチングにより、図８に示すように、単結晶層１２よりも上の部分を除去し、次いで、図９に示すように、絶縁物膜３２を除去すると、各溝１６ａ〜１６ｃの間に位置する単結晶層１２の表面が露出する。図９のＳ−Ｓ線切断面図を図２８に示す。図９は、この図２８のＥ−Ｅ線切断面図に相当する。
【００８９】
図９及び図２８の符号３３ａ〜３３ｃは、ゲート溝１６ａ、逆阻止溝１６ｂ、ガード溝１６ｃ内に位置する充填物３４から成る、埋込領域と、逆阻止領域と、ガード領域をそれぞれ示している。
【００９０】
この状態では、埋込領域３３ａと逆阻止領域３３ｂとは、ゲート拡散領域１５ａと接触しており、ガード領域３３ｃは、ガード領域１５ｃに接触している。
【００９１】
符号１３は、ベース拡散領域１５ａやガード領域１５ｃが形成されていない単結晶層１２の部分であり、一の逆阻止領域３３ｂと他の逆阻止領域３３ｂで挟まれた整流領域を示している。
【００９２】
また、符号１４は、ベース拡散領域１５ａ底面の単結晶層１２の部分であり、埋込領域３３ｂとｐｎ接合を形成し、空乏層が広がるドレイン領域を示している。
【００９３】
次に、図１０に示すように、酸化物膜３５を成長層１２表面に形成し、パターニングして埋込領域３３ａの表面だけを露出させ、酸化物膜３５をマスクとして単結晶層１２のエッチングを行い、埋込層３３ａの上部を除去すると、図１１と、そのＴ−Ｔ線切断面図の図２９に示すように、ゲート溝１６ａの底部に埋込領域３３ａが残り、その上部に溝残部５３が形成される。逆阻止領域３３ｂやガード領域３３ｃはエッチングされず、変化はない。
【００９４】
埋込領域３３ａの上部はベース拡散領域１５ａの底面よりも低い位置までエッチングされており、埋込領域３３ａはベース拡散領域１５ａとは接触していない。従って、溝残部５３の側面の上部には、上部にベース拡散領域１５ａが露出し、その下部にはドレイン領域１４が露出している。溝残部５３の底面には、埋込領域３３ｂの上部が露出している。
【００９５】
次に、図１２に示すように、熱酸化により、溝残部５３の側面と底面を含む単結晶層１２の表面にゲート絶縁膜３６を形成する。ゲート絶縁膜３６は、溝残部５３が閉塞されない膜厚にする。この状態では、溝残部５３は、開口部分を除き、ゲート絶縁膜３６によって囲まれている。
【００９６】
次に、図１３に示すように、ゲート絶縁膜３６上に導電性を有するポリシリコン３７を堆積させ、溝残部５３内をポリシリコン３７で埋める。
【００９７】
次に、エッチング工程により、溝残部５３内のポリシリコン３７を残しながら、ポリシリコン３７のゲート絶縁膜３６の表面上に露出する部分を、一部を除いてエッチング除去すると、図１４に示すように、溝残部５３内にゲート電極プラグ３８が形成される。ポリシリコン３７のゲート絶縁膜３６上に残った部分は図示されていないが、各ゲート溝１６ａ内のゲート電極プラグ３８に接続されており、後述するゲート電極パッドと接続される接続部分である。
【００９８】
図３０は、図１４のＵ−Ｕ線切断面図である。図３０では、ゲート絶縁膜３６は省略してある。図１４は、図３０のＧ−Ｇ線断面図に相当する。
【００９９】
次に、単結晶層１２上に位置し、露出されているゲート絶縁膜３６をエッチングし、単結晶層１２上のゲート絶縁膜３６を除去すると、図１５に示すように、ベース拡散領域１５ａや整流領域１３の表面と、逆阻止領域３３ｂが露出する。この状態では、ゲート溝１６の底面には、埋込領域３３ａが配置され、ゲート溝１６の埋込領域３３ａよりも上の位置には、ゲート絶縁膜３６を介してゲート電極プラグ３８が配置されている。ゲート電極プラグ３８は、ゲート絶縁膜３６とベース領域１５ａとドレイン領域１４に接している。
【０１００】
次に、図１６に示すように、熱酸化法によって、ベース領域１５ａや整流領域１３上に薄い絶縁膜３９を形成した後、その表面に、図１７に示すように、パターニングしたレジスト膜４０を配置する。
【０１０１】
このレジスト膜４０は、各ゲート溝１６ａの両側に、ゲート溝１６ａの長手方向に沿った細長い開口５４を有している。開口５４の幅はベース拡散領域１５ａの幅よりも狭く、逆阻止溝１６ｂには達していない。
【０１０２】
その状態で、レジスト膜４０の上方から第１導電型の不純物を照射すると、不純物は薄い酸化膜３９を透過し、図１８に示すように、開口５４底面の位置に第１導電型の不純物の高濃度領域１８が形成される。
【０１０３】
次に、レジスト膜４０を除去した後、熱処理し、高濃度領域１８中の第１導電型の不純物を拡散させると、図１９に示すように、ゲート溝１６ａの長手方向両側の位置に、ゲート絶縁膜と接触してソース拡散領域１９が形成される。ソース拡散領域１９はベース拡散領域１５ａよりも浅くなっており、ゲート絶縁膜３６は、上端部でソース拡散領域１９と接触し、その下方位置でベース拡散領域１５ａとドレイン領域１４に接触している。ゲート電極プラグ３８は、ソース拡散領域１９とベース拡散拡散領域１５ａとドレイン領域１４とに、ゲート絶縁膜３６を介して接している。
【０１０４】
図１９の符号４１は、ソース拡散領域１９を形成する際に形成される酸化膜である。
【０１０５】
次に、その酸化膜４１をパターニングし、図２０に示すように、ゲート電極プラグ３８の上部に酸化膜４１を残し、ソース拡散領域１９と、ベース拡散領域１５ａと、整流領域１３と、逆阻止領域３３ｂの表面の全部又は一部を露出させた後、スパッタ法や蒸着法等により、その表面に金属薄膜４２を形成する。
【０１０６】
この金属薄膜４２は、ソース拡散領域１９と、ベース拡散領域１５ａと、整流領域１３と、逆阻止領域３３ｂの表面に接触しており、整流領域１３とはショットキー接合を形成し、他の領域１９、１５ａ、３３ｂとはオーミック接合を形成する金属であり、ソース拡散領域１９と、ベース拡散領域１５ａと、逆阻止領域３３ｂとは、この金属薄膜４２によって短絡されている。また、金属薄膜４２は、図示されていないゲート電極プラグ３８の接続部分に接続されている。
【０１０７】
整流領域１３と金属薄膜４２とが形成するショットキー接合は、金属薄膜４２と基板１１との間に電圧が印加され、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合が順バイアスされるときに順バイアスされ、逆バイアスされるときに逆バイアスされる極性になっている。
【０１０８】
従って、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合と、金属薄膜４２と整流領域１３との間のショットキー接合は、並列接続されている。
【０１０９】
次に、金属薄膜４２を二分割し、ゲート電極プラグ３８の接続部分に接続された金属薄膜４２の一部領域を、ベース拡散領域１５ａやソース拡散領域１９に接続された領域から分離し、ゲート電極パッドとする。また、後者をソース電極膜とする。
【０１１０】
次に、図２２（ａ）、（ｂ）に示すように、半導体基板１１の裏面に半導体基板１１とオーミック接合を形成するドレイン電極膜４３を形成すると、本発明の半導体装置１が得られる。
【０１１１】
同図（ａ）、（ｂ）の符号４４はゲート電極パッドから分離された金属薄膜４２のうち、ソース拡散領域１９やベース拡散領域１５ａと接続されたソース電極膜を示しており、符号４５は、整流領域１３と接触し、ショットキー接合を形成するショットキー電極膜を示している。なお、上述したように、この図２２（ａ）のＶ−Ｖ線、及び同図（ｂ）のＷ−Ｗ線の横断面図に相当する図面は、図３１（ａ）に示されている。
【０１１２】
次に、上記ソース電極膜４４やショットキー電極膜４５上に保護膜を形成し、ソース電極膜４４の一部領域をソース電極パッドとし、ソース電極パッドとゲート電極パッドを露出させた後、同一半導体基板１１上に形成された複数の半導体装置１を分割し、各半導体装置１のドレイン電極膜４３をリードフレームに接触させて、それぞれリードフレームに搭載した後、ソース電極パッドとゲート電極パッドをワイヤーボンディングによってリードに接続し、半導体装置１を樹脂封止した後、リードを切断して個別に分離すると、樹脂封止された半導体装置１が得られる。
【０１１３】
なお、金属膜４４は、図２３（ａ）の半導体装置２のように、先ず、整流領域１３とショットキー接合を形成し、他の領域１９、１５ａ、３３ｂとはオーミック接合を形成するショットキー電極膜４５を成膜した後、その表面に、低抵抗のソース電極膜４４を形成してもよい。
【０１１４】
また、図２３（ｂ）の半導体装置３のように、最初に成膜したショットキー電極膜４５をパターニングし、ソース拡散領域１９やベース拡散領域１５ａを露出させた後、ソース電極膜４４を形成してもよい。
【０１１５】
また、上記例では、図１１において、埋込領域３３ａの上部をベース拡散領域１５ａの底面よりも低い位置までエッチングする際にゲート溝１６ａの長さ方向の全範囲の上部をエッチングしたが、ゲート溝１６ａは細長であるから、ゲート溝１６ａの長さ方向の一部をマスクし、その部分の埋込領域３３ａエッチングせずに残すことが可能である。
【０１１６】
この場合、例えば、図示はしないが、ゲート溝１６ａの両端部分だけを酸化物層３２で覆っておき、露出部分をベース領域１５ａよりも深い位置までエッチングすると、エッチングされなかった部分は、ゲート溝１６ａの下端部から上端部まで埋込領域３３ａが残る。
【０１１７】
その埋込領域３３ａはベース領域１５ａに接触しているため、その部分が接続領域となり、上部がエッチング除去された埋込領域３３ａがベース領域１５ａに接続される。上記実施例が、埋込領域３３ａが浮遊電位に置かれていたのに対し、この場合は、埋込領域３３ａはベース拡散領域１５ａと同じ電位になり、埋込領域３３ａからは、ベース領域１５ａと一緒に空乏層が広がる。
【０１１８】
上記各実施例では、逆阻止溝１６ｂは細長い直角四角形形状であり、整流領域１３を挟んでいたが、四辺が直角四角形形状の四角リング状に形成し、整流領域１３を取り囲むようにしてもよい。
【０１１９】
図３２の符号４は、その四角リング形状の逆阻止溝１６ｂ’を有する半導体装置４を示しており、この逆阻止溝１６ｂ’の内部にも、第２導電型の半導体材料が充填され、整流領域１３を取り囲む逆阻止領域３３ｂ’が形成されている。ショットキー電極膜４５は、逆阻止領域３３ｂ’で囲まれた整流領域１３と接触し、ショットキー接合を形成しているが、逆阻止領域３３ｂ’の外側に位置する単結晶層１２の表面とは接触していない。
【０１２０】
なお、この半導体装置４のＨ’−Ｈ’線、Ｊ’−Ｊ’線の切断面図は、図３１（ａ）のＨ−Ｈ線、Ｊ−Ｊ線の切断面図と同じ、図２２（ａ）、（ｂ）である。
【０１２１】
上記のように、本発明の半導体装置には、整流領域が、互いに分離された逆阻止溝１６ｂで挟まれる場合の他、リング状に成形された逆阻止溝１６ｂ’やコ字型形状に接続された逆阻止溝の二辺以上の辺で挟まれた場合も含まれる。
【０１２２】
【発明の効果】
ショットキーダイオードがあるため、逆方向の回復が速く、また、逆阻止領域により、ショットキーダイオードの耐圧が高くなっている。
【図面の簡単な説明】
【図１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１）
【図２】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（２）
【図３】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（３）
【図４】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（４）
【図５】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（５）
【図６】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（６）
【図７】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（７）
【図８】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（８）
【図９】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（９）
【図１０】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１０）
【図１１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１１）
【図１２】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１２）
【図１３】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１３）
【図１４】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１４）
【図１５】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１５）
【図１６】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１６）
【図１７】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１７）
【図１８】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１８）
【図１９】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１９）
【図２０】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（２０）
【図２１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（２１）
【図２２】（ａ）：本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（２１） （ｂ）：それに対応する活性領域周囲の断面図
【図２３】（ａ）、（ｂ）：本発明の半導体装置の他の例を説明するための活性領域の断面図
【図２４】図２の状態の平面図
【図２５】図４の状態に対応する横方向の断面図
【図２６】図５の状態の平面図
【図２７】図６の状態に対応する横方向の断面図
【図２８】図９の状態に対応する横方向の断面図
【図２９】図１１の状態に対応する横方向の断面図
【図３０】図１４の状態に対応する横方向の断面図
【図３１】（ａ）：図２２（ａ）、（ｂ）に対応する横方向の断面図 （ｂ）：逆阻止領域とショットキー電極の長さの大小を説明するための図
【図３２】本発明の第四例の半導体装置の平面図
【図３３】従来技術のＭＯＳＦＥＴの拡散構造を説明するための平面図
【図３４】（ａ）：そのＩ−Ｉ線切断面図 （ｂ）：ＩＩ−ＩＩ線切断面図
【符号の説明】
１〜４……半導体装置
１２……単結晶層
１３……整流領域
１４……ドレイン領域
１５ａ……ベース拡散領域
１６ａ……ゲート溝
１６ｂ、１６ｂ’……逆阻止溝
１６ｃ……ガード溝
１９……ソース拡散領域
３３ａ……埋込領域
３３ｂ、３３ｂ’……逆阻止領域
３３ｃ……ガード領域
３６……ゲート絶縁膜
３８……ゲート電極プラグ
４３……ドレイン電極膜
４４……ソース電極膜
４５……ショットキー電極膜
【発明の属する技術分野】
本発明は半導体装置にかかり、特に、活性領域を溝内に配置された半導体単結晶で囲んだ半導体装置に関する。
【０００２】
【従来の技術】
図３３は従来技術のＭＯＳＦＥＴ１０１の拡散構造を説明するための平面図であり、図３４（ａ）、（ｂ）は、そのＩ−Ｉ線とＩＩ−ＩＩ線の切断面図である。
【０００３】
このＭＯＳＦＥＴ１０１は、ｎ型のエピタキシャル層から成り、ｎ＋型のシリコン単結晶から成る基板１１１と、該基板１１１上にエピタキシャル成長によって形成された単結晶層１１２とを有している。
【０００４】
基板１１１の単結晶層１１２とは反対側の面には、金属薄膜から成るドレイン電極膜１７１が配置されている。
【０００５】
単結晶層１１２の略中央位置には、不純物拡散によって形成されたｐ型のベース拡散領域１３３が配置されている。
【０００６】
そのベース拡散領域１３３を分断するように、細長の活性溝１２２ａが複数本互いに平行に配置されている。ベース拡散領域１３３内の位置であって各活性溝１２２ａの片側又は両側に隣接する部分には、不純物拡散によってｎ型のソース拡散領域１３９が形成されている。
【０００７】
隣接する二本の活性溝１２２ａの間では、二個のソース拡散領域１３９が互いに所定間隔で対向する位置に配置されており、その二個のソース拡散領域１３９の間の部分には、不純物拡散によってｐ＋型のオーミック領域１３８が形成されている。
【０００８】
活性溝１２２ａ及びベース拡散領域１３３の周囲には、幅が細く、四角リング形状のガード溝１２２ｂが複数本同心状に配置されており、従って、活性溝１２２ａ及びベース拡散領域１３３は、各ガード溝１２２ｂによって同心状に取り囲まれた状態になっている。
【０００９】
各活性溝１２２ａの内周側面及び底面には、ゲート絶縁膜１５１が形成されている。このゲート絶縁膜１５１で囲まれた領域内は、ポリシリコン材料から成るゲート電極プラグ１５８が充填されている。
【００１０】
他方、ガード溝１２２ｂの内周側面及び底面には、ゲート絶縁膜１５１は形成されておらず、各ガード溝１２２ｂの内部は、エピタキシャル法によって成長されたｐ型のシリコン単結晶から成るガード溝内充填物１２３によって充填されている。
【００１１】
ゲート電極プラグ１５８やガード溝内充填物１２３の上には、酸化膜１５７が配置されている。この酸化膜１５７は、パターニングにより、ソース拡散領域１３９とオーミック領域１３８の上の部分に開口が形成されており、ソース拡散領域１３９の一部表面とオーミック領域１３８の一部表面は、その開口底面に露出されている。
【００１２】
それら露出した領域の表面と酸化膜１５７の表面には、金属薄膜から成るソース電極１６１が形成されている。
【００１３】
ベース拡散領域１３３は、ソース拡散領域１３９よりも下方位置でゲート絶縁膜１５１に接触しており、その接触した部分を反転領域とすると、ｎチャネル型ＭＯＳトランジスタの場合、ソース電極１６１を接地電位に接続し、ドレイン電極膜１７１に正電圧を印加し、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合を逆バイアスさせた状態で、ゲート電極プラグ１５８にしきい値電圧以上の正電圧を印加すると、ベース拡散領域１３３の反転領域の部分がｎ型に反転し、その反転層によってソース拡散領域１３９と単結晶層１１２とが接続され、電流が流れる。
【００１４】
逆に、ドレイン電極膜１７１が接地電位に接続され、ソース電極１６１に正電圧が印加されると、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合が順バイアスされ、そのｐｎ接合を通って電流が流れてしまう。
【００１５】
その状態から、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合が逆バイアスされても、ｐｎ接合に、逆方向回復時間の間電流が流れ続けＭＯＳＦＥＴ１０１が制御不能になる。
【００１６】
これを防止するために、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合と並列にショットキーダイオードを外付けしていたが、コスト高になるため、解決が望まれている。
【００１７】
【発明が解決しようとする課題】
本発明は上記半導体装置の不都合を解決するために創作されたものであり、その目的は、逆方向回復時間の短いトランジスタを提供することにある。
【００１８】
【課題を解決するための手段】
請求項１記載の発明は、第１導電型の単結晶層を有する半導体装置であって、前記単結晶層の内部の表面側に形成された第２導電型のベース拡散領域と、前記単結晶層のベース拡散領域の底面よりも深い部分であるドレイン領域と、前記ベース拡散領域の内部の表面側に形成され、前記ベース拡散領域によって前記ドレイン領域とは絶縁された第１導電型のソース拡散領域と、前記単結晶層に、前記ベース拡散領域の深さよりも深く形成された溝であって、前記ソース拡散領域と、前記ソース拡散領域と前記ドレイン領域との間に位置するベース領域と、前記ドレイン領域に接触する位置に配置されたゲート溝と、前記ゲート溝内部の側面に位置し、上部が前記ソース拡散領域と接触し、下部が前記ドレイン領域と接触し、中間部が前記ベース領域と接触して配置されたゲート絶縁膜と、前記ゲート溝の内部に位置し、前記ソース領域から前記ドレイン領域の範囲に亘って、前記ゲート絶縁膜と接触して配置されたゲート電極プラグとを有し、前記ゲート電極プラグに電圧を印加し、前記ベース拡散領域の前記ゲート絶縁膜と接触する部分に反転層を形成すると、前記ソース拡散領域と前記ドレイン領域とが前記反転層で接続されるように構成されたトランジスタと、前記単結晶層の表面を含む第１導電型の領域の一部を整流領域としたときに、前記整流領域の表面には前記整流領域とショットキー接合を形成するショットキー電極膜が配置され、前記単結晶層には逆阻止溝が形成され、前記整流領域は、逆阻止溝と逆阻止溝とで挟まれ、前記各逆阻止溝の内部には、第２導電型の半導体材料から成り、前記整流領域とｐｎ接合を形成する逆阻止領域が配置され、前記逆阻止領域は前記ショットキー電極膜に接続されたショットキーダイオードとを有する半導体装置である。
請求項２記載の発明は、前記単位トランジスタと前記単位ショットキーダイオードを複数有する請求項１記載の半導体装置である。
請求項３記載の発明は、前記逆阻止溝のうちのいずれか一方又は両方の溝内の前記逆阻止用領域は、前記ベース拡散領域に接続された請求項１又は２のいずれか１項記載の半導体装置である。
請求項４記載の発明は、前記ソース拡散領域と前記ベース領域に接続されたソース電極と、前記ソース電極に接続されたソース電極膜とを有し、前記ソース電極膜と前記ショットキー電極膜とは互いに接続された請求項１又は請求項３のいずれか１項記載の半導体装置である。
請求項５記載の発明は、前記ゲート溝内部の底面と前記ゲート電極プラグとの間の位置には、第２導電型の半導体材料から成る埋込領域が前記ゲート電極プラグとは絶縁された状態で配置された請求項１乃至請求項４のいずれか１項記載の半導体装置である。
請求項６記載の発明は、前記ゲート溝と前記逆阻止溝の深さは同一にされ、前記埋込領域と前記逆阻止領域の底部は前記ゲート溝と前記逆阻止溝の底面にそれぞれ接触した請求項５記載の半導体装置である。
請求項７記載の発明は、前記ゲート溝に接触されたベース拡散領域に接触した逆阻止用領域が内部に配置された前記逆阻止溝を有する請求項１乃至請求項６のいずれか１項記載の半導体装置である。
請求項８記載の発明は、前記単結晶層には、同心状に配置されたリング状のガード溝が複数本形成され、前記各ガード溝内部には、第２導電型の前記半導体材料から成り、前記単結晶層とｐｎ接合を形成するガード領域が配置され、前記ゲート溝と前記逆阻止溝とは、最内周の前記ガード溝によって取り囲まれた請求項１乃至請求項７のいずれか１項記載の半導体装置である。
【００１９】
本発明は上記のように構成されており、ショットキー接合が、互いに平行な逆阻止溝で挟まれており、逆阻止溝内部に配置された逆阻止領域から、ショットキー接合の下方に向けて空乏層が伸びるようになっている。
【００２０】
ショットキー接合の逆阻止溝に沿った方向の長さは逆阻止溝よりも短くなっており、ショットキー接合の両側に、逆阻止溝内部の逆阻止領域がはみ出て位置するようになっている。逆阻止領域と整流領域との間ではｐｎ接合が形成されており、相対して位置する逆阻止溝から空乏層が広がり、ショットキー接合の下方で空乏層同士が接触した場合、ショットキー接合が空乏層で覆われ、等価的に、逆バイアス状態のｐｎ接合と逆バイアス状態のショットキー接合が直列接続された状態になる。
【００２１】
その直列接続回路の耐圧は逆阻止領域と整流領域の間のｐｎ接合の耐圧で決まるので、ショットキー接合の耐電圧よりも大きくなる。
【００２２】
逆阻止溝は、ゲート溝やガード溝と一緒に形成されており、各溝の深さは等しくなっている。ゲート溝の底部には、ドレイン領域とｐｎ接合を形成する埋込領域が配置されている。
【００２３】
埋込領域に隣接する他の埋込領域があった場合、その間の距離ａは互いに等しくなっている。
【００２４】
また、埋込領域に隣接する逆阻止領域があった場合、埋込領域と逆阻止領域の間の距離ｂは互いに等しくなっており、且つ、距離ａと距離ｂも互いに等しくなっている。
【００２５】
従って、相対向して位置する逆阻止領域同士の空乏層が接触するような逆電圧が印加されたときには、埋込領域から広がった空乏層は、他の埋込領域から広がった空乏層や逆阻止領域から広がった空乏層と接触するので、トランジスタの耐圧も高くなっている。
【００２６】
【発明の実施の形態】
以下で図面を参照し、本発明の実施例について説明する。
本実施例及び後述する各実施例では、第１導電型がｎ型であれば第２導電型はｐ型であり、第１導電型がｐ型であれば第２導電型はｎ型である。本発明にはその両方の場合が含まれる。
【００２７】
図２２（ａ）は、本発明の一例の半導体装置１の活性領域の拡散構造を示す縦断面図であり、図２２（ｂ）は、活性領域と、その活性領域を取り囲む耐圧領域の拡散構造を示す縦断面図である。
【００２８】
図３１（ａ）は、図２２（ａ）のＶ−Ｖ線の横断面図と図２２（ｂ）のＷ−Ｗ線の横切断面図に相当する図面であり、逆に、図２２（ａ）、（ｂ）は、それぞれ図３１（ａ）のＨ−Ｈ線、Ｊ−Ｊ線の縦切断面図に相当する図面である。
【００２９】
図２２（ａ）、（ｂ）の符号１１は、シリコン単結晶等の半導体材料から成る第１導電型の半導体基板を示している。
【００３０】
半導体基板１１上には、半導体基板１１と同じか、又は異なる半導体材料がエピタキシャル成長物によって成長され、第１導電型の単結晶層１２が形成されている。
【００３１】
単結晶層１２内部の表面近傍位置には、図３０に示すように、複数個のベース拡散領域１５ａが配置されている。各ベース拡散領域１５ａは、第２導電型であり、単結晶層１２とｐｎ接合を形成している。符号１４は、ベース領域１５ａの下方に位置する単結晶層１２から成るドレイン領域である。
【００３２】
単結晶層１２はエッチングによって細長い直角四角形形状のゲート溝１６ａと逆阻止溝１６ｂと、四角リング状のガード溝１６ｃが形成されている。
【００３３】
それらの溝のうち、ゲート溝１６ａはベース拡散領域１５ａの中央に１本又は二本以上配置されている。ここでは１本であるが、二本以上は位置される場合、互いに平行に配置される。逆阻止溝１６ｂは、ゲート溝１６ａの両側に、ゲート溝１６ａに対して平行に配置されている。
【００３４】
ガード溝１６ｃはベース拡散領域１５ａの周囲に、ベース拡散領域１５ａを取り囲んで配置されている。
【００３５】
各溝１６ａ〜１６ｃは、同一工程で形成されており、同じ深さ及び同じ幅にされている。また、各溝１６ａ〜１６ｃの深さはベース拡散領域１５ａよりも深く、且つ、半導体基板１１には達しない程度の深さである。
【００３６】
各溝１６ａ〜１６ｃのうち、逆阻止溝１６ｂとガード溝１６ｃの内部には、エピタキシャル成長によって形成された第２導電型の半導体材料が底面から上端部まで配置されており、その半導体材料によって、逆阻止領域３３ｂとガード領域３３ｃとがそれぞれ形成されている。
【００３７】
他方、ゲート溝１６ａの内部では、下部にだけその半導体材料が配置されており、その半導体材料によって、埋込領域３３ａが構成されている。
【００３８】
ここでは半導体材料はシリコン単結晶であるが、他の半導体の単結晶であってもよく、ポリシリコンのような多結晶であってもよい。
【００３９】
符号１３は、逆阻止領域３３ｂで挟まれた単結晶層１２の領域から成る整流領域である。
【００４０】
ゲート溝１６ａ内部の上部の半導体材料が存しない部分は、ゲート溝１６ａの底面及び側面にはゲート絶縁膜３６が配置されている。ゲート絶縁膜３６は、単結晶層１２を熱酸化処理して形成する酸化物や、他の方法によって形成する窒化物膜等を用いることができる。
【００４１】
ゲート溝１６ａ内部のゲート絶縁膜３６で囲まれた領域には、ゲート電極プラグ３８が配置されている。
【００４２】
ベース拡散領域１５ａの内部の表面近傍位置であって、ゲート絶縁膜３６と接触する位置には、第１導電型のソース拡散領域１９が配置されている。
【００４３】
ベース拡散領域１５ａとソース拡散領域１９の表面は露出され、その表面にソース電極膜４４が配置されている。
【００４４】
半導体基板１１の裏面には、ドレイン電極膜４３が配置されており、第１導電型がｎ型であるｎチャネルＭＯＳＦＥＴの場合、ソース電極膜４４を接地させ、ドレイン電極膜４３に正電圧を印加した状態で、ゲート電極プラグ３８にしきい値電圧以上の正電圧を印加すると、ベース拡散領域１５ａのゲート絶縁膜３６と接した部分が第１導電型に反転する。その反転によって第１導電型の反転層が形成され、反転層で、ソース拡散領域１９とドレイン領域１４とが接続され、反転層を通ってドレイン領域１４からソース拡散領域１９に電流が流れる。
【００４５】
このとき、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合は逆バイアスされており、ｐｎ接合には電流は流れない。
【００４６】
整流領域１３は、二本の逆阻止領域３３ｂによって挟まれており、且つ、整流領域１３の表面は露出され、ショットキー電極膜４５と接触している。ここでは、ショットキー電極膜４５はソース電極膜４４と一緒に形成され、ソース電極膜４４に接続されている。
【００４７】
ショットキー電極膜４５は、整流領域１３とショットキー接合を形成する材料が選択されており、そのショットキー接合の極性は、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合が逆バイアスされる場合には、ショットキー接合も逆バイアスされ、ｐｎ接合が順バイアスされる場合には、ショットキー接合も順バイアスされるようになっている。
【００４８】
逆阻止領域３３ｂはソース電極膜４４と接触し、その結果、逆阻止領域３３ｂには、ベース拡散領域１５ａやソース拡散領域１９に印加される電圧が印加される。
【００４９】
逆阻止領域３３ｂは第２導電型であり、整流領域１３を含む単結晶層１２とｐｎ接合を形成している。ベース拡散領域１５ａと単結晶層１２とが逆バイアスされるときには、逆阻止領域３３ｂと整流領域１３との間のｐｎ接合も逆バイアスされる。従って、ショットキー電極膜４５と整流領域１３の間に形成されるショットキー接合が逆バイアスされるときには逆阻止領域３３ｂと単結晶層１２との間に形成されるｐｎ接合も逆バイアスされる。
【００５０】
逆バイアスにより、ショットキー接合から整流領域１３内の深さ方向に向けて空乏層が広がる場合には、逆阻止領域３３ｂから整流領域１３内に向けて横方向に空乏層が広がる。
【００５１】
整流領域１３を挟んで隣接する逆阻止領域３３ｂ間の距離は、逆阻止領域３３ｂの深さよりも小さくされており、ショットキー接合から広がった空乏層が、逆阻止領域３３ｂの底部に達するよりも小さい電圧で、逆阻止領域３３ｂから広がった空乏層同士が互いに接触する。その結果、整流領域３３ｂの内部はｐｎ接合から広がった空乏層で満たされる。
【００５２】
逆阻止領域３３ｂの長さ方向に沿ったショットキー電極膜４５の長さは、細長の逆阻止領域３３ｂの長さよりも小さくされている。図３１（ｂ）は、その様子を示す平面図であり、逆阻止領域３３ｂの長さＹ１の方が、ショットキー電極４５の長さＹ２よりも長くなっている。
【００５３】
従って、逆阻止領域３３ｂの両端部分は、ショットキー電極４５よりもはみ出しており、逆阻止領域３３ｂの端部と、それに相対する逆阻止領域３３ｂの端部との間の位置では、ショットキー電極４５が配置されておらず、ショットキー接合は形成されていない。
【００５４】
従って、対向する逆阻止領域３３ｂから広がった空乏層が互いに接触したときには、ショットキー接合は、ｐｎ接合から広がった空乏層で覆われる。この状態では、等価回路上、逆バイアスされたショットキー接合と逆バイアスされたｐｎ接合とは直列に接続された状態になる。
【００５５】
一般に、ショットキー接合の逆方向の耐電圧は、ｐｎ接合の逆方向耐電圧に比べて小さいが、単結晶領域１２とショットキー電極膜４５の間の逆方向耐電圧は、ｐｎ接合の耐電圧の大きさ以上になる。
【００５６】
埋込領域３３ａは、ソース拡散領域１９やドレイン領域１４とは電気的に接続されておらず、浮遊電位に置かれている。逆バイアス状態のときベース拡散領域１５ａや逆阻止領域３３ｂから単結晶層１２の深さ方向に広がった空乏層が埋込領域３３ａに達すると、埋込領域３３ａの電位が安定し、埋込領域３３ａからも単結晶層１２内に向けて空乏層が広がるようになる。
【００５７】
活性領域内で、各溝１６ａ〜１６ｃの底部とベース拡散領域１５ａの底部間の部分では、その部分の第１導電型の領域（整流領域１３を含む単結晶層１２）が全部空乏化したときに、同じ部分の第２導電型の領域（埋込領域３３ａと逆阻止領域３３ｂの底部）も全部空乏化するように、第１、第２の導電型の不純物総量が設定されている。各溝１６ａ〜１６ｃ間に広がった空乏層は、更に各溝１６ａ〜１６ｃの底部から半導体基板１１に向けて均等に広がる。
【００５８】
ガード領域３３ｃは、ソース拡散領域１９やドレイン領域１４とは電気的に接続されておらず、浮遊電位におかれている。ベース拡散領域１５ａや逆阻止領域３３ｂから単結晶層１２の横方向に向けて広がった空乏層が、ガード領域３３ｃに達すると、ガード領域３３ｃの電位が安定し、ガード領域３３ｃからも更に横方向外側に向けて空乏層が広がる。
【００５９】
結局、埋込領域３３ａ及び逆阻止領域３３ｂやガード領域３３ｃが設けられているため、空乏層が大きく広がり、耐圧が高くなっている。
【００６０】
上記のように、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合は、通常では逆バイアス状態に置かれているが、ドレイン電極膜４３とソース電極膜４４の電位が逆転し、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合が順バイアスされる場合は、ショットキー接合も順バイアスされる。
【００６１】
ｐｎ接合とショットキー接合は並列接続されており、ｐｎ接合の順方向導通電圧よりもショットキー接合の順方向導通電圧の方が低いため、ショットキー接合に電流が流れ、ｐｎ接合は、導通したショットキー接合の順方向導通電圧によってクランプされ、電流は流れない。
【００６２】
その状態からソース電極膜４４とドレイン電極膜４３の電圧の極性が反転し、ショットキー接合が逆バイアス状態から順バイアス状態になると、ショットキー接合の逆方向回復時間の経過後、電流は停止する。
【００６３】
ショットキー接合の逆方向回復時間はｐｎ接合の逆方向回復時間に比べて非常に短時間なので、電流が停止するまでの時間は短い。
【００６４】
なお、ｐｎ接合には順方向電流が流れていないため、ｐｎ接合の逆方向回復時間は、電流が停止する時間に影響を与えない。
【００６５】
次に、本発明の半導体装置の製造工程を説明する。特に断らない限り、絶縁膜や金属膜のパターニングはフォトレジスト工程とエッチング工程によって行うが、その説明は省略する。また、下記の各工程によって裏面に薄膜が形成される場合があるが、特に断らない限り、その説明は省略する。
【００６６】
図１は、第１導電型の半導体基板１１上に、第１導電型の単結晶層１２がエピタキシャル成長によって形成され、更に、単結晶層１２表面に、絶縁膜３１が形成された状態の断面図を示している。ここでは、半導体基板１１と単結晶層１２はｎ型のシリコン単結晶であるが、他の半導体の単結晶であってもよい。また、この絶縁膜３１及び後述する絶縁膜は、この例ではシリコン酸化膜であるが、シリコン窒化膜等の他の絶縁膜であってもよい。
【００６７】
次に、絶縁膜３１をパターニングする。図２４はその状態の平面図であり、そのパターニングにより、絶縁膜３１には、四角リング状であって、同心状に複数本配置されたリング状開口６１と、最内周のリング状開口６１で囲まれた複数の長方形のベース開口５１が形成される。
【００６８】
この図２４及び後述する各平面図中の符号１０は、一枚の半導体基板１１上に形成される複数個の半導体装置１の境界を示している。一の半導体装置１の境界１０と、同じ半導体基板１１上の他の半導体装置１の境界１０間は、互いに一定距離だけ離間しており、境界１０と境界１０との間の位置が切断されることで、複数の半導体装置１同士が分離されるようになっている。最外周のリング状開口６１の外周は、境界１０から一定距離だけ離れている。
【００６９】
各ベース開口５１は互いに平行に配置されている。また、各ベース開口５１の四辺のうちの一辺は、リング状開口６１の二辺に対して平行になっている。図２は、図２４のＡ−Ａ線切断面図である。
【００７０】
ベース開口５１とリング状開口６１の底面には、単結晶層１２が露出されており、絶縁膜３１の上方から、ホウ素等の第２導電型の不純物を打ち込むと、ベース開口５１の底面下に位置する単結晶層１２の内部表面近傍部分に第２導電型の高濃度不純物領域が形成される。
【００７１】
図３の符号２１は、ベース開口５１底面下に形成された高濃度不純物領域を示している。
【００７２】
次に、熱処理を行い、高濃度不純物領域を拡散させると、ベース開口５１とリング状開口６１の下方位置に、ベース開口５１の形状とリング状開口６１の形状に近似した第２導電型のベース拡散領域と補助拡散領域とがそれぞれ形成される。
【００７３】
図２５の符号１５ａはベース拡散領域を示しており、符号１５ｃは、補助拡散領域を示している。図４は、図２５のＢ−Ｂ線縦断面図に相当し、逆に、図２５は、図４のＱ−Ｑ線横断面図に相当する。
【００７４】
図４の符号３２は、第２導電型の高濃度領域を拡散させた後に観察される酸化物層を示しており、ベース拡散領域１５ａや補助拡散領域１５ｃを含む単結晶層１２の表面は、酸化物膜３２によって覆われている。
【００７５】
その状態から酸化物膜３２をパターニングし、図２６に示すように、ベース拡散領域１５ａ上に位置し、平面形状が細長で長方形形状のゲート溝用窓開部５２ａと、逆阻止溝用窓開部５２ｂとを形成し、補助拡散領域１５ｃの幅方向中央に位置し、平面形状が四角リング状であって、ゲート溝用窓開部５２ａ及び逆阻止溝用窓開部５２ｂを取り囲む位置に、ガード溝用窓開部５２ｃを形成する。
【００７６】
ゲート溝用及び逆阻止溝用窓開部５２ａ、５２ｂは各ベース拡散領域１５ａの長辺に対して平行であり、ゲート溝用窓開部５２ａは、各ベース拡散領域１５ａの幅方向略中央位置に１乃至２本以上ずつ（本例では１本）配置され、逆阻止溝用窓開部５２ｂは、各ベース拡散領域１５ａの相対する長辺上の位置、又は長辺近傍であってベース拡散領域１５ａ内の位置に配置されている。
【００７７】
従って、ゲート溝用窓開部５２ａと逆阻止溝用窓開部５２ｂは互いに平行であり、且つ、１乃至２本以上のゲート溝用窓開部５２ａは、２本の逆阻止溝用窓開部５２ｂの間に位置している。
【００７８】
また、ガード溝用窓開部５２ｃは直角四角形であり、ゲート溝用窓開部５２ａと逆阻止溝用窓開部５２ｂは、ガード溝用窓開部５２ｃの平行な二辺に対して平行になっている。
【００７９】
図５は、図２６のＣ−Ｃ線切断面図である。各溝用窓開部５２ａ〜５２ｃの底面には、ベース拡散領域１５ａの表面、又はベース拡散領域１５ａの表面と単結晶層１２の表面とが露出されており、酸化物膜３２をマスクとして単結晶層１２のエッチングを行うと、図６、図２７に示すように、ゲート溝用、逆阻止溝用、及びガード溝用窓開部５２ａ〜５２ｃの底面下に、それぞれゲート溝１６ａ、逆阻止溝１６ｂ、及びガード溝１６ｃがそれぞれ形成される。
【００８０】
図６は、図２７のＤ−Ｄ線切断面図に相当する図面であり、図２７は、図６のＲ−Ｒ線切断面図に相当する図面である。
【００８１】
各溝１６ａ〜１６ｃの断面形状は長方形であり、深さはベース拡散領域１５ａやガード拡散領域１５ｃよりも深いため、各溝１６ａ〜１６ｃの底面は、ベース拡散領域１５ａの底面やガード拡散領域１５ｃの底面と、半導体基板１１の間に位置している。
【００８２】
ガード溝１６ｃの幅は、ガード拡散領域１５ｃの幅よりも狭く、ガード溝１６ｃは、ガード拡散領域１５ｃの幅方向中央に位置しているため、各ガード拡散領域１５ｃは、中央部分が掘削され、外周部分と内周部分に二分される。
【００８３】
なお、各溝１６ａ〜１６ｃは同一工程で形成されるため、同一深さになっている。また各溝１６ａ〜１６ｃの幅と、各溝１６ａ〜１６ｃ間の間隔は等しくされている。
【００８４】
次に、エピタキシャル成長法によって、各溝１６ａ〜１６ｃの内部側面及び底面に露出する単結晶層１２（ベース拡散領域１５ａやガード拡散領域１５ｃを含む。以下同じ。）の表面に第２導電型の半導体単結晶を成長させると、各溝１６ａ〜１６ｃの内部は、その半導体単結晶によって充填される。ここでは、半導体単結晶としてシリコン単結晶が用いられている。
【００８５】
図７はその状態を示す図であり、符号３４は、その各溝１６ａ〜１６ｃ内に充填された充填物を示している。
【００８６】
本発明の半導体装置では、各溝１６ａ〜１６ｃの開口の平面形状が直角四角形になっており、底面と側面から均一に半導体単結晶が成長し、内部が隙間なく充填される。
【００８７】
各溝１６ａ〜１６ｃ内の充填物３４は、各溝１６ａ〜１６ｃの底面と側面に露出する単結晶層１２に密着している。
【００８８】
ここでは充填物３４は、絶縁物膜３２の表面よりも高い位置まで盛り上がっており、エッチングにより、図８に示すように、単結晶層１２よりも上の部分を除去し、次いで、図９に示すように、絶縁物膜３２を除去すると、各溝１６ａ〜１６ｃの間に位置する単結晶層１２の表面が露出する。図９のＳ−Ｓ線切断面図を図２８に示す。図９は、この図２８のＥ−Ｅ線切断面図に相当する。
【００８９】
図９及び図２８の符号３３ａ〜３３ｃは、ゲート溝１６ａ、逆阻止溝１６ｂ、ガード溝１６ｃ内に位置する充填物３４から成る、埋込領域と、逆阻止領域と、ガード領域をそれぞれ示している。
【００９０】
この状態では、埋込領域３３ａと逆阻止領域３３ｂとは、ゲート拡散領域１５ａと接触しており、ガード領域３３ｃは、ガード領域１５ｃに接触している。
【００９１】
符号１３は、ベース拡散領域１５ａやガード領域１５ｃが形成されていない単結晶層１２の部分であり、一の逆阻止領域３３ｂと他の逆阻止領域３３ｂで挟まれた整流領域を示している。
【００９２】
また、符号１４は、ベース拡散領域１５ａ底面の単結晶層１２の部分であり、埋込領域３３ｂとｐｎ接合を形成し、空乏層が広がるドレイン領域を示している。
【００９３】
次に、図１０に示すように、酸化物膜３５を成長層１２表面に形成し、パターニングして埋込領域３３ａの表面だけを露出させ、酸化物膜３５をマスクとして単結晶層１２のエッチングを行い、埋込層３３ａの上部を除去すると、図１１と、そのＴ−Ｔ線切断面図の図２９に示すように、ゲート溝１６ａの底部に埋込領域３３ａが残り、その上部に溝残部５３が形成される。逆阻止領域３３ｂやガード領域３３ｃはエッチングされず、変化はない。
【００９４】
埋込領域３３ａの上部はベース拡散領域１５ａの底面よりも低い位置までエッチングされており、埋込領域３３ａはベース拡散領域１５ａとは接触していない。従って、溝残部５３の側面の上部には、上部にベース拡散領域１５ａが露出し、その下部にはドレイン領域１４が露出している。溝残部５３の底面には、埋込領域３３ｂの上部が露出している。
【００９５】
次に、図１２に示すように、熱酸化により、溝残部５３の側面と底面を含む単結晶層１２の表面にゲート絶縁膜３６を形成する。ゲート絶縁膜３６は、溝残部５３が閉塞されない膜厚にする。この状態では、溝残部５３は、開口部分を除き、ゲート絶縁膜３６によって囲まれている。
【００９６】
次に、図１３に示すように、ゲート絶縁膜３６上に導電性を有するポリシリコン３７を堆積させ、溝残部５３内をポリシリコン３７で埋める。
【００９７】
次に、エッチング工程により、溝残部５３内のポリシリコン３７を残しながら、ポリシリコン３７のゲート絶縁膜３６の表面上に露出する部分を、一部を除いてエッチング除去すると、図１４に示すように、溝残部５３内にゲート電極プラグ３８が形成される。ポリシリコン３７のゲート絶縁膜３６上に残った部分は図示されていないが、各ゲート溝１６ａ内のゲート電極プラグ３８に接続されており、後述するゲート電極パッドと接続される接続部分である。
【００９８】
図３０は、図１４のＵ−Ｕ線切断面図である。図３０では、ゲート絶縁膜３６は省略してある。図１４は、図３０のＧ−Ｇ線断面図に相当する。
【００９９】
次に、単結晶層１２上に位置し、露出されているゲート絶縁膜３６をエッチングし、単結晶層１２上のゲート絶縁膜３６を除去すると、図１５に示すように、ベース拡散領域１５ａや整流領域１３の表面と、逆阻止領域３３ｂが露出する。この状態では、ゲート溝１６の底面には、埋込領域３３ａが配置され、ゲート溝１６の埋込領域３３ａよりも上の位置には、ゲート絶縁膜３６を介してゲート電極プラグ３８が配置されている。ゲート電極プラグ３８は、ゲート絶縁膜３６とベース領域１５ａとドレイン領域１４に接している。
【０１００】
次に、図１６に示すように、熱酸化法によって、ベース領域１５ａや整流領域１３上に薄い絶縁膜３９を形成した後、その表面に、図１７に示すように、パターニングしたレジスト膜４０を配置する。
【０１０１】
このレジスト膜４０は、各ゲート溝１６ａの両側に、ゲート溝１６ａの長手方向に沿った細長い開口５４を有している。開口５４の幅はベース拡散領域１５ａの幅よりも狭く、逆阻止溝１６ｂには達していない。
【０１０２】
その状態で、レジスト膜４０の上方から第１導電型の不純物を照射すると、不純物は薄い酸化膜３９を透過し、図１８に示すように、開口５４底面の位置に第１導電型の不純物の高濃度領域１８が形成される。
【０１０３】
次に、レジスト膜４０を除去した後、熱処理し、高濃度領域１８中の第１導電型の不純物を拡散させると、図１９に示すように、ゲート溝１６ａの長手方向両側の位置に、ゲート絶縁膜と接触してソース拡散領域１９が形成される。ソース拡散領域１９はベース拡散領域１５ａよりも浅くなっており、ゲート絶縁膜３６は、上端部でソース拡散領域１９と接触し、その下方位置でベース拡散領域１５ａとドレイン領域１４に接触している。ゲート電極プラグ３８は、ソース拡散領域１９とベース拡散拡散領域１５ａとドレイン領域１４とに、ゲート絶縁膜３６を介して接している。
【０１０４】
図１９の符号４１は、ソース拡散領域１９を形成する際に形成される酸化膜である。
【０１０５】
次に、その酸化膜４１をパターニングし、図２０に示すように、ゲート電極プラグ３８の上部に酸化膜４１を残し、ソース拡散領域１９と、ベース拡散領域１５ａと、整流領域１３と、逆阻止領域３３ｂの表面の全部又は一部を露出させた後、スパッタ法や蒸着法等により、その表面に金属薄膜４２を形成する。
【０１０６】
この金属薄膜４２は、ソース拡散領域１９と、ベース拡散領域１５ａと、整流領域１３と、逆阻止領域３３ｂの表面に接触しており、整流領域１３とはショットキー接合を形成し、他の領域１９、１５ａ、３３ｂとはオーミック接合を形成する金属であり、ソース拡散領域１９と、ベース拡散領域１５ａと、逆阻止領域３３ｂとは、この金属薄膜４２によって短絡されている。また、金属薄膜４２は、図示されていないゲート電極プラグ３８の接続部分に接続されている。
【０１０７】
整流領域１３と金属薄膜４２とが形成するショットキー接合は、金属薄膜４２と基板１１との間に電圧が印加され、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合が順バイアスされるときに順バイアスされ、逆バイアスされるときに逆バイアスされる極性になっている。
【０１０８】
従って、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合と、金属薄膜４２と整流領域１３との間のショットキー接合は、並列接続されている。
【０１０９】
次に、金属薄膜４２を二分割し、ゲート電極プラグ３８の接続部分に接続された金属薄膜４２の一部領域を、ベース拡散領域１５ａやソース拡散領域１９に接続された領域から分離し、ゲート電極パッドとする。また、後者をソース電極膜とする。
【０１１０】
次に、図２２（ａ）、（ｂ）に示すように、半導体基板１１の裏面に半導体基板１１とオーミック接合を形成するドレイン電極膜４３を形成すると、本発明の半導体装置１が得られる。
【０１１１】
同図（ａ）、（ｂ）の符号４４はゲート電極パッドから分離された金属薄膜４２のうち、ソース拡散領域１９やベース拡散領域１５ａと接続されたソース電極膜を示しており、符号４５は、整流領域１３と接触し、ショットキー接合を形成するショットキー電極膜を示している。なお、上述したように、この図２２（ａ）のＶ−Ｖ線、及び同図（ｂ）のＷ−Ｗ線の横断面図に相当する図面は、図３１（ａ）に示されている。
【０１１２】
次に、上記ソース電極膜４４やショットキー電極膜４５上に保護膜を形成し、ソース電極膜４４の一部領域をソース電極パッドとし、ソース電極パッドとゲート電極パッドを露出させた後、同一半導体基板１１上に形成された複数の半導体装置１を分割し、各半導体装置１のドレイン電極膜４３をリードフレームに接触させて、それぞれリードフレームに搭載した後、ソース電極パッドとゲート電極パッドをワイヤーボンディングによってリードに接続し、半導体装置１を樹脂封止した後、リードを切断して個別に分離すると、樹脂封止された半導体装置１が得られる。
【０１１３】
なお、金属膜４４は、図２３（ａ）の半導体装置２のように、先ず、整流領域１３とショットキー接合を形成し、他の領域１９、１５ａ、３３ｂとはオーミック接合を形成するショットキー電極膜４５を成膜した後、その表面に、低抵抗のソース電極膜４４を形成してもよい。
【０１１４】
また、図２３（ｂ）の半導体装置３のように、最初に成膜したショットキー電極膜４５をパターニングし、ソース拡散領域１９やベース拡散領域１５ａを露出させた後、ソース電極膜４４を形成してもよい。
【０１１５】
また、上記例では、図１１において、埋込領域３３ａの上部をベース拡散領域１５ａの底面よりも低い位置までエッチングする際にゲート溝１６ａの長さ方向の全範囲の上部をエッチングしたが、ゲート溝１６ａは細長であるから、ゲート溝１６ａの長さ方向の一部をマスクし、その部分の埋込領域３３ａエッチングせずに残すことが可能である。
【０１１６】
この場合、例えば、図示はしないが、ゲート溝１６ａの両端部分だけを酸化物層３２で覆っておき、露出部分をベース領域１５ａよりも深い位置までエッチングすると、エッチングされなかった部分は、ゲート溝１６ａの下端部から上端部まで埋込領域３３ａが残る。
【０１１７】
その埋込領域３３ａはベース領域１５ａに接触しているため、その部分が接続領域となり、上部がエッチング除去された埋込領域３３ａがベース領域１５ａに接続される。上記実施例が、埋込領域３３ａが浮遊電位に置かれていたのに対し、この場合は、埋込領域３３ａはベース拡散領域１５ａと同じ電位になり、埋込領域３３ａからは、ベース領域１５ａと一緒に空乏層が広がる。
【０１１８】
上記各実施例では、逆阻止溝１６ｂは細長い直角四角形形状であり、整流領域１３を挟んでいたが、四辺が直角四角形形状の四角リング状に形成し、整流領域１３を取り囲むようにしてもよい。
【０１１９】
図３２の符号４は、その四角リング形状の逆阻止溝１６ｂ’を有する半導体装置４を示しており、この逆阻止溝１６ｂ’の内部にも、第２導電型の半導体材料が充填され、整流領域１３を取り囲む逆阻止領域３３ｂ’が形成されている。ショットキー電極膜４５は、逆阻止領域３３ｂ’で囲まれた整流領域１３と接触し、ショットキー接合を形成しているが、逆阻止領域３３ｂ’の外側に位置する単結晶層１２の表面とは接触していない。
【０１２０】
なお、この半導体装置４のＨ’−Ｈ’線、Ｊ’−Ｊ’線の切断面図は、図３１（ａ）のＨ−Ｈ線、Ｊ−Ｊ線の切断面図と同じ、図２２（ａ）、（ｂ）である。
【０１２１】
上記のように、本発明の半導体装置には、整流領域が、互いに分離された逆阻止溝１６ｂで挟まれる場合の他、リング状に成形された逆阻止溝１６ｂ’やコ字型形状に接続された逆阻止溝の二辺以上の辺で挟まれた場合も含まれる。
【０１２２】
【発明の効果】
ショットキーダイオードがあるため、逆方向の回復が速く、また、逆阻止領域により、ショットキーダイオードの耐圧が高くなっている。
【図面の簡単な説明】
【図１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１）
【図２】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（２）
【図３】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（３）
【図４】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（４）
【図５】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（５）
【図６】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（６）
【図７】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（７）
【図８】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（８）
【図９】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（９）
【図１０】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１０）
【図１１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１１）
【図１２】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１２）
【図１３】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１３）
【図１４】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１４）
【図１５】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１５）
【図１６】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１６）
【図１７】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１７）
【図１８】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１８）
【図１９】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（１９）
【図２０】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（２０）
【図２１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（２１）
【図２２】（ａ）：本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図（２１） （ｂ）：それに対応する活性領域周囲の断面図
【図２３】（ａ）、（ｂ）：本発明の半導体装置の他の例を説明するための活性領域の断面図
【図２４】図２の状態の平面図
【図２５】図４の状態に対応する横方向の断面図
【図２６】図５の状態の平面図
【図２７】図６の状態に対応する横方向の断面図
【図２８】図９の状態に対応する横方向の断面図
【図２９】図１１の状態に対応する横方向の断面図
【図３０】図１４の状態に対応する横方向の断面図
【図３１】（ａ）：図２２（ａ）、（ｂ）に対応する横方向の断面図 （ｂ）：逆阻止領域とショットキー電極の長さの大小を説明するための図
【図３２】本発明の第四例の半導体装置の平面図
【図３３】従来技術のＭＯＳＦＥＴの拡散構造を説明するための平面図
【図３４】（ａ）：そのＩ−Ｉ線切断面図 （ｂ）：ＩＩ−ＩＩ線切断面図
【符号の説明】
１〜４……半導体装置
１２……単結晶層
１３……整流領域
１４……ドレイン領域
１５ａ……ベース拡散領域
１６ａ……ゲート溝
１６ｂ、１６ｂ’……逆阻止溝
１６ｃ……ガード溝
１９……ソース拡散領域
３３ａ……埋込領域
３３ｂ、３３ｂ’……逆阻止領域
３３ｃ……ガード領域
３６……ゲート絶縁膜
３８……ゲート電極プラグ
４３……ドレイン電極膜
４４……ソース電極膜
４５……ショットキー電極膜
Claims (8)
- 第１導電型の単結晶層を有する半導体装置であって、
前記単結晶層の内部の表面側に形成された第２導電型のベース拡散領域と、
前記単結晶層のベース拡散領域の底面よりも深い部分であるドレイン領域と、前記ベース拡散領域の内部の表面側に形成され、前記ベース拡散領域によって前記ドレイン領域とは絶縁された第１導電型のソース拡散領域と、
前記単結晶層に、前記ベース拡散領域の深さよりも深く形成された溝であって、前記ソース拡散領域と、前記ソース拡散領域と前記ドレイン領域との間に位置するベース領域と、前記ドレイン領域に接触する位置に配置されたゲート溝と、
前記ゲート溝内部の側面に位置し、上部が前記ソース拡散領域と接触し、下部が前記ドレイン領域と接触し、中間部が前記ベース領域と接触して配置されたゲート絶縁膜と、
前記ゲート溝の内部に位置し、前記ソース領域から前記ドレイン領域の範囲に亘って、前記ゲート絶縁膜と接触して配置されたゲート電極プラグとを有し、
前記ゲート電極プラグに電圧を印加し、前記ベース拡散領域の前記ゲート絶縁膜と接触する部分に反転層を形成すると、前記ソース拡散領域と前記ドレイン領域とが前記反転層で接続されるように構成されたトランジスタと、
前記単結晶層の表面を含む第１導電型の領域の一部を整流領域としたときに、前記整流領域の表面には前記整流領域とショットキー接合を形成するショットキー電極膜が配置され、
前記単結晶層には逆阻止溝が形成され、
前記整流領域は、逆阻止溝と逆阻止溝とで挟まれ、
前記各逆阻止溝の内部には、第２導電型の半導体材料から成り、前記整流領域とｐｎ接合を形成する逆阻止領域が配置され、
前記逆阻止領域は前記ショットキー電極膜に接続されたショットキーダイオードとを有する半導体装置。 - 前記単位トランジスタと前記単位ショットキーダイオードを複数有する請求項１記載の半導体装置。
- 前記逆阻止溝のうちのいずれか一方又は両方の溝内の前記逆阻止用領域は、前記ベース拡散領域に接続された請求項１又は２のいずれか１項記載の半導体装置。
- 前記ソース拡散領域と前記ベース領域に接続されたソース電極と、
前記ソース電極に接続されたソース電極膜とを有し、
前記ソース電極膜と前記ショットキー電極膜とは互いに接続された請求項１又は請求項３のいずれか１項記載の半導体装置。 - 前記ゲート溝内部の底面と前記ゲート電極プラグとの間の位置には、第２導電型の半導体材料から成る埋込領域が前記ゲート電極プラグとは絶縁された状態で配置された請求項１乃至請求項４のいずれか１項記載の半導体装置。
- 前記ゲート溝と前記逆阻止溝の深さは同一にされ、前記埋込領域と前記逆阻止領域の底部は前記ゲート溝と前記逆阻止溝の底面にそれぞれ接触した請求項５記載の半導体装置。
- 前記ゲート溝に接触されたベース拡散領域に接触した逆阻止用領域が内部に配置された前記逆阻止溝を有する請求項１乃至請求項６のいずれか１項記載の半導体装置。
- 前記単結晶層には、同心状に配置されたリング状のガード溝が複数本形成され、前記各ガード溝内部には、第２導電型の前記半導体材料から成り、前記単結晶層とｐｎ接合を形成するガード領域が配置され、
前記ゲート溝と前記逆阻止溝とは、最内周の前記ガード溝によって取り囲まれた請求項１乃至請求項７のいずれか１項記載の半導体装置。
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