JP4294016B2 - 半導体デバイスの製造方法 - Google Patents
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請求項2記載の発明は、請求項1記載の半導体デバイスの製造方法であって、高濃度の第1の導電型の拡散層を形成した後、前記第2の導電型の拡散層の一部であって、前記チャネル拡散層よりも深く、前記第1の導電型の拡散層よりも浅い複数の主拡散層を前記第1の導電型の拡散層の表面に形成し、前記第1の導電型の拡散層の表面を複数の略四角形の領域に分割し、各領域を前記高濃度領域にすることを特徴とする半導体デバイスの製造方法である。
請求項3記載の発明は、請求項2記載の半導体デバイスの製造方法であって、前記第2の導電型の拡散層の一部となる第2の導電型のリング状の第1のガードリング拡散層を前記第2の導電型の拡散層の外周となる位置に設けた後、前記第1のガードリング拡散層の内側に、前記第1の導電型の拡散層を前記第1のガードリング拡散層よりも浅く形成することを特徴とする半導体デバイスの製造方法である。
請求項4記載の発明は、請求項3記載の半導体デバイスの製造方法であって、前記第1のガードリング拡散層の外周には前記第1の導電型の拡散層は形成せず、前記第1のガードリング拡散層の周囲を前記ドレイン層とすることを特徴とする半導体デバイスの製造方法である。
請求項5記載の発明は、請求項3又は請求項4のいずれか1項記載の半導体デバイスの製造方法であって、前記第1のガードリング拡散層とは非接触で、前記第1のガードリング拡散層を取り囲むリング状の第2のガードリング拡散層を、前記第1のガードリング拡散層と同じ深さに形成することを特徴とする半導体デバイスの製造方法である。
その状態では、レジスト膜24開口部26底面にポリシリコン薄膜22が露出しており、エッチングを行った後、レジスト膜24を除去すると、ポリシリコン薄膜22に窓部28が形成され、底面にゲート酸化膜20が露出する(図4(l))。
次いで、金属薄膜52を形成すると、金属薄膜52により、ソース拡散層44と主拡散層36及びチャネル拡散層37が短絡される(図6(t))。
Claims (5)
- 半導体のp型とn型のいずれか一方を第1の導電型とし、他方を第2の導電型とした場合に、
前記第1の導電型のドレイン層と、
前記ドレイン層の表面に形成された前記第2の導電型の拡散層と、
前記第2の導電型の拡散層内に形成された前記第1の導電型のソース拡散層と、
前記第2の導電型の拡散層の一部であって、前記ソース拡散層と前記ドレイン層との間に位置するチャネル拡散層とを有し、
前記チャネル拡散層表面に反転層が形成されると、前記ソース拡散層と前記ドレイン層とが前記反転層によって電気的に接続されるように構成された半導体デバイスを製造する製造方法であって、
前記ドレイン層のうち、前記反転層によって前記ソース拡散層に接続される部分に、前記ドレイン層内部よりも低抵抗で、表面の形状が略四角形の複数の高導電領域を形成し、
前記各高導電領域の表面を、前記各高導電領域を取り囲む前記第2の導電型の拡散層に接触させることを特徴とする半導体デバイスの製造方法。 - 高濃度の第1の導電型の拡散層を形成した後、
前記第2の導電型の拡散層の一部であって、前記チャネル拡散層よりも深く、前記第1の導電型の拡散層よりも浅い複数の主拡散層を前記第1の導電型の拡散層の表面に形成し、前記第1の導電型の拡散層の表面を複数の略四角形の領域に分割し、各領域を前記高濃度領域にすることを特徴とする請求項1記載の半導体デバイスの製造方法。 - 前記第2の導電型の拡散層の一部となる第2の導電型のリング状の第1のガードリング拡散層を前記第2の導電型の拡散層の外周となる位置に設けた後、前記第1のガードリング拡散層の内側に、前記第1の導電型の拡散層を前記第1のガードリング拡散層よりも浅く形成することを特徴とする請求項2記載の半導体デバイスの製造方法。
- 前記第1のガードリング拡散層の外周には前記第1の導電型の拡散層は形成せず、前記第1のガードリング拡散層の周囲を前記ドレイン層とすることを特徴とする請求項3記載の半導体デバイスの製造方法。
- 前記第1のガードリング拡散層とは非接触で、前記第1のガードリング拡散層を取り囲むリング状の第2のガードリング拡散層を、前記第1のガードリング拡散層と同じ深さに形成することを特徴とする請求項3又は請求項4のいずれか1項記載の半導体デバイスの製造方法。
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2005
- 2005-09-21 JP JP2005273382A patent/JP4294016B2/ja not_active Expired - Lifetime
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