JP7329348B2 - 半導体装置 - Google Patents
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Description
本発明の目的は、MISゲート構造を有するスイッチング素子およびJFETを共通の半導体層に含み、かつスイッチング素子およびJFETの1チップ化に伴う大型化を抑制することができる半導体装置を提供することである。
まず、本発明の実施形態を列記して説明する。
本発明の一実施形態に係る半導体装置は、第1面および第2面を有する半導体層と、前記半導体層の前記第1面側に形成され、第1導電型のソース領域、前記ソース領域に接する第2導電型の第1チャネル領域、およびゲート絶縁膜を介して前記第1チャネル領域に対向する第1ゲート電極を含むMISゲート構造と、前記半導体層の前記第2面側に形成された第1導電型のドレイン領域と、前記半導体層に形成され、互いに離れている第2導電型の第1ゲート領域および第2ゲート領域と、前記第1ゲート領域と前記第2ゲート領域とで挟まれた第1導電型の第2チャネル領域と、少なくとも前記第1ゲート領域に電気的に接続された第2ゲート電極と、前記ドレイン領域に電気的に接続された第1電極と、
前記ソース領域に電気的に接続された第2電極と、前記半導体層の前記第2面側で前記第2チャネル領域に電気的に接続された第3電極と、前記半導体層の前記第1面側で前記第2チャネル領域に電気的に接続された第4電極とを含む。
本発明の一実施形態に係る半導体装置では、前記MISゲート構造は、プレーナゲート構造を含み、前記第1チャネル領域は、前記半導体層の前記第1面から露出しており、前記第1ゲート電極は、前記半導体層の前記第1面に沿って形成され、かつ前記第1面から露出する前記第1チャネル領域に対向しており、前記第1ゲート領域は、前記半導体層の前記第1面から露出しており、前記第2ゲート電極は、前記半導体層の前記第1面に沿って形成され、かつ前記第1面から露出する前記第1ゲート領域に接続されていてもよい。
本発明の一実施形態に係る半導体装置は、前記半導体層の前記第1面に形成され、かつ前記第1ゲート電極および前記第2ゲート電極を覆う第2絶縁膜を含み、前記第2電極および前記第4電極は、前記第2絶縁膜上に形成され、前記第2絶縁膜上において物理的に離れていてもよい。
これにより、スーパージャンクション構造のMISFETを形成できるので、MISFETの耐圧を向上させることができる。
本発明の一実施形態に係る半導体装置では、前記第1ゲート領域は、前記半導体層の前記第1面から露出するベース部と、前記ベース部に対して前記半導体層の前記第2面側に連なって形成され、前記半導体層の厚さ方向に延びる第2ピラー部とを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記第2ゲート領域は、前記半導体層の厚さ方向において前記第2ピラー部に沿って延びる第3ピラー部を含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記前記第1ピラー部および前記第2ピラー部は、前記半導体層の前記第1面を基準に同じ深さ位置に底部を有していてもよい。
本発明の一実施形態に係る半導体装置では、前記第1ゲート領域は、前記半導体層の前記第1面から露出しており、前記第2ゲート電極は、前記半導体層の前記第1面において前記第1ゲート領域に接続され、前記第2ゲート領域は、前記半導体層において第1導電型の領域に囲まれて電気的にフローティングされていてもよい。
本発明の一実施形態に係る半導体装置では、前記第1電極および前記第3電極は、物理的に一体であり、前記半導体層の前記第2面において前記ドレイン領域および前記第2チャネル領域に共通に接続されていてもよい。
また、スイッチング素子がピラー部を備えているので、スーパージャンクション構造のスイッチング素子を形成することができる。これにより、スイッチング素子の耐圧を向上させることができる。
<本発明の実施形態の詳細な説明>
次に、本発明の実施形態を、添付図面を参照して詳細に説明する。
半導体装置1は、平面視において四角形状を有している。半導体装置1には、たとえばMISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成される第1領域2と、JFET(Junction Field Effect Transistor)が形成される第2領域3が設定されている。図1において第1領域2および第2領域3は、それぞれ、直線状の破線で囲まれた領域である。
半導体装置1の表面には、電極膜4が形成されている。電極膜4は、半導体装置1の表面のほぼ全体を覆っている。電極膜4は、この実施形態では、第1ソース電極膜5と、第1ゲート電極膜6と、第2ソース電極膜7と、第2ゲート電極膜8とを含む。第1ソース電極膜5および第1ゲート電極膜6が第1領域2に形成され、第2ソース電極膜7および第2ゲート電極膜8が第2領域3に形成されている。
第1ソース電極膜5の一部は、第1パッド開口10から第1ソースパッド14として露出しており、第1ゲート電極膜6の一部は、第2パッド開口11から第1ゲートパッド15として露出している。また、第2ソース電極膜7の一部は、第3パッド開口12から第2ソースパッド16として露出しており、第2ゲート電極膜8の一部は、第4パッド開口13から第2ゲートパッド17として露出している。各パッド14,15,16,17には、半導体装置1をパッケージングする際に、ボンディングワイヤ等の接合材が接合されてもよい。
第1ゲートパッド15は、平面視において、半導体装置1の1つの角部(第2ソースパッド16が配置された一方の角部と同一辺上の他方の角部)に配置されている。第1ゲートパッド15は、第1ソースパッド14を介して、第2ゲートパッド17から離れている。つまり、第1ゲートパッド15と第2ゲートパッド17との間に、第1ソースパッド14が配置されている。これにより、半導体装置1では、平面視において、1つの辺の一方の角部から他方の角部に向かって、第2ソースパッド16、第2ゲートパッド17、第1ソースパッド14および第1ゲートパッド15が順に配列されている。
第1領域2には、第1ゲート電極18が複数形成されている。複数の第1ゲート電極18は、平面視において、第1方向20に延びるストライプ状である。一方、第2領域3には、第2ゲート電極19が複数形成されている。複数の第2ゲート電極19は、平面視において、第1方向20に交差する(この実施形態では直交する)第2方向21に延びるストライプ状である。この実施形態では、複数の第2ゲート電極19は、第2領域3の長手方向に沿って形成され、第2ソースパッド16および第2ゲートパッド17の間を跨っている。
半導体装置1は、本発明の半導体層の一例としての半導体基板22および半導体基板22上のエピタキシャル層23を備えている。
p型チャネル領域30は、p型不純物が注入された半導体層である。より具体的には、n-型ドリフト層29に対してp型不純物をイオン注入(インプラ)することによって形成された半導体層であってもよい。p型不純物としては、B(ホウ素)、Al(アルミニウム)、Ga(ガリウム)等を適用できる。また、p型チャネル領域30の不純物濃度は、たとえば、1.0×1015cm-3~1.0×1019cm-3程度であってもよい。
p型ピラー層31は、各単位セル35のp型チャネル領域30の内方の領域に形成されている。より具体的には、p型ピラー層31は、p型チャネル領域30の幅方向中央に連なって形成され、p型チャネル領域30からn+型ドレイン層28に向かって延びている。このp型ピラー層31によって、MISFET24にスーパージャンクション構造が形成されている。
n+型ソース領域32は、各単位セル35のp型チャネル領域30の内方領域に形成されている。n+型ソース領域32は、当該内方領域において、p型チャネル領域30の表面部に選択的に形成されている。n+型ソース領域32は、p型チャネル領域30にn型不純物を選択的にイオン注入することによって形成されていてもよい。n型不純物の例は、前述のとおりである。また、n+型ソース領域32の不純物濃度は、n-型ドリフト層29よりも高く、たとえば、1.0×1018cm-3~5.0×1020cm-3程度であってもよい。
p+型チャネルコンタクト領域33は、p型ピラー層31の直上の領域に形成されている。p+型チャネルコンタクト領域33は、当該領域において、p型チャネル領域30の表面部に選択的に形成されている。p+型チャネルコンタクト領域33は、p型チャネル領域30にp型不純物を選択的にイオン注入することによって形成されていてもよい。p型不純物の例は、前述のとおりである。また、p+型チャネルコンタクト領域33の不純物濃度は、p型チャネル領域30よりも高く、たとえば、5.0×1017cm-3~1.0×1019cm-3程度であってもよい。
第1ゲート絶縁膜34は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜等からなっていてもよい。第1ゲート絶縁膜34がシリコン酸化膜からなる場合、MISFET24は、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)と称してもよい。
第1ゲート電極18は、第1ゲート絶縁膜34とほぼ同じパターンに形成されており、第1ゲート絶縁膜34の表面を覆っている。すなわち、第1ゲート電極18は、n+型ソース領域32の一部、チャネル形成部37およびn-型ドリフト層29の上方に配置されている。より端的には、第1ゲート電極18は、各単位セル35のp+型チャネルコンタクト領域33およびこのp+型チャネルコンタクト領域33に連なるn+型ソース領域32の一部に開口を有するパターンで形成されている。すなわち、第1ゲート電極18は、複数の単位セル35を共通に制御する。これにより、プレーナゲート構造が構成されている。
n+型コンタクト層38は、前述の半導体基板22からなっていてもよく、n-型チャネル層39は、前述のエピタキシャル層23からなっていてもよい。すなわち、半導体装置1では、MISFET24のn+型ドレイン層28およびJFET25のn+型コンタクト層38が、共通の半導体基板22に形成されており、MISFET24のn-型ドリフト層29およびJFET25のn-型チャネル層39が、共通のエピタキシャル層23に形成されている。
p型第1ゲート層40は、n-型チャネル層39の厚さ方向において、エピタキシャル層23の第1面26から半導体基板22の第2面27に向かって延びるピラー状に形成されている。この実施形態では、p型第1ゲート層40は、n-型チャネル層39の第1面26に選択的に形成されたp型ベース部43と、p型ベース部43に連なって形成された本発明の第2ピラー部の一例としてのp型ピラー層44とを含む。
p型ベース部43は、エピタキシャル層23の第1面26から露出している。p型ベース部43は、行列状、ストライプ状に形成されていてもよい。この実施形態では、p型ベース部43は、図2に示した第2ゲート電極19と同様に、第2方向21に沿って延びるストライプ状である。各p型ベース部43の幅は、たとえば、3μm~10μmであってもよい。なお、図4では示されていないが、p型第1ゲート層40およびp型第2ゲート層41は、エピタキシャル層23の第1面26に沿って交互にそれぞれ複数形成されている。
p型ピラー層44は、エピタキシャル層23の第1面26を基準にして、MISFET24のp型ピラー層31の底部45と同じ深さ位置に底部46を有していてもよい。p型ピラー層44の平面形状については、図示しないが、p型ベース部43と同様にストライプ状であってもよい。
p型第2ゲート層41は、n-型チャネル層39の厚さ方向において、エピタキシャル層23の第1面26から半導体基板22の第2面27に向かって延びるピラー状に形成されている。この実施形態では、p型第2ゲート層41は、その全体が本発明の第3ピラー部の一例としてのピラー状に形成されており、n-型チャネル層39の厚さ方向において、p型第1ゲート層40のp型ピラー層44に平行に延びている。p型第2ゲート層41の不純物濃度は、MISFET24のp型チャネル領域30と同じであってもよい。
層間絶縁膜54には、MISFET24のp+型チャネルコンタクト領域33およびn+型ソース領域32を露出させる第1コンタクト孔55、およびJFET25のn-型チャネル層39を露出させる第2コンタクト孔56が形成されている。第1コンタクト孔55は、層間絶縁膜54および第1ゲート絶縁膜34を貫通し、第2コンタクト孔56は、層間絶縁膜54および第2ゲート絶縁膜42を貫通している。
これに対し、この実施形態では、MISFET24およびJFET25の両方が、半導体基板22およびエピタキシャル層23の厚さ方向に電流が流れる縦型構造の素子である。そのため、半導体基板22およびエピタキシャル層23の厚さ方向に交差する横方向のサイズの増大を抑えつつ、エピタキシャル層23の厚さ等を調整することによって、十分な耐圧を発現することができる。つまり、MISFET24と同等の耐圧をJFET25に簡単に付与することもできる。
図5A~図5Iは、半導体装置1の製造工程を工程順に示す図である。なお、図5A~図5Iにおいて、左側の図が図3(MISFET24)に対応し、右側の図が図4(JFET25)に対応するものである。
次に、図5Dを参照して、p型チャネル領域30の表面部に選択的にp型不純物が注入されることによって、p+型チャネルコンタクト領域33が形成される。
次に、図5Eを参照して、エピタキシャル層23上に、第1ゲート絶縁膜34および第2ゲート絶縁膜42が形成される。第1ゲート絶縁膜34および第2ゲート絶縁膜42は、半導体結晶表面の熱酸化によって酸化膜を成長させた後、当該酸化膜をパターニングすることによって形成されてもよい。
次に、図5Hを参照して、層間絶縁膜54に、フォトリソグラフィによって、第1コンタクト孔55および第2コンタクト孔56が形成される。
次に、図5Iを参照して、層間絶縁膜54上に、第1ソース電極膜5、第1ゲート電極膜6(図示せず)、第2ソース電極膜7および第2ゲート電極膜8(図示せず)が形成される。次に、第1ソース電極膜5、第1ゲート電極膜6、第2ソース電極膜7および第2ゲート電極膜8を覆うように、パッシベーション膜9(図示せず)が形成される。次に、パッシベーション膜9に、フォトリソグラフィによって、パッド開口10~13が形成される。
以上の製造方法によれば、MISFET24のスーパージャンクション構造とJFET25構造(p型第1ゲート層40のp型ピラー層44およびp型第2ゲート層41)とを共通の工程(図5A)で形成することができるので、半導体装置1の製造工程を簡略化することができる。
たとえば、前述の実施形態では、MISFET24はスーパージャンクション構造を有していたが、たとえば図6に示すように、p型ピラー層31を省略することによって、スーパージャンクション構造を備えないMISFETであってもよい。この場合、JFET25も同様に、図7に示すように、p型第1ゲート層40およびp型第2ゲート層41がピラー状に形成されていなくてもよい。
また、半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
5 第1ソース電極膜
7 第2ソース電極膜
18 第1ゲート電極
19 第2ゲート電極
22 半導体基板
23 エピタキシャル層
24 MISFET
25 JFET
26 第1面
27 第2面
28 n+型ドレイン層
29 n-型ドリフト層
30 p型チャネル領域
31 p型ピラー層
32 n+型ソース領域
34 第1ゲート絶縁膜
39 n-型チャネル層
40 p型第1ゲート層
41 p型第2ゲート層
42 第2ゲート絶縁膜
43 p型ベース部
44 p型ピラー層
45 (p型ピラー層31)底部
46 (p型ピラー層44)底部
52 (第2ゲート絶縁膜42)開口
53 (第2ゲート電極19)部分
54 層間絶縁膜
57 ドレイン電極
Claims (19)
- 第1面および第2面を有する半導体層と、
前記半導体層の前記第1面側に形成され、第1導電型のソース領域、前記ソース領域に接する第2導電型の第1チャネル領域、およびゲート絶縁膜を介して前記第1チャネル領域に対向する第1ゲート電極を含むMISゲート構造と、
前記半導体層の前記第2面側に形成された第1導電型のドレイン領域と、
前記半導体層に形成され、互いに離れている第2導電型の第1ゲート領域および第2ゲート領域と、
前記第1ゲート領域と前記第2ゲート領域とで挟まれた第1導電型の第2チャネル領域と、
少なくとも前記第1ゲート領域に電気的に接続された第2ゲート電極と、
前記ドレイン領域に電気的に接続された第1電極と、
前記ソース領域に電気的に接続された第2電極と、
前記半導体層の前記第2面側で前記第2チャネル領域に電気的に接続された第3電極と、
前記半導体層の前記第1面側で前記第2チャネル領域に電気的に接続された第4電極と、
前記半導体層の前記第1面に形成され、かつ前記第1ゲート電極および前記第2ゲート電極を覆う第2絶縁膜とを含み、
前記MISゲート構造は、プレーナゲート構造を含み、
前記第1チャネル領域は、前記半導体層の前記第1面から露出しており、
前記第1ゲート電極は、前記半導体層の前記第1面に沿って形成され、かつ前記第1面から露出する前記第1チャネル領域に対向しており、
前記第1ゲート領域は、前記半導体層の前記第1面から露出しており、
前記第2ゲート電極は、前記半導体層の前記第1面に沿って形成され、かつ前記第1面から露出する前記第1ゲート領域に接続されており、
前記第2電極および前記第4電極は、前記第2絶縁膜上に形成され、前記第2絶縁膜上において物理的に離れている、半導体装置。 - 前記半導体層の前記第1面に形成され、前記第1ゲート領域と前記第2チャネル領域との間に跨っており、かつ前記第1ゲート領域を露出させる開口を有する絶縁膜をさらに含み、
前記第2ゲート電極は、前記絶縁膜の前記開口内で前記第1ゲート領域に接続され、かつ前記絶縁膜上に形成された部分を有している、請求項1に記載の半導体装置。 - 前記第2ゲート電極は、前記絶縁膜を介して前記第2チャネル領域に対向している、請求項2に記載の半導体装置。
- 前記第1チャネル領域に対して前記半導体層の前記第2面側に形成され、前記半導体層の厚さ方向に延びる第2導電型の第1ピラー部を含む、請求項1~3のいずれか一項に記載の半導体装置。
- 前記第1ピラー部は、前記第1チャネル領域に連なって形成されている、請求項4に記載の半導体装置。
- 前記第1ゲート領域は、前記半導体層の前記第1面から露出するベース部と、前記ベース部に対して前記半導体層の前記第2面側に連なって形成され、前記半導体層の厚さ方向に延びる第2ピラー部とを含む、請求項4または5に記載の半導体装置。
- 前記第2ゲート領域は、前記半導体層の厚さ方向において前記第2ピラー部に沿って延びる第3ピラー部を含む、請求項6に記載の半導体装置。
- 前記第3ピラー部は、前記半導体層においてフローティングされている、請求項7に記載の半導体装置。
- 前記第1ピラー部および前記第2ピラー部は、前記半導体層の前記第1面を基準に同じ深さ位置に底部を有している、請求項6~8のいずれか一項に記載の半導体装置。
- 第1面および第2面を有する半導体層と、
前記半導体層の前記第1面側に形成され、第1導電型のソース領域、前記ソース領域に接する第2導電型の第1チャネル領域、およびゲート絶縁膜を介して前記第1チャネル領域に対向する第1ゲート電極を含むMISゲート構造と、
前記半導体層の前記第2面側に形成された第1導電型のドレイン領域と、
前記半導体層に形成され、互いに離れている第2導電型の第1ゲート領域および第2ゲート領域と、
前記第1ゲート領域と前記第2ゲート領域とで挟まれた第1導電型の第2チャネル領域と、
少なくとも前記第1ゲート領域に電気的に接続された第2ゲート電極と、
前記ドレイン領域に電気的に接続された第1電極と、
前記ソース領域に電気的に接続された第2電極と、
前記半導体層の前記第2面側で前記第2チャネル領域に電気的に接続された第3電極と、
前記半導体層の前記第1面側で前記第2チャネル領域に電気的に接続された第4電極と、
前記第1チャネル領域に対して前記半導体層の前記第2面側に形成され、前記半導体層の厚さ方向に延びる第2導電型の第1ピラー部とを含み、
前記第1ゲート領域は、前記半導体層の前記第1面から露出するベース部と、前記ベース部に対して前記半導体層の前記第2面側に連なって形成され、前記半導体層の厚さ方向に延びる第2ピラー部とを含み、
前記第2ゲート領域は、前記半導体層の厚さ方向において前記第2ピラー部に沿って延びる第3ピラー部を含む、半導体装置。 - 前記第3ピラー部は、前記半導体層においてフローティングされている、請求項10に記載の半導体装置。
- 前記第1ピラー部および前記第2ピラー部は、前記半導体層の前記第1面を基準に同じ深さ位置に底部を有している、請求項10または11に記載の半導体装置。
- 第1面および第2面を有する半導体層と、
前記半導体層の前記第1面側に形成され、第1導電型のソース領域、前記ソース領域に接する第2導電型の第1チャネル領域、およびゲート絶縁膜を介して前記第1チャネル領域に対向する第1ゲート電極を含むMISゲート構造と、
前記半導体層の前記第2面側に形成された第1導電型のドレイン領域と、
前記半導体層に形成され、互いに離れている第2導電型の第1ゲート領域および第2ゲート領域と、
前記第1ゲート領域と前記第2ゲート領域とで挟まれた第1導電型の第2チャネル領域と、
少なくとも前記第1ゲート領域に電気的に接続された第2ゲート電極と、
前記ドレイン領域に電気的に接続された第1電極と、
前記ソース領域に電気的に接続された第2電極と、
前記半導体層の前記第2面側で前記第2チャネル領域に電気的に接続された第3電極と、
前記半導体層の前記第1面側で前記第2チャネル領域に電気的に接続された第4電極と、
前記第1チャネル領域に対して前記半導体層の前記第2面側に形成され、前記半導体層の厚さ方向に延びる第2導電型の第1ピラー部とを含み、
前記第1ゲート領域は、前記半導体層の前記第1面から露出するベース部と、前記ベース部に対して前記半導体層の前記第2面側に連なって形成され、前記半導体層の厚さ方向に延びる第2ピラー部とを含み、
前記第1ピラー部および前記第2ピラー部は、前記半導体層の前記第1面を基準に同じ深さ位置に底部を有している、半導体装置。 - 第1面および第2面を有する半導体層と、
前記半導体層の前記第1面側に形成され、第1導電型のソース領域、前記ソース領域に接する第2導電型の第1チャネル領域、およびゲート絶縁膜を介して前記第1チャネル領域に対向する第1ゲート電極を含むMISゲート構造と、
前記半導体層の前記第2面側に形成された第1導電型のドレイン領域と、
前記半導体層に形成され、互いに離れている第2導電型の第1ゲート領域および第2ゲート領域と、
前記第1ゲート領域と前記第2ゲート領域とで挟まれた第1導電型の第2チャネル領域と、
少なくとも前記第1ゲート領域に電気的に接続された第2ゲート電極と、
前記ドレイン領域に電気的に接続された第1電極と、
前記ソース領域に電気的に接続された第2電極と、
前記半導体層の前記第2面側で前記第2チャネル領域に電気的に接続された第3電極と、
前記半導体層の前記第1面側で前記第2チャネル領域に電気的に接続された第4電極とを含み、
前記第1ゲート領域は、前記半導体層の前記第1面から露出しており、
前記第2ゲート電極は、前記半導体層の前記第1面において前記第1ゲート領域に接続され、
前記第2ゲート領域は、前記半導体層において第1導電型の領域に囲まれて電気的にフローティングされており、
前記第1ゲート領域は、前記半導体層の前記第1面から前記第2面へ向かって延びるピラー状に形成され、
前記第2ゲート領域は、前記第1ゲート領域に平行に延びるピラー状に形成されている、半導体装置。 - 第1面および第2面を有する半導体層と、
前記半導体層の前記第1面側に形成され、第1導電型のソース領域、前記ソース領域に接する第2導電型の第1チャネル領域、およびゲート絶縁膜を介して前記第1チャネル領域に対向する第1ゲート電極を含むMISゲート構造と、
前記半導体層の前記第2面側に形成された第1導電型のドレイン領域と、
前記半導体層に形成され、互いに離れている第2導電型の第1ゲート領域および第2ゲート領域と、
前記第1ゲート領域と前記第2ゲート領域とで挟まれた第1導電型の第2チャネル領域と、
少なくとも前記第1ゲート領域に電気的に接続された第2ゲート電極と、
前記ドレイン領域に電気的に接続された第1電極と、
前記ソース領域に電気的に接続された第2電極と、
前記半導体層の前記第2面側で前記第2チャネル領域に電気的に接続された第3電極と、
前記半導体層の前記第1面側で前記第2チャネル領域に電気的に接続された第4電極とを含み、
前記第1ゲート領域は、前記半導体層の前記第1面から露出する第1幅を有するベース部と、前記ベース部の内方の領域において前記ベース部に対して前記半導体層の前記第2面側に連なって形成され、前記半導体層の厚さ方向に延び、前記第1幅よりも狭い第2幅を有するピラー部とを含む、半導体装置。 - 前記ピラー部は、前記ベース部の幅方向中央に連なって形成されている、請求項15に記載の半導体装置。
- 前記第2ゲート領域は、前記ピラー部に沿って前記半導体層の厚さ方向に延びるピラー状に形成されている、請求項15または16に記載の半導体装置。
- 前記第1電極および前記第3電極は、物理的に一体であり、前記半導体層の前記第2面において前記ドレイン領域および前記第2チャネル領域に共通に接続されている、請求項1~17のいずれか一項に記載の半導体装置。
- 第1面および第2面を有する半導体層と、
前記半導体層の前記第1面側に形成され、第1導電型の第1領域、前記第1領域に接する第2導電型の第1チャネル領域、およびゲート絶縁膜を介して前記第1チャネル領域に対向する第1ゲート電極を含むMISゲート構造と、
前記第1チャネル領域に対して前記半導体層の前記第2面側に形成され、前記半導体層の厚さ方向に延びる第2導電型のピラー部と、
前記半導体層に形成され、かつ前記ピラー部と接している第1導電型のドリフト領域と、
前記半導体層に形成され、前記半導体層の前記第1面から露出する第1幅を有するベース部と、前記ベース部の内方の領域において前記ベース部に対して前記半導体層の前記第2面側に連なって形成され、前記半導体層の厚さ方向に延び、前記第1幅よりも狭い第2幅を有するピラー部とを含む第2導電型の第1ゲート領域と、
前記半導体層の厚さ方向に延びるピラー状の第2導電型の第2ゲート領域と、
前記第1ゲート領域と前記第2ゲート領域とで挟まれた第1導電型の第2チャネル領域と、
少なくとも前記第1ゲート領域に電気的に接続された第2ゲート電極とを含む、半導体装置。
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