JP5017877B2

JP5017877B2 - 半導体装置

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Publication number: JP5017877B2
Application number: JP2006031887A
Authority: JP
Inventors: 良雄下井田; 星　　正勝; 哲也林; 秀明田中; 滋春山上
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 2006-02-09
Filing date: 2006-02-09
Publication date: 2012-09-05
Anticipated expiration: 2026-02-09
Also published as: JP2007214303A

Description

本発明は半導体装置に関する。

本発明に関連する従来例である半導体装置としては、下記特許文献１に記載される、ヘテロ界面を利用した電界効果型トランジスタがある。この従来例においては、ゲート電極に印加する電圧により、ヘテロ界面での障壁の厚みを制御し、素子オン時にはトンネル電流によりキャリアを通過させるものである。この場合に、ＭＯＳＦＥＴのようなチャネル領域が存在せず、これによって、高耐圧で低オン抵抗のパワー半導体スイッチを提供することが可能となる。
特開平２００３−３１８３９８号公報

上記従来例においては、ゲート電極並びにゲート電極下の炭化珪素（ＳｉＣ）領域にＰ型領域を形成し、ゲート絶縁膜にかかる電界を緩和する構造としているが、Ｐ型領域の電位をソース電位に接続する工夫が無いと、電界緩和の効果は限定的なものとなり、ゲート絶縁膜を保護することは難しい。また、ゲート絶縁膜と多結晶シリコンからなるヘテロ半導体領域、及び、ＳｉＣ領域が接する駆動ポイントから充分に近い位置にこのＰ型領域を形成し、素子オフ時に充分な電界緩和を行なうと、素子オン時の電流通路が狭まり、オン抵抗が増大するというトレードオフ関係があり、デバイスが持つ本来の良い特性を十分に発揮できないことが懸念される。

本発明は上記の懸念に鑑みてなされたものであり、本発明が解決しようとする課題は、高耐圧で低オン抵抗の半導体装置を提供することにある。

第一導電型の半導体基体とヘテロ接合するヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合部に隣接しゲート絶縁膜を介して配設されたゲート電極と、該ゲート電極に前記ゲート絶縁膜を介して対向する、前記半導体基体の表面の一部に形成された第二導電型の半導体領域とを有する半導体装置において、前記第二導電型の半導体領域の表面における不純物濃度は、前記ゲート電極からの電界により該表面に反転層を形成する濃度であり、前記第二導電型の半導体領域が前記ソース電極と電気的に接続され、前記第二導電型の半導体領域と前記３重接点との距離は、前記第二導電型の半導体領域と前記半導体基体との接合によるビルトインポテンシャルに起因する空乏層が到達する距離より短いことを特徴とする。

本発明によれば、素子オフ時に充分な電界緩和を実現できるとともに、素子オン時にはゲート電極からの電界により電界緩和領域の表面に反転層を形成するこができるので、電流通路を充分に確保することができ、素子のオフ−オン状態におけるトレードオフ関係を改善でき、高耐圧で低オン抵抗の半導体装置を提供することが可能となる。

以下の実施の形態例においては、半導体基体材料を炭化珪素（ＳｉＣ）とし、ヘテロ半導体材料を多結晶シリコンとし、第一導電型をＮ型、第二導電型をＰ型とした半導体装置を一例として説明する。

［第一の実施の形態例］
本発明の第一の実施の形態例について図１〜図６で説明する。

図１は、本発明に係る半導体装置である電界効果トランジスタのデバイス断面構造を示すものである。この断面は、単位セルを２つ対向して並べた断面に相当する。実際には、これらのセルが複数並列に接続されてトランジスタを形成するが、この断面構造で代表して説明する。

まず、構成について説明すると、Ｎ型高濃度のＮ＋型ＳｉＣ基板領域１の一主面上にはＮ型低農度のＮ−型ＳｉＣドレイン領域２が形成されている。このドレイン領域２はＳｉＣ基板領域１上に成長させたエピタキシャル層により構成されている。このエピタキシャル層とＮ＋型ＳｉＣ基板領域１とが第一導電型の半導体基体を構成している。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、ここでは、代表的な４Ｈ−ＳｉＣとして説明する。他の６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣであっても構わない。

図１では、基板領域１とドレイン領域２の厚みの概念を省略している。実際には基板領域１は数１００μｍの厚みを持ち、ドレイン領域２は数μｍから１０数μｍ程度である。

Ｎ−型ＳｉＣドレイン領域２の一主面側（基板領域１とは反対の側）には、前記半導体基体とヘテロ接合するヘテロ半導体領域である、Ｎ＋型多結晶シリコンからなるヘテロ半導体領域３が形成されている。ＳｉＣと多結晶シリコンとはバンドギャップが異なり、電子親和力も異なる。両者の界面にはヘテロ接合が形成される。（多結晶シリコンをヘテロ半導体領域とする所以である。）
Ｎ−型ＳｉＣドレイン領域２とＮ＋型のヘテロ半導体領域３とのヘテロ接合部に隣接しゲート絶縁膜４を介してゲート電極５が配設されている。Ｎ＋型のヘテロ半導体領域３はソース電極７に直接接続される。基板領域１の裏面にはドレイン電極１０が電気的に低抵抗でオーミック接続されている。ゲート電極５は層間絶縁膜６によりソース電極７とは絶縁分離されている。

ゲート絶縁膜４と、Ｎ＋型であるヘテロ半導体領域３と、半導体基体の一部であるＮ−型ＳｉＣドレイン領域２とが互いに接する３重接点（図１中、ＤＰで示す）を駆動ポイントと呼ぶことにする。ヘテロ半導体領域３とＮ−型ＳｉＣドレイン領域２との界面で、駆動ポイントＤＰから離間した位置におけるＮ−型ＳｉＣドレイン領域２表面には、Ｐ型のヘテロ半導体下電界緩和領域８が形成されている。

また、ゲート電極５にゲート絶縁膜４を介して対向し、駆動ポイントＤＰから離間した位置のＮ−型ＳｉＣドレイン領域２表面には、第二導電型の半導体領域であるＰ型のゲート電極下電界緩和領域９が形成されている。

このＰ型の電界緩和領域９はソース電極７に接続する必要がある。本発明においては、平面レイアウト上の工夫をすることで、この接続を可能にしている。平面レイアウトにおけるＰ型の電界緩和領域９とソース電極７の接続の一例を平面図で表したのが図５である。

図５において、ソース電極７とヘテロ半導体領域３とを接続する第一のコンタクト領域であるソースコンタクト部１５を中心とし、ゲート電極（図中、ゲート電極部１７で示す）の一部分を周辺部に含む基本単位セルの複数個が平面的に配置され、互いに並列接続されている。この基本単位セルは、構成要素間の相互位置関係を明確にするために便宜上設定されるものであって、セルの壁を通して材料の不連続性は無い。図５において、基本単位セルは、例えば、第二のコンタクト領域１４の中心を通る横の直線と縦の直線とによって区切られる四角形で表されるとしてよい。

さらに、第二導電型の半導体領域であるＰ型の電界緩和領域９とソース電極７とを接続する第二のコンタクト領域１４が、隣合う２つ以上の基本単位セルの間、または、隣合う３つ以上の基本単位セルの共通接点を中心とする位置に設けられている。図５において、上記の四角形で表される基本単位セルを設定した場合に、第二のコンタクト領域１４は、縦と横に隣合う４つの基本単位セルの共通接点を中心とする位置に設けられているとしてよい。

第二のコンタクト領域１４をゲート電極部１７と電気的に絶縁するために、絶縁膜１６が形成されている。

図５においては、基本単位セルが縦と横に等間隔で並んだ配置が示されているが、上から見て六角形の基本単位セルが六方に辺を接して配置されたものや、上から見て丸い形状の基本単位セルが複数配置されているものでも構わない。例えば、図５において、ソースコンタクト部１５の中心を中心とする円で表される基本単位セルを設定した場合には、第二のコンタクト領域１４は、斜め４５度の線に沿って隣合う２つの基本単位セルの間、あるいは、縦と横に隣合う４つの基本単位セルの間にあると考えてよい。また、上から見て六角形の基本単位セルが六方に辺を接して配置されている場合には、互いに隣合う３つの基本単位セルの共通接点を中心とする位置に第二のコンタクト領域１４を設ければよい。

図５において点線で示したa−a'断面を図６に示す。ゲート電極部１７が比較的広い、２つの単位セルパターンの間で、ゲート電極５がくり抜かれ、周囲を絶縁膜１６で分離された状態でソース電極７と電界緩和領域９とが直接接続されている。このような構造の製造方法としては、一旦、ゲート電極５及び層間絶縁膜６まで形成後、ドライエッチング等の手法を用いてＳｉＣ表面までをくり抜く。その後、酸化処理をすることで、ゲート電極５の側壁に絶縁膜１６を形成することが可能である。このとき、ＳｉＣ表面も若干酸化されるが、多結晶シリコンに対してＳｉＣの酸化速度が低いため、ほんの僅かな厚みの酸化膜が形成されるのみである。ウエットエッチング処理等により、このわずかなＳｉＣ上の酸化膜を除去しても多結晶シリコン（ゲート電極５）側壁には充分な厚みの絶縁膜１６を残すことができる。このように、容易に製造できるという本発明に係る半導体装置の構造に特有の製造工程上のメリットもある。

次に本実施の形態例の動作を説明する。

電界緩和領域８、９をそれぞれ駆動ポイントＤＰから離間させる距離は以下のようになっている。図２に示したように、素子がオフのとき、つまりゲート電極５の電位がソース電位に等しい場合には、それぞれの電界緩和領域８、９とＮ−型ＳｉＣドレイン領域２からなるＰＮ接合にはビルトイン電界による空乏層１１、１２が拡がる。ドレイン電極１０の電位が上昇するにつれ、さらに空乏層は拡がる。その様子を示したのが図３である。このように、素子オフ時には駆動ポイントを挟んで両側から空乏層が拡がることで効果的に電界緩和が行なわれる。すなわち、駆動ポイント近くで直接Ｎ−型ＳｉＣドレイン領域２とＮ＋型ヘテロ半導体領域３とが接続される領域からのリーク電流を抑制でき、素子のオフ特性を改善できるという効果がある。このとき、電界緩和領域８、９とＮ−型ＳｉＣドレイン領域２からなるＰＮ接合では、ビルトインポテンシャルによる空乏層が拡がるが、ＳｉＣのビルトイン電圧、Ｐ型の不純物濃度、Ｎ−型ＳｉＣドレイン領域２の不純物濃度に応じて空乏層の幅が決まる。上記の場合に、第二導電型の半導体領域である電界緩和領域９と３重接点（ＤＰ）との距離は、第二導電型の半導体領域である電界緩和領域９と半導体基体の部分であるＮ−型ＳｉＣドレイン領域２との接合によるビルトインポテンシャルに起因する空乏層が到達する距離（接合部から伸びる距離）より短く、３重接点は該空乏層内にある。

オフ時には常に、駆動ポイントＤＰ及びＮ型ヘテロ半導体領域３とＮ−型ＳｉＣドレイン領域２の接合部が空乏層に守られるためには、この幅よりも近い距離にそれぞれの電界緩和領域８、９が形成されることが望ましい。通常、十分の数μｍ〜数μｍの範囲である。

本発明に係る半導体装置における素子オン時の動作を、図４をもとに説明する。素子オン時には、ゲート電極５にソース電極７を基準として正の電圧が印加されるので、ゲート電極５からの電界がＰ型電界緩和領域９に及び、Ｐ型電界緩和領域９の表面に反転層１３が形成される。ここで特徴的なことは、第二導電型の半導体領域であるＰ型電界緩和領域９の表面における不純物濃度は、ゲート電極５からの電界により反転層１３が形成できる程度の濃度である必要があることである。反転層１３が形成され、Ｐ型電界緩和領域９とＮ−型ＳｉＣドレイン領域２の間に形成されていた空乏層１２は後退する。このようにして電子電流が流れる通路が確保される。図中矢印で示したのは電子電流の流れである。

以上説明したように、本発明の構成とすることで、素子オフ時に充分な電界緩和を実現できるとともに、素子オン時にはゲート電極からの電界によりＰ型領域の表面に反転層を形成するこができるので、Ｐ型領域とＮ型ＳｉＣ領域に広がる空乏層を縮小し、電流通路を充分に確保することができる。すなわち素子のオフ−オン状態におけるトレードオフ関係を改善でき、高耐圧で低オン抵抗の素子を実現できるというメリットがある。

［第二の実施の形態例］
本発明の第二の実施の形態例を図７で説明する。ヘテロ半導体領域３の下に位置するＮ−型ＳｉＣドレイン領域２においては、溝部が形成され、その溝をＰ＋型ヘテロ半導体１８が埋めている構造になっている。このＰ＋型ヘテロ半導体１８はＰ＋型のヘテロ半導体からなる接続部１９を介してソース電極７に接続される。このような構成とすることで、Ｐ＋型ヘテロ半導体１８とＮ−型ＳｉＣドレイン領域２との間に形成されたヘテロ接合ではヘテロ界面の障壁高さがＮ型ヘテロ半導体の場合と比較して大きくなるため、より低リークで高耐圧な接合が得られる。このヘテロ界面からの空乏層が伸張し、ゲート電極下電界緩和層９からの空乏層との効果と相まって、逆方向リーク電流が抑制される。素子オン時の特性は第一の実施の形態例と同等である。

本実施の形態例の製造方法としては、ドライエッチング等の手法によりＮ−型ＳｉＣドレイン領域２の表面に溝部を形成し、犠牲酸化、犠牲酸化膜の除去といったダメージ除去処理が施された後、Ｐ＋型多結晶シリコンを堆積し、ＣＭＰ等の平坦化エッチングを行ない、Ｐ＋型多結晶シリコンをパターニングすることによって、実現可能である。接続部１９については、Ｎ型ヘテロ半導体領域３への選択的な不純物注入を用いることで容易に実現可能である。

以上説明したように、本実施の形態例においては、Ｐ＋型ヘテロ半導体１８とＮ−型ＳｉＣドレイン領域２との間に形成されたヘテロ接合を利用して電界緩和領域を形成することで素子のオフ−オン状態におけるトレードオフ関係を改善でき、高耐圧で低オン抵抗の素子を実現できるという効果がある。

［第三の実施の形態例］
本発明の第三の実施の形態例を図８で説明する。ヘテロ半導体領域３の下に位置するＮ−型ＳｉＣドレイン領域２においては、溝部が形成され、その溝をショットキー電極２０が埋めている構造になっている。このような構成とすることで、ショットキー界面からの空乏層が伸張し、ゲート電極下の電界緩和層９からの空乏層との効果と相まって、逆方向リーク電流が抑制される。素子オン時の特性は第一の実施の形態例と同等である。

本実施の形態例の製造方法としては、ドライエッチング等の手法によりＮ−型ＳｉＣドレイン領域２の表面に溝部を形成し、犠牲酸化、犠牲酸化膜の除去といったダメージ除去処理が施された後、ショットキー金属を堆積する。その後、ＣＭＰ等の平坦化処理を行なうことで上記の構成は実現可能である。

以上説明したように、本発明によれば、素子オフ時に充分な電界緩和を実現できるとともに、素子オン時にはゲート電極からの電界によりＰ型領域の表面に反転層を形成するこができるので、Ｐ型領域とＮ型ＳｉＣ領域に広がる空乏層を縮小し、電流通路を充分に確保することができる。すなわち素子のオフ−オン状態におけるトレードオフ関係を改善でき、高耐圧で低オン抵抗の素子を実現できるというメリットがある。

上記の実施の形態例においては、第一導電型がＮ型、第二導電型がＰ型であったが、第一導電型がＰ型、第二導電型がＮ型である場合にも、本発明の効果は上記の場合と同様に得られる。

また、前記半導体基体の材料としては、炭化珪素のみならず、窒化ガリウムまたはダイヤモンドを用いてもよい。

また、前記ヘテロ半導体領域は、多結晶シリコンのみならず、単結晶シリコンまたはアモルファスシリコンからなっていてもよい。

本発明の第一の実施の形態例におけるデバイス構造断面図である。本発明の第一の実施の形態例におけるデバイス構造断面において、ビルトイン空乏層が拡がる様子を表す図である。本発明の第一の実施の形態例におけるデバイス構造断面において、デバイスオフ時に空乏層が拡がる様子を表す図である。本発明の第一の実施の形態例におけるデバイス構造断面において、デバイスオン時に空乏層が縮小し、電子が流れる様子を表す図である。本発明の第一の実施の形態例における平面レイアウト図である。図５のa−a'断面を表すデバイス構造断面図である。本発明の第二の実施の形態例におけるデバイス構造断面図である。本発明の第三の実施の形態例におけるデバイス構造断面図である。

符号の説明

１：Ｎ＋型ＳｉＣ基板領域、２：Ｎ−型ＳｉＣドレイン領域、３：ヘテロ半導体領域、４：ゲート絶縁膜、５：ゲート電極、６：層間絶縁膜、７：ソース電極、８：ヘテロ半導体下電界緩和領域、９：ゲート電極下電界緩和領域、１０：ドレイン電極、１１、１２：空乏層、１３：反転層、１４：第二のコンタクト領域、１５：ソースコンタクト部、１６：絶縁膜、１７：ゲート電極部、１８：Ｐ＋型型ヘテロ半導体、１９：Ｐ＋型ヘテロ半導体からなる接続部、２０：ショットキー電極、ＤＰ：駆動ポイント。

Claims

第一導電型の半導体基体と、該半導体基体にヘテロ接合するヘテロ半導体領域と、前記半導体基体と前記ヘテロ半導体領域とのヘテロ接合部に隣接しゲート絶縁膜を介して配設されたゲート電極と、前記半導体基体に接続するドレイン電極と、前記ヘテロ半導体領域に接続するソース電極とを備え、
前記ゲート電極に前記ゲート絶縁膜を介して対向する、前記半導体基体の表面の一部に形成された第二導電型の半導体領域と、前記ゲート絶縁膜と前記ヘテロ半導体領域と前記半導体基体とが互いに接する３重接点とを有する半導体装置において、
前記第二導電型の半導体領域の表面における不純物濃度は、前記ゲート電極からの電界により該表面に反転層を形成する濃度であり、
前記第二導電型の半導体領域が前記ソース電極と電気的に接続され、
前記第二導電型の半導体領域と前記３重接点との距離は、前記第二導電型の半導体領域と前記半導体基体との接合によるビルトインポテンシャルに起因する空乏層が到達する距離より短いことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記ソース電極と前記ヘテロ半導体領域とを接続する第一のコンタクト領域を中心とし、前記ゲート電極の一部分を周辺部に含む基本単位セルの複数個が平面的に配置され、互いに並列接続され、
前記第二導電型の半導体領域と前記ソース電極とを接続する第二のコンタクト領域が、隣合う２つ以上の前記基本単位セルの間、または、隣合う３つ以上の前記基本単位セルの共通接点を中心とする位置に設けられていることを特徴とする半導体装置。
請求項１または２に記載の半導体装置において、前記半導体基体が炭化珪素、窒化ガリウムまたはダイヤモンドからなることを特徴とする半導体装置。
請求項１乃至３のいずれかに記載の半導体装置において、前記ヘテロ半導体領域は単結晶シリコン、多結晶シリコン、アモルファスシリコンのいずれかからなることを特徴とする半導体装置。