JP2000216407A - 炭化けい素縦形ｆｅｔおよびその製造方法 - Google Patents
炭化けい素縦形ｆｅｔおよびその製造方法Info
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Abstract
(57)【要約】
【課題】ゲート電圧利得の大きい炭化けい素縦型電界効
果トランジスタおよびその製造方法を提供する。 【解決手段】（１）ｎ+ ソース領域２３とｐ+ コンタク
ト領域２２ａとを分離して形成して従来のようにソース
電極で短絡せず、ｐ+ 埋め込み領域２２をｐ + コンタク
ト領域２２ａを介してｐゲート領域２４と同じ電位とす
る。 （２）ｐ+ 埋め込み領域の上部にのみ選択的に、ｎチャ
ネル領域形成のためのドーピングをおこなう。その製造
方法としては、第一のマスクの一部の一方の端によりｎ
+ ソース領域２３を規定し、第一のマスクの一部および
第二のマスクを除去して第一のマスクの別の部分により
ｐ+ 埋め込み領域２２を規定する。
果トランジスタおよびその製造方法を提供する。 【解決手段】（１）ｎ+ ソース領域２３とｐ+ コンタク
ト領域２２ａとを分離して形成して従来のようにソース
電極で短絡せず、ｐ+ 埋め込み領域２２をｐ + コンタク
ト領域２２ａを介してｐゲート領域２４と同じ電位とす
る。 （２）ｐ+ 埋め込み領域の上部にのみ選択的に、ｎチャ
ネル領域形成のためのドーピングをおこなう。その製造
方法としては、第一のマスクの一部の一方の端によりｎ
+ ソース領域２３を規定し、第一のマスクの一部および
第二のマスクを除去して第一のマスクの別の部分により
ｐ+ 埋め込み領域２２を規定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体材料として
炭化けい素を用いた電力用電界効果トランジスタ（以下
ＦＥＴと記す）、特に電力用素子として注目される接合
型のＦＥＴ（以下ＪＦＥＴと記す）や金属ー半導体接合
型のＦＥＴ（以下ＭＥＳＦＥＴと記す）、およびその製
造方法に関する。
炭化けい素を用いた電力用電界効果トランジスタ（以下
ＦＥＴと記す）、特に電力用素子として注目される接合
型のＦＥＴ（以下ＪＦＥＴと記す）や金属ー半導体接合
型のＦＥＴ（以下ＭＥＳＦＥＴと記す）、およびその製
造方法に関する。
【０００２】
【従来の技術】炭化けい素（以下ＳｉＣと記す）は、バ
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣの
単結晶ウェハを用いて様々な電子デバイスへ応用されて
きており、特に高温、電力用素子に適すると考えられて
いる。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層し
た形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称
されるベータ相ＳｉＣの結晶でも半導体装置が試作され
ている。最近では電子用半導体素子としてショットキー
ダイオード、縦形ＭＯＳＦＥＴ、サイリスタなどが、ま
た、最も汎用的な半導体装置であるＣＭＯＳ−ＩＣが試
作がされ、その特性から従来のＳｉ半導体装置と比較し
て非常に特性が良好なことが確認されている。
ンドギャップが広く、また最大絶縁電界がシリコン（以
下Ｓｉと記す）と比較して約一桁大きいことから、次世
代の電力用半導体素子への応用が期待されている材料で
ある。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣの
単結晶ウェハを用いて様々な電子デバイスへ応用されて
きており、特に高温、電力用素子に適すると考えられて
いる。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層し
た形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称
されるベータ相ＳｉＣの結晶でも半導体装置が試作され
ている。最近では電子用半導体素子としてショットキー
ダイオード、縦形ＭＯＳＦＥＴ、サイリスタなどが、ま
た、最も汎用的な半導体装置であるＣＭＯＳ−ＩＣが試
作がされ、その特性から従来のＳｉ半導体装置と比較し
て非常に特性が良好なことが確認されている。
【０００３】先ず従来のＳｉＣのＦＥＴについて説明す
る。図９はこれまでに報告されている電力用のＪＦＥＴ
の一例の断面図である。ｎ + ドレイン層１１ａ上に積層
されたｎドリフト層１１ｂに高加速電圧のイオン注入に
よりｐ+ 埋め込み領域１２が形成され、そのｐ+ 埋め込
み領域１２の上方のｎドリフト層１１ｂにｎ型不純物が
導入されてｎチャネル領域２０とされ、そのｎチャネル
領域２０の表面層にｐゲート領域１４およびｎ+ ソース
領域１３が形成されている。ｎ+ ソース領域１３に接触
してソース電極１７が、ｎ+ ドレイン層１１ａに接触し
てドレイン電極１８が、ｐゲート領域１４に接触してゲ
ート電極１６がそれぞれ設けられている。二つのｎ+ ソ
ース領域１３の間のｎチャネル領域２０の表面上には、
ゲート絶縁膜１５があり、ゲート電極１６はこの部分で
はＭＯＳゲートとなっている。ソース電極１７は、ｎ+
ソース領域１３だけてなく、ｐ+ コンタクト領域１２ａ
を介してｐ+ 埋め込み領域１２にも接触している。
る。図９はこれまでに報告されている電力用のＪＦＥＴ
の一例の断面図である。ｎ + ドレイン層１１ａ上に積層
されたｎドリフト層１１ｂに高加速電圧のイオン注入に
よりｐ+ 埋め込み領域１２が形成され、そのｐ+ 埋め込
み領域１２の上方のｎドリフト層１１ｂにｎ型不純物が
導入されてｎチャネル領域２０とされ、そのｎチャネル
領域２０の表面層にｐゲート領域１４およびｎ+ ソース
領域１３が形成されている。ｎ+ ソース領域１３に接触
してソース電極１７が、ｎ+ ドレイン層１１ａに接触し
てドレイン電極１８が、ｐゲート領域１４に接触してゲ
ート電極１６がそれぞれ設けられている。二つのｎ+ ソ
ース領域１３の間のｎチャネル領域２０の表面上には、
ゲート絶縁膜１５があり、ゲート電極１６はこの部分で
はＭＯＳゲートとなっている。ソース電極１７は、ｎ+
ソース領域１３だけてなく、ｐ+ コンタクト領域１２ａ
を介してｐ+ 埋め込み領域１２にも接触している。
【０００４】ｎチャネル領域２０は、ｐ+ 埋め込み領域
１２およびｐゲート領域１４によって挟まれており、ゲ
ート電極１６に正の電圧を印加するとゲート絶縁膜１５
の下方のｎチャネル領域２０にキャリアが蓄積された蓄
積層が誘起され、ドレイン電極１８からソース電極１７
へと電流が流れる。ゲート電極１６に負の電圧を印加す
るとｐゲート領域１４からｎチャネル領域２０に空乏層
が広がり、ｎチャネル領域２０の導電領域が狭められ
る。このことによってソース電極１７とドレイン電極１
８との間の電流が制御される。このようにソース・ドレ
イン間の電流はゲート電極１６への印加電圧によってス
イッチング可能な素子となっている。
１２およびｐゲート領域１４によって挟まれており、ゲ
ート電極１６に正の電圧を印加するとゲート絶縁膜１５
の下方のｎチャネル領域２０にキャリアが蓄積された蓄
積層が誘起され、ドレイン電極１８からソース電極１７
へと電流が流れる。ゲート電極１６に負の電圧を印加す
るとｐゲート領域１４からｎチャネル領域２０に空乏層
が広がり、ｎチャネル領域２０の導電領域が狭められ
る。このことによってソース電極１７とドレイン電極１
８との間の電流が制御される。このようにソース・ドレ
イン間の電流はゲート電極１６への印加電圧によってス
イッチング可能な素子となっている。
【０００５】
【発明が解決しようとする課題】図９の構造のＪＦＥＴ
では、概ね良好な特性が得られるが、二つの点について
改善が必要である。一つはゲート電圧に対する利得を上
げることが常に要求されている。もう一つはオフ時にｐ
+ 埋め込み領域１２よりもｐゲート領域１４の方が電位
が低くなると、ｐ+ 埋め込み領域１２から正孔がｐゲー
ト領域１４へと流れ込む。このため素子がターンオンし
てしまうという問題が発生し易く、誤動作の原因とな
る。
では、概ね良好な特性が得られるが、二つの点について
改善が必要である。一つはゲート電圧に対する利得を上
げることが常に要求されている。もう一つはオフ時にｐ
+ 埋め込み領域１２よりもｐゲート領域１４の方が電位
が低くなると、ｐ+ 埋め込み領域１２から正孔がｐゲー
ト領域１４へと流れ込む。このため素子がターンオンし
てしまうという問題が発生し易く、誤動作の原因とな
る。
【０００６】また、スイッチング特性を制御する目的
で、ｎチャネル領域２０には全面にわたるイオン注入等
によって不純物濃度制御がなされているが、このような
構造にすると、ｎチャネル領域１３がｐゲート領域１４
とｎドリフト層１２との間の空乏層の広がりに影響を与
えてしまい、耐圧のコントロールが制限されるという問
題もある。以上の問題に鑑み本発明の目的は、ゲート電
圧に対する利得が大きく、動作の安定した高耐圧の炭化
けい素縦型ＦＥＴおよびその製造方法を提供することに
ある。
で、ｎチャネル領域２０には全面にわたるイオン注入等
によって不純物濃度制御がなされているが、このような
構造にすると、ｎチャネル領域１３がｐゲート領域１４
とｎドリフト層１２との間の空乏層の広がりに影響を与
えてしまい、耐圧のコントロールが制限されるという問
題もある。以上の問題に鑑み本発明の目的は、ゲート電
圧に対する利得が大きく、動作の安定した高耐圧の炭化
けい素縦型ＦＥＴおよびその製造方法を提供することに
ある。
【０００７】
【課題を解決するための手段】上記課題解決のため本発
明は、第一導電型炭化けい素ドレイン層上に積層された
炭化けい素からなる第一導電型ドリフト層と、その第一
導電型ドリフト層の表面層に選択的に互いに隔離して形
成された第二導電型ゲート領域、第一導電型ソース領域
と、その第二導電型ゲート領域および第一導電型ソース
領域の下方に、それらと接続しないように埋め込まれて
選択的に形成された第二導電型埋め込み領域と、第二導
電型ゲート領域の表面に接触して設けられたゲート電極
と、第一導電型ソース領域に接触して設けられたソース
電極と、第一導電型ドレイン層の裏面に設けられたドレ
イン電極とを有する炭化けい素縦形ＦＥＴにおいて、第
二導電型埋め込み領域をゲート電極と同電位とするもの
とする。
明は、第一導電型炭化けい素ドレイン層上に積層された
炭化けい素からなる第一導電型ドリフト層と、その第一
導電型ドリフト層の表面層に選択的に互いに隔離して形
成された第二導電型ゲート領域、第一導電型ソース領域
と、その第二導電型ゲート領域および第一導電型ソース
領域の下方に、それらと接続しないように埋め込まれて
選択的に形成された第二導電型埋め込み領域と、第二導
電型ゲート領域の表面に接触して設けられたゲート電極
と、第一導電型ソース領域に接触して設けられたソース
電極と、第一導電型ドレイン層の裏面に設けられたドレ
イン電極とを有する炭化けい素縦形ＦＥＴにおいて、第
二導電型埋め込み領域をゲート電極と同電位とするもの
とする。
【０００８】具体的には例えば、第一導電型ドリフト層
の表面から第二導電型埋め込み領域に達する第二導電型
コンタクト領域を形成し、その第二導電型コンタクト領
域の表面に接触するコンタクト電極をゲート電極と接続
するか、第一導電型ドリフト層の表面から第二導電型埋
め込み領域に達する凹部を形成し、露出した第二導電型
埋め込み領域の表面に接触する埋め込み電極をゲート電
極と接続するなどの方法による。
の表面から第二導電型埋め込み領域に達する第二導電型
コンタクト領域を形成し、その第二導電型コンタクト領
域の表面に接触するコンタクト電極をゲート電極と接続
するか、第一導電型ドリフト層の表面から第二導電型埋
め込み領域に達する凹部を形成し、露出した第二導電型
埋め込み領域の表面に接触する埋め込み電極をゲート電
極と接続するなどの方法による。
【０００９】これらの方法により、第二導電型埋め込み
領域の第一導電型ドリフト層に、第二導電型埋め込み領
域と第二導電型ゲート領域との両側から空乏層が広が
り、ゲート電圧に対する利得が大幅に向上する。第二導
電型埋め込み領域と第二導電型ゲート領域とが同電位と
なるために、寄生トランジスタが作用せず、両者間での
電流の流れが無くなる結果、誤動作が抑えられる。
領域の第一導電型ドリフト層に、第二導電型埋め込み領
域と第二導電型ゲート領域との両側から空乏層が広が
り、ゲート電圧に対する利得が大幅に向上する。第二導
電型埋め込み領域と第二導電型ゲート領域とが同電位と
なるために、寄生トランジスタが作用せず、両者間での
電流の流れが無くなる結果、誤動作が抑えられる。
【００１０】第二導電型埋め込み領域が形成されていな
い部分の上方部には、第一導電型ドリフト層の表面層に
第二導電型ゲート領域が形成されていても、ゲート絶縁
膜を介してゲート電極が設けられていても、ショットキ
ー接合を形成する金属膜が設けられていてもよい。
い部分の上方部には、第一導電型ドリフト層の表面層に
第二導電型ゲート領域が形成されていても、ゲート絶縁
膜を介してゲート電極が設けられていても、ショットキ
ー接合を形成する金属膜が設けられていてもよい。
【００１１】第二導電型ゲート領域が設けられておら
ず、第一導電型ドリフト層の表面に接触して設けられた
ショットキー接合を形成するゲート電極と、第一導電型
ソース領域に接触して設けられたソース電極と、第一導
電型ドレイン層の裏面に設けられたドレイン電極とを有
する炭化けい素縦形ＦＥＴにおいて、第二導電型埋め込
み領域をゲート電極と同電位としたものでもよい。
ず、第一導電型ドリフト層の表面に接触して設けられた
ショットキー接合を形成するゲート電極と、第一導電型
ソース領域に接触して設けられたソース電極と、第一導
電型ドレイン層の裏面に設けられたドレイン電極とを有
する炭化けい素縦形ＦＥＴにおいて、第二導電型埋め込
み領域をゲート電極と同電位としたものでもよい。
【００１２】その場合は、第二導電型埋め込み領域の第
一導電型ドリフト層に、第二導電型埋め込み領域とショ
ットキー接合を形成するゲート電極との両側から空乏層
が広がり、ゲート電圧に対する利得が大幅に向上する。
一導電型ドリフト層に、第二導電型埋め込み領域とショ
ットキー接合を形成するゲート電極との両側から空乏層
が広がり、ゲート電圧に対する利得が大幅に向上する。
【００１３】第一導電型ドリフト層の表面層に第一導電
型ドリフト層より高不純物濃度の第一導電型チャネル領
域を有するものとする。そのように第一導電型チャネル
領域の不純物濃度を制御することによって、しきい電圧
を制御することができ、また、ノーマリオフのＦＥＴと
することができる。
型ドリフト層より高不純物濃度の第一導電型チャネル領
域を有するものとする。そのように第一導電型チャネル
領域の不純物濃度を制御することによって、しきい電圧
を制御することができ、また、ノーマリオフのＦＥＴと
することができる。
【００１４】また、第一導電型炭化けい素ドレイン層上
に積層された炭化けい素からなる第一導電型ドリフト層
と、その第一導電型ドリフト層の表面層に選択的に互い
に隔離して形成された第二導電型ゲート領域、第一導電
型ソース領域と、第一導電型ドリフト層の表面層に形成
された第一導電型ドリフト層より高不純物濃度の第一導
電型チャネル領域と、第二導電型ゲート領域および第一
導電型ソース領域の下方に、それらと接続しないように
埋め込まれて選択的に形成された第二導電型埋め込み領
域と、第二導電型ゲート領域の表面に接触して設けられ
たゲート電極と、第一導電型ソース領域に接触して設け
られたソース電極と、第一導電型ドレイン層の裏面に設
けられたドレイン電極とを有する炭化けい素縦形ＦＥＴ
において、第一導電型チャネル領域が選択的に形成され
ているものとする。
に積層された炭化けい素からなる第一導電型ドリフト層
と、その第一導電型ドリフト層の表面層に選択的に互い
に隔離して形成された第二導電型ゲート領域、第一導電
型ソース領域と、第一導電型ドリフト層の表面層に形成
された第一導電型ドリフト層より高不純物濃度の第一導
電型チャネル領域と、第二導電型ゲート領域および第一
導電型ソース領域の下方に、それらと接続しないように
埋め込まれて選択的に形成された第二導電型埋め込み領
域と、第二導電型ゲート領域の表面に接触して設けられ
たゲート電極と、第一導電型ソース領域に接触して設け
られたソース電極と、第一導電型ドレイン層の裏面に設
けられたドレイン電極とを有する炭化けい素縦形ＦＥＴ
において、第一導電型チャネル領域が選択的に形成され
ているものとする。
【００１５】従来半導体基板の全面にしきい値電圧など
のチャネル特性の制御を目的とした不純物導入をおこな
っていたが、そのため一部で他の不純物領域と重なった
部分などで耐圧を低下させることがあった。不純物導入
を選択的に行うことにより、チャネル特性の制御と耐圧
設計が独立して行えるようになった。
のチャネル特性の制御を目的とした不純物導入をおこな
っていたが、そのため一部で他の不純物領域と重なった
部分などで耐圧を低下させることがあった。不純物導入
を選択的に行うことにより、チャネル特性の制御と耐圧
設計が独立して行えるようになった。
【００１６】例えば、第一導電型チャネル領域が第二導
電型埋め込み領域の上部にのみ存するようにすることに
より、第二導電型埋め込み領域の端部の影響を免れるこ
とができる。
電型埋め込み領域の上部にのみ存するようにすることに
より、第二導電型埋め込み領域の端部の影響を免れるこ
とができる。
【００１７】上記のような炭化けい素縦型ＦＥＴの製造
方法としては、第一のマスクの一部の一方の端により第
一導電型ソース領域の一方の端を規定し、第一のマスク
の他の部分により第二導電型埋め込み領域の端を規定し
てそれぞれの領域を形成するものとする。
方法としては、第一のマスクの一部の一方の端により第
一導電型ソース領域の一方の端を規定し、第一のマスク
の他の部分により第二導電型埋め込み領域の端を規定し
てそれぞれの領域を形成するものとする。
【００１８】第一のマスクの一部の一方の端により第一
導電型ソース領域の一方の端を規定し、第一のマスクの
一部の他方の端と第一のマスクの他の部分とにより第二
導電型ゲート領域を規定し、前記第一のマスクの他の部
分により第二導電型埋め込み領域の端を規定してもよ
い。
導電型ソース領域の一方の端を規定し、第一のマスクの
一部の他方の端と第一のマスクの他の部分とにより第二
導電型ゲート領域を規定し、前記第一のマスクの他の部
分により第二導電型埋め込み領域の端を規定してもよ
い。
【００１９】具体的な工程としては例えば、第一導電型
炭化けい素サブストレート上に炭化けい素からなる第一
導電型ドリフト層がエピタキシャル成長により積層され
た基板を用い、その第一導電型ドリフト層の表面上に第
一のマスクを形成する工程と、第一のマスクと一部が重
複するように第一のマスクとは異なる材料からなる第二
のマスクを形成する工程と、それらのマスクにより選択
的に第一導電型ドリフト層の表面層に第一導電型ソース
領域形成のための不純物を導入する工程と、第二のマス
クを除去する工程と、第一のマスクと一部が重複するよ
うに第一のマスクとは異なる材料からなる第三のマスク
を形成する工程と、それらのマスクにより選択的に第一
導電型ドリフト層の表面層に第二導電型ゲート領域形成
のための不純物を導入する工程と、第一のマスクの一部
を残して第一のマスク、第三のマスクを除去する工程
と、そのマスクにより選択的に第一導電型ドリフト層の
表面層に第二導電型埋め込み領域形成のための不純物を
導入する工程と、導入した不純物を活性化するための熱
処理工程と、炭化けい素基板表面に第四のマスクを形成
する工程と、そのマスクにより第一導電型ドリフト層の
表面から第二導電型埋め込み領域に達する凹部を形成す
る工程と、絶縁物からなる第五のマスクを形成する工程
と、金属膜を蒸着する工程と、その金属膜からなるゲー
ト電極、ソース電極、ドレイン電極を形成する工程とか
らなるものとする。
炭化けい素サブストレート上に炭化けい素からなる第一
導電型ドリフト層がエピタキシャル成長により積層され
た基板を用い、その第一導電型ドリフト層の表面上に第
一のマスクを形成する工程と、第一のマスクと一部が重
複するように第一のマスクとは異なる材料からなる第二
のマスクを形成する工程と、それらのマスクにより選択
的に第一導電型ドリフト層の表面層に第一導電型ソース
領域形成のための不純物を導入する工程と、第二のマス
クを除去する工程と、第一のマスクと一部が重複するよ
うに第一のマスクとは異なる材料からなる第三のマスク
を形成する工程と、それらのマスクにより選択的に第一
導電型ドリフト層の表面層に第二導電型ゲート領域形成
のための不純物を導入する工程と、第一のマスクの一部
を残して第一のマスク、第三のマスクを除去する工程
と、そのマスクにより選択的に第一導電型ドリフト層の
表面層に第二導電型埋め込み領域形成のための不純物を
導入する工程と、導入した不純物を活性化するための熱
処理工程と、炭化けい素基板表面に第四のマスクを形成
する工程と、そのマスクにより第一導電型ドリフト層の
表面から第二導電型埋め込み領域に達する凹部を形成す
る工程と、絶縁物からなる第五のマスクを形成する工程
と、金属膜を蒸着する工程と、その金属膜からなるゲー
ト電極、ソース電極、ドレイン電極を形成する工程とか
らなるものとする。
【００２０】そのようにすれば、チャネルとなる部分の
実質的な寸法が、第一のマスクによる第一導電型ソース
領域と第二導電型埋め込み層とで決まるので、マスク合
わせによる不均一が回避され、精密な制御が可能にな
る。これにより、オン抵抗の小さいＦＥＴを製造するこ
とができる。
実質的な寸法が、第一のマスクによる第一導電型ソース
領域と第二導電型埋め込み層とで決まるので、マスク合
わせによる不均一が回避され、精密な制御が可能にな
る。これにより、オン抵抗の小さいＦＥＴを製造するこ
とができる。
【００２１】更に、第一導電型ソース領域、第二導電型
埋め込み領域形成のための不純物の導入がいずれもイオ
ン注入によっておこなわれるものとすれば、ＳｉＣにお
いても確実に不純物領域の形成ができる。
埋め込み領域形成のための不純物の導入がいずれもイオ
ン注入によっておこなわれるものとすれば、ＳｉＣにお
いても確実に不純物領域の形成ができる。
【００２２】
【発明の実施の形態】以下本発明について、実施例を示
しながら詳細に説明する。ただし、図９と共通の部分、
あるいは本発明とかかわりのない部分については説明を
省略する。本発明の重要な応用例としてｎチャネル型の
ＦＥＴを例に取っているが、導電型を逆にしたｐチャネ
ル型のＦＥＴにも本発明が適応可能なことは勿論であ
る。なお、ＳｉＣには良く知られているように、多くの
ポリタイプが存在するが、主に６Ｈおよび４Ｈと呼ばれ
るものを対象としている。
しながら詳細に説明する。ただし、図９と共通の部分、
あるいは本発明とかかわりのない部分については説明を
省略する。本発明の重要な応用例としてｎチャネル型の
ＦＥＴを例に取っているが、導電型を逆にしたｐチャネ
ル型のＦＥＴにも本発明が適応可能なことは勿論であ
る。なお、ＳｉＣには良く知られているように、多くの
ポリタイプが存在するが、主に６Ｈおよび４Ｈと呼ばれ
るものを対象としている。
【００２３】［実施例１］図１は本発明第一の実施例
（以下実施例１と記す。以下同様）にかかるＳｉＣＪＦ
ＥＴの単位セルの断面図である。
（以下実施例１と記す。以下同様）にかかるＳｉＣＪＦ
ＥＴの単位セルの断面図である。
【００２４】ｎ+ ドレイン層２１ａ上にエピタキシャル
成長によりｎドリフト層２１ｂが積層されたウェハにお
いて、ｎドリフト層２１ｂの表面から少し深い位置に選
択的にｐ+ 埋め込み領域２２が形成され、ｐ+ 埋め込み
領域２２の上方にはｎドリフト層２１ｂよりドナー濃度
の高いｎチャネル領域３０がある。そのｎチャネル領域
３０の表面層にはｐゲート領域２４、ｎ+ ソース領域２
３およびｐ+ 埋め込み領域２２に達するｐ+ コンタクト
領域２２ａが互いに分離して形成されている。ｐゲート
領域２４の表面上にはゲート電極２６が、ｎ+ ソース領
域２３の表面上にはソース電極２７が、ｐ+ コンタクト
領域２２ａの表面上にはコンタクト電極２６ａがそれぞ
れ設けられ、またｎ+ ドレイン層２１ａの裏面に接触し
てドレイン電極２８が設けられている。ゲート電極２６
とコンタクト電極２６ａとは短絡されている。各オーミ
ック電極用の金属としてはｐ型領域上にはチタン（Ｔ
ｉ）やアルミニウム（Ａｌ）、またはその合金、ｎ型領
域上にはニッケル（Ｎｉ）などが一般的ではあるが、ｐ
型領域やｎ型領域の表面濃度が１×１０19cm-3以上にな
ると、いずれの金属でもオーミック接触を取れるように
なる。２９は絶縁膜である。
成長によりｎドリフト層２１ｂが積層されたウェハにお
いて、ｎドリフト層２１ｂの表面から少し深い位置に選
択的にｐ+ 埋め込み領域２２が形成され、ｐ+ 埋め込み
領域２２の上方にはｎドリフト層２１ｂよりドナー濃度
の高いｎチャネル領域３０がある。そのｎチャネル領域
３０の表面層にはｐゲート領域２４、ｎ+ ソース領域２
３およびｐ+ 埋め込み領域２２に達するｐ+ コンタクト
領域２２ａが互いに分離して形成されている。ｐゲート
領域２４の表面上にはゲート電極２６が、ｎ+ ソース領
域２３の表面上にはソース電極２７が、ｐ+ コンタクト
領域２２ａの表面上にはコンタクト電極２６ａがそれぞ
れ設けられ、またｎ+ ドレイン層２１ａの裏面に接触し
てドレイン電極２８が設けられている。ゲート電極２６
とコンタクト電極２６ａとは短絡されている。各オーミ
ック電極用の金属としてはｐ型領域上にはチタン（Ｔ
ｉ）やアルミニウム（Ａｌ）、またはその合金、ｎ型領
域上にはニッケル（Ｎｉ）などが一般的ではあるが、ｐ
型領域やｎ型領域の表面濃度が１×１０19cm-3以上にな
ると、いずれの金属でもオーミック接触を取れるように
なる。２９は絶縁膜である。
【００２５】主なディメンジョンの一例は、次のような
値である。ｎ+ ドレイン層２１ａの不純物濃度は１×１
０18cm-3、厚さ３５０μm 、ｎドリフト層２１ｂのそれ
は、１×１０16cm-3、厚さ９μm 。ｐ+ 埋め込み領域２
２の最高不純物濃度は１×１０19cm-3、厚さ０．３μm
で、その上に０．８μm のｎチャネル領域３０がある。
ｐ+ 埋め込み領域２２の間の間隔は、約５μm である。
ｎ+ ソース領域２３の表面不純物濃度は１×１０19ｃｍ
3 、接合深さ０．２μm で、幅は約３μm 、ｐゲート領
域２４のそれらは、１×１０19cm-3、接合深さ０．２μ
m 、幅は約１０μm 、ｐ+ コンタクト領域２２ａのそれ
らは、１×１０19cm-3、接合深さ１．０μm 、幅は約３
μm である。ｎ+ ソース領域２３とｐゲート領域２４と
の間の間隔は約１μm である。図の単位セルのピッチは
約２５μm である。
値である。ｎ+ ドレイン層２１ａの不純物濃度は１×１
０18cm-3、厚さ３５０μm 、ｎドリフト層２１ｂのそれ
は、１×１０16cm-3、厚さ９μm 。ｐ+ 埋め込み領域２
２の最高不純物濃度は１×１０19cm-3、厚さ０．３μm
で、その上に０．８μm のｎチャネル領域３０がある。
ｐ+ 埋め込み領域２２の間の間隔は、約５μm である。
ｎ+ ソース領域２３の表面不純物濃度は１×１０19ｃｍ
3 、接合深さ０．２μm で、幅は約３μm 、ｐゲート領
域２４のそれらは、１×１０19cm-3、接合深さ０．２μ
m 、幅は約１０μm 、ｐ+ コンタクト領域２２ａのそれ
らは、１×１０19cm-3、接合深さ１．０μm 、幅は約３
μm である。ｎ+ ソース領域２３とｐゲート領域２４と
の間の間隔は約１μm である。図の単位セルのピッチは
約２５μm である。
【００２６】図７の従来のＪＦＥＴと違っている点は、
ｎ+ ソース領域２３とｐ+ コンタクト領域２２ａとが分
離して形成されているため、ソース電極２７がｐ+ 埋め
込み領域２２に接触していない点である。そして、ｐ+
埋め込み領域２２は、ｐ+ コンタクト領域２２ａを介し
てｐゲート領域２４と同じ電位とされている。またｐゲ
ート領域２４が広い範囲にわたって配置されているが、
本質的な違いはなく、ＪＦＥＴの実施例の一形態であ
る。
ｎ+ ソース領域２３とｐ+ コンタクト領域２２ａとが分
離して形成されているため、ソース電極２７がｐ+ 埋め
込み領域２２に接触していない点である。そして、ｐ+
埋め込み領域２２は、ｐ+ コンタクト領域２２ａを介し
てｐゲート領域２４と同じ電位とされている。またｐゲ
ート領域２４が広い範囲にわたって配置されているが、
本質的な違いはなく、ＪＦＥＴの実施例の一形態であ
る。
【００２７】図２（ａ）ないし（ｆ）および図３（ａ）
ないし（ｄ）は、図１の実施例１のＳｉＣＪＦＥＴの製
造方法を説明するための製造工程順の表面近傍の部分断
面図である。以下順に説明する。
ないし（ｄ）は、図１の実施例１のＳｉＣＪＦＥＴの製
造方法を説明するための製造工程順の表面近傍の部分断
面図である。以下順に説明する。
【００２８】先ず、ｎ+ ドレイン層２１ａ上に燐ドープ
のｎドリフト層２１ｂをエピタキシャル成長により積層
した４Ｈ−ＳｉＣ基板を準備する。例えば、ｎドリフト
層２１ｂの不純物濃度は１×１０16ｃｍ-3、厚さは１０
μｍである。そのｎドリフト層４１ｂの表面上に、多結
晶シリコン膜１を減圧ＣＶＤ法により堆積し、フォトリ
ソグラフィでパターンを形成して、第一マスクＭ１とす
る［図２（ａ）］。第一マスクＭ１は、中央部のＭ１ａ
と両側のＭ１ｂ、Ｍ１ｃの各部分からなる。多結晶シリ
コン膜１の厚さは１μｍとした。第一マスクＭ１は必ず
しも多結晶シリコン膜である必要はなく、選択的なエッ
チングのマスクとなるものであれば、シリコンプロセス
などによく用いられる酸化けい素膜（以下ＳｉＯ2 膜と
記す）、窒化けい素膜あるいはフォトレジストであって
もよい。但し高温でイオン注入をする場合には、多結晶
シリコンなどの高温に絶える材料を用いる必要がある。
のｎドリフト層２１ｂをエピタキシャル成長により積層
した４Ｈ−ＳｉＣ基板を準備する。例えば、ｎドリフト
層２１ｂの不純物濃度は１×１０16ｃｍ-3、厚さは１０
μｍである。そのｎドリフト層４１ｂの表面上に、多結
晶シリコン膜１を減圧ＣＶＤ法により堆積し、フォトリ
ソグラフィでパターンを形成して、第一マスクＭ１とす
る［図２（ａ）］。第一マスクＭ１は、中央部のＭ１ａ
と両側のＭ１ｂ、Ｍ１ｃの各部分からなる。多結晶シリ
コン膜１の厚さは１μｍとした。第一マスクＭ１は必ず
しも多結晶シリコン膜である必要はなく、選択的なエッ
チングのマスクとなるものであれば、シリコンプロセス
などによく用いられる酸化けい素膜（以下ＳｉＯ2 膜と
記す）、窒化けい素膜あるいはフォトレジストであって
もよい。但し高温でイオン注入をする場合には、多結晶
シリコンなどの高温に絶える材料を用いる必要がある。
【００２９】多結晶シリコン膜１の第一マスクＭ１の上
に熱ＣＶＤ法によりＳｉＯ2 膜２を堆積し、フォトリソ
グラフィでパターンを形成して、第二マスクＭ２とした
後、これら第一、第二マスクＭ１、Ｍ２により規定され
た領域に、ｐ型不純物となるイオン例えばほう素（以下
Ｂと記す）イオン５ａを注入する［同図（ｂ）］。５ｂ
は注入されたＢ原子である。これはｐ+ コンタクト領域
２２ａ形成のためであり、加速電圧は３０、１００、３
００、９００ｋｅＶ、ドーズ量は約５×１０15ｃｍ-2で
ある。イオン注入時の温度は、約８００℃である。高温
でイオン注入することにより、活性化率を向上させるこ
とができる。第二マスクＭ２は、必ずしもＳｉＯ2 膜で
ある必要はないが、後の工程で第一マスクＭ１を残した
まま除去することが必要であるため、第一マスクＭ１と
は異なる材料とし、選択的なエッチングができるように
する必要がある。例えば、第一マスクＭ１として多結晶
シリコン膜を使用した場合、第二マスクＭ２として、上
の例のようにＳｉＯ2 膜を用いれば、ふっ酸により第二
マスクＭ２だけを除去可能である。その逆も可能であ
り、その場合には四塩化炭素と酸素の混合ガス等を用い
た反応性イオンエッチング（以下ＲＩＥと記す）によ
り、ＳｉＯ2 膜と多結晶シリコン膜のエッチング速度を
制御して多結晶シリコン膜のみをエッチングすることが
可能である。このように、第一マスクＭ１に対して選択
的な除去のできるものであればよい。第二のマスクＭ２
は、端が第一マスクＭ１上にあれば良いのでマスク合わ
せは容易である。ｐ型不純物としてはＢの他にアルミニ
ウム（以下Ａｌと記す）などが用いられる。
に熱ＣＶＤ法によりＳｉＯ2 膜２を堆積し、フォトリソ
グラフィでパターンを形成して、第二マスクＭ２とした
後、これら第一、第二マスクＭ１、Ｍ２により規定され
た領域に、ｐ型不純物となるイオン例えばほう素（以下
Ｂと記す）イオン５ａを注入する［同図（ｂ）］。５ｂ
は注入されたＢ原子である。これはｐ+ コンタクト領域
２２ａ形成のためであり、加速電圧は３０、１００、３
００、９００ｋｅＶ、ドーズ量は約５×１０15ｃｍ-2で
ある。イオン注入時の温度は、約８００℃である。高温
でイオン注入することにより、活性化率を向上させるこ
とができる。第二マスクＭ２は、必ずしもＳｉＯ2 膜で
ある必要はないが、後の工程で第一マスクＭ１を残した
まま除去することが必要であるため、第一マスクＭ１と
は異なる材料とし、選択的なエッチングができるように
する必要がある。例えば、第一マスクＭ１として多結晶
シリコン膜を使用した場合、第二マスクＭ２として、上
の例のようにＳｉＯ2 膜を用いれば、ふっ酸により第二
マスクＭ２だけを除去可能である。その逆も可能であ
り、その場合には四塩化炭素と酸素の混合ガス等を用い
た反応性イオンエッチング（以下ＲＩＥと記す）によ
り、ＳｉＯ2 膜と多結晶シリコン膜のエッチング速度を
制御して多結晶シリコン膜のみをエッチングすることが
可能である。このように、第一マスクＭ１に対して選択
的な除去のできるものであればよい。第二のマスクＭ２
は、端が第一マスクＭ１上にあれば良いのでマスク合わ
せは容易である。ｐ型不純物としてはＢの他にアルミニ
ウム（以下Ａｌと記す）などが用いられる。
【００３０】ＳｉＯ2 膜の第二マスクＭ２を除去し、再
度熱ＣＶＤ法によりＳｉＯ2 膜２を堆積し、フォトリソ
グラフィでパターンを形成して、第三マスクＭ３とした
後、これら第一、第三マスクＭ１、Ｍ３で規定される領
域に、ｎ型不純物となるイオン例えば窒素（以下Ｎと記
す）イオン４ａを注入する［同図（ｃ）］。４ｂは注入
されたＮ原子である。これはｎ+ ソース領域２３形成の
ためであり、加速電圧は１００ｋｅＶ、ドーズ量は約５
×１０15ｃｍ-2である。この場合も第三マスクＭ３は必
ずしもＳｉＯ2 膜である必要はなく、後の工程で第一マ
スクＭ１に対して選択的な除去のできるものであればよ
い。第三マスクＭ３は、端が第一のマスクＭ１上にあれ
ば良いのでマスク合わせは容易である。ｎ型不純物とな
る不純物としてはＮの他に燐（以下Ｐと記す）などを用
いることができる。
度熱ＣＶＤ法によりＳｉＯ2 膜２を堆積し、フォトリソ
グラフィでパターンを形成して、第三マスクＭ３とした
後、これら第一、第三マスクＭ１、Ｍ３で規定される領
域に、ｎ型不純物となるイオン例えば窒素（以下Ｎと記
す）イオン４ａを注入する［同図（ｃ）］。４ｂは注入
されたＮ原子である。これはｎ+ ソース領域２３形成の
ためであり、加速電圧は１００ｋｅＶ、ドーズ量は約５
×１０15ｃｍ-2である。この場合も第三マスクＭ３は必
ずしもＳｉＯ2 膜である必要はなく、後の工程で第一マ
スクＭ１に対して選択的な除去のできるものであればよ
い。第三マスクＭ３は、端が第一のマスクＭ１上にあれ
ば良いのでマスク合わせは容易である。ｎ型不純物とな
る不純物としてはＮの他に燐（以下Ｐと記す）などを用
いることができる。
【００３１】ＳｉＯ2 膜の第三マスクＭ３を除去し、フ
ォトリソグラフィで第一マスクの一部Ｍ１ｂ、Ｍ１ｃも
除去し、第一マスクの一部Ｍ１ａだけを残す。残した第
一マスクの一部Ｍ１ａをマスクにして再びＢイオン５ａ
を注入する。［同図（ｄ）］。これはｐ+ 埋め込み領域
２２形成のためであり、加速電圧は８００ｋｅＶ、ドー
ズ量は約１×１０15ｃｍ-2である。加速電圧を高めたの
は、深い不純物領域を形成するためである。ｐ型不純物
としてはＢの他にＡｌなどを用いてもよい。
ォトリソグラフィで第一マスクの一部Ｍ１ｂ、Ｍ１ｃも
除去し、第一マスクの一部Ｍ１ａだけを残す。残した第
一マスクの一部Ｍ１ａをマスクにして再びＢイオン５ａ
を注入する。［同図（ｄ）］。これはｐ+ 埋め込み領域
２２形成のためであり、加速電圧は８００ｋｅＶ、ドー
ズ量は約１×１０15ｃｍ-2である。加速電圧を高めたの
は、深い不純物領域を形成するためである。ｐ型不純物
としてはＢの他にＡｌなどを用いてもよい。
【００３２】残した第一マスクの一部Ｍ１ａを除去し、
多結晶シリコンを堆積した後フォトリソグラフィでパタ
ーンを形成して、第四マスクＭ４とした後、第四マスク
Ｍ４で規定される領域に、ｐ型不純物となるイオン例え
ばＢイオン５ａを注入する［同図（ｄ）］。５ｂは注入
されたＢ原子である。これはｐゲート領域２４形成のた
めであり、加速電圧は１００ｋｅＶ、ドーズ量は約５×
１０15ｃｍ-2である。この場合も第四マスクＭ４は必ず
しも多結晶シリコン膜である必要はなく、ＣＶＤＳｉＯ
2 膜でもよい。第四マスクＭ４は、ｎ+ ソース領域２３
と厳密なマスクあわせは必要ない。ｐ型不純物となる不
純物としてはＢの他にＡｌなどを用いることができる。
多結晶シリコンを堆積した後フォトリソグラフィでパタ
ーンを形成して、第四マスクＭ４とした後、第四マスク
Ｍ４で規定される領域に、ｐ型不純物となるイオン例え
ばＢイオン５ａを注入する［同図（ｄ）］。５ｂは注入
されたＢ原子である。これはｐゲート領域２４形成のた
めであり、加速電圧は１００ｋｅＶ、ドーズ量は約５×
１０15ｃｍ-2である。この場合も第四マスクＭ４は必ず
しも多結晶シリコン膜である必要はなく、ＣＶＤＳｉＯ
2 膜でもよい。第四マスクＭ４は、ｎ+ ソース領域２３
と厳密なマスクあわせは必要ない。ｐ型不純物となる不
純物としてはＢの他にＡｌなどを用いることができる。
【００３３】第四マスクＭ４を除去し、全面にＮイオン
４ａを注入する。［同図（ｆ）］。４ｂは注入されたＮ
原子である。これはｎチャネル領域３０の濃度制御のた
めであり、加速電圧は２００ｋｅＶ、ドーズ量は約１×
１０12ｃｍ-2である。この前にｐ+ 埋め込み領域２２の
ための深いイオン注入をおこなっているため、ｐ+ 埋め
込み領域２２上のｎドリフト層２１ｂのｎチャネル領域
３０となる部分には幾分かのＢ原子が注入されている
が、このＮイオンの注入により、表面層の比抵抗を安定
させることができる。熱処理後の表面層の不純物濃度
は、約５×１０15ｃｍ -3 になる。
４ａを注入する。［同図（ｆ）］。４ｂは注入されたＮ
原子である。これはｎチャネル領域３０の濃度制御のた
めであり、加速電圧は２００ｋｅＶ、ドーズ量は約１×
１０12ｃｍ-2である。この前にｐ+ 埋め込み領域２２の
ための深いイオン注入をおこなっているため、ｐ+ 埋め
込み領域２２上のｎドリフト層２１ｂのｎチャネル領域
３０となる部分には幾分かのＢ原子が注入されている
が、このＮイオンの注入により、表面層の比抵抗を安定
させることができる。熱処理後の表面層の不純物濃度
は、約５×１０15ｃｍ -3 になる。
【００３４】１６００℃、２時間の熱処理をおこない、
注入した不純物を活性化することによってｎ+ ソース領
域２３、ｐゲート領域２４、ｐ+ 埋め込み領域２２、ｐ
+ コンタクト領域２２ａの各領域が形成される［図３
（ａ）］。先に述べたようにＳｉＣでは不純物の拡散が
殆ど起きないが、加速電圧の調節により、不純物領域の
形成される深さを制御することができる。例えば、ｐ+
埋め込み領域２２は、加速電圧を８００ｋｅＶと高くし
たことによって、深さ０．８μｍを中心にして、厚さ
０．３μｍの層ができており、その上には約０．６μｍ
のｎドリフト領域４１ｂが残されている。ｐゲート領域
２４、ｎ+ ソース領域２３の深さは、約０．２μｍであ
る。
注入した不純物を活性化することによってｎ+ ソース領
域２３、ｐゲート領域２４、ｐ+ 埋め込み領域２２、ｐ
+ コンタクト領域２２ａの各領域が形成される［図３
（ａ）］。先に述べたようにＳｉＣでは不純物の拡散が
殆ど起きないが、加速電圧の調節により、不純物領域の
形成される深さを制御することができる。例えば、ｐ+
埋め込み領域２２は、加速電圧を８００ｋｅＶと高くし
たことによって、深さ０．８μｍを中心にして、厚さ
０．３μｍの層ができており、その上には約０．６μｍ
のｎドリフト領域４１ｂが残されている。ｐゲート領域
２４、ｎ+ ソース領域２３の深さは、約０．２μｍであ
る。
【００３５】表面に、ＣＶＤ法により、ＳｉＯ2 膜２を
堆積する［同図（ｂ）］。フォトリソグラフィで第五マ
スクＭ５を形成し、ふっ酸による湿式エッチングで、Ｓ
ｉＯ2 膜２に窓開けする［同図（ｃ）］。
堆積する［同図（ｂ）］。フォトリソグラフィで第五マ
スクＭ５を形成し、ふっ酸による湿式エッチングで、Ｓ
ｉＯ2 膜２に窓開けする［同図（ｃ）］。
【００３６】アルミニウム合金膜を蒸着し、パターン形
成して、ソース電極２７、ゲート電極２６およびコンタ
クト電極２６ａとする。ｎ+ サブストレートの裏面にも
ドレイン電極を設けてプロセスを完了する［同図
（ｄ）］。上記のような製造方法をとることにより、図
１の高耐圧ＳｉＣ縦型ＪＦＥＴとすることができた。
成して、ソース電極２７、ゲート電極２６およびコンタ
クト電極２６ａとする。ｎ+ サブストレートの裏面にも
ドレイン電極を設けてプロセスを完了する［同図
（ｄ）］。上記のような製造方法をとることにより、図
１の高耐圧ＳｉＣ縦型ＪＦＥＴとすることができた。
【００３７】図９の従来のＪＦＥＴでは、ソース電極１
７がｎ+ ソース領域１３とｐ+ コンタクト領域１２ａと
に共通に接触しており、ｐ+ 埋め込み領域１２がソース
電極１７と同電位とされていた。そのとき、ゲート電極
１７に正の電圧を印加した場合、ｐゲート領域１４側だ
けから空乏層が広がるために、ｎチャネル領域３０のピ
ンチオフが速やかにおこなわれなかった。
７がｎ+ ソース領域１３とｐ+ コンタクト領域１２ａと
に共通に接触しており、ｐ+ 埋め込み領域１２がソース
電極１７と同電位とされていた。そのとき、ゲート電極
１７に正の電圧を印加した場合、ｐゲート領域１４側だ
けから空乏層が広がるために、ｎチャネル領域３０のピ
ンチオフが速やかにおこなわれなかった。
【００３８】それに対し、図１のＪＦＥＴの特徴は、ｐ
+ コンタクト領域２２ａ上のコンタクト電極２６ａがソ
ース電極２７と短絡されておらず、ゲート電極２６と短
絡されていることである。本実施例のようにすると、ｐ
+ 埋め込み領域２２は、ゲート電極２７と同電位に保た
れる。ゲート電極２６に負の電圧を印加することによっ
て、ｐゲート領域２４とｐ+ コンタクト領域２２ａとの
両者がゲートとして働き、ｎチャネル領域３０に上下両
側から空乏層が広がって、効率良くピンチオフすること
ができる。このことは小さなゲート電圧でソース・ドレ
イン間の電流が大きく変化することを意味しており、し
たがってゲート電圧に対する利得が大きいと言える。
+ コンタクト領域２２ａ上のコンタクト電極２６ａがソ
ース電極２７と短絡されておらず、ゲート電極２６と短
絡されていることである。本実施例のようにすると、ｐ
+ 埋め込み領域２２は、ゲート電極２７と同電位に保た
れる。ゲート電極２６に負の電圧を印加することによっ
て、ｐゲート領域２４とｐ+ コンタクト領域２２ａとの
両者がゲートとして働き、ｎチャネル領域３０に上下両
側から空乏層が広がって、効率良くピンチオフすること
ができる。このことは小さなゲート電圧でソース・ドレ
イン間の電流が大きく変化することを意味しており、し
たがってゲート電圧に対する利得が大きいと言える。
【００３９】さらに従来構造では、ｐゲート領域１４と
ｐ+ 埋め込み領域１２とが、別電位となることがあり、
その場合寄生トランジスタを生じて、ゲート電極１６に
負のバイアスをかけたとき、ｐ+ 埋め込み領域１２から
ｐゲート領域１４へと電流が流れる現象が発生すること
がある。そのようになると、もはや電流制御が不可能と
なってしまう。
ｐ+ 埋め込み領域１２とが、別電位となることがあり、
その場合寄生トランジスタを生じて、ゲート電極１６に
負のバイアスをかけたとき、ｐ+ 埋め込み領域１２から
ｐゲート領域１４へと電流が流れる現象が発生すること
がある。そのようになると、もはや電流制御が不可能と
なってしまう。
【００４０】しかしながら、本発明のような構造にすれ
ば、ｐゲート領域２４とｐ+ 埋め込み領域２２とは同電
位なので、寄生トランジスタを生じて両者間に電流が流
れることが無く、前記のような不具合は発生しない。
ば、ｐゲート領域２４とｐ+ 埋め込み領域２２とは同電
位なので、寄生トランジスタを生じて両者間に電流が流
れることが無く、前記のような不具合は発生しない。
【００４１】また、上記の製造方法とすれば、第一マス
クの一部Ｍ１ｂの端によってｎ+ ソース領域２３が規定
され、第一マスクの一部Ｍ１ｂの別の端と、第一マスク
の別の部分Ｍ１ａとによってｐゲート領域２４が規定さ
れている。さらに第一マスクの別の部分Ｍ１ａによっ
て、ｐ+ 埋め込み領域２２の端が規定されている。この
ように、不純物領域が第一マスクＭ１だけで規定されて
いるため、それぞれが整合しており、位置ずれ等のマス
ク合わせによる不均一の問題が起こり得ない。第一マス
クＭ１のパターン形成後に、各不純物領域の寸法が確認
できるという利点もある。
クの一部Ｍ１ｂの端によってｎ+ ソース領域２３が規定
され、第一マスクの一部Ｍ１ｂの別の端と、第一マスク
の別の部分Ｍ１ａとによってｐゲート領域２４が規定さ
れている。さらに第一マスクの別の部分Ｍ１ａによっ
て、ｐ+ 埋め込み領域２２の端が規定されている。この
ように、不純物領域が第一マスクＭ１だけで規定されて
いるため、それぞれが整合しており、位置ずれ等のマス
ク合わせによる不均一の問題が起こり得ない。第一マス
クＭ１のパターン形成後に、各不純物領域の寸法が確認
できるという利点もある。
【００４２】チャネル領域の長さはＭＯＳＦＥＴの特性
を決定する主たるパラメータであることから、その制御
は応用上極めて重要であるが、本実施例１のＳｉＣＪＦ
ＥＴでは、実質的にチャネル長となるのは、ｐゲート領
域２４の下部のｎチャネル領域５０であり、チャネル長
が短く均一に、精度よく形成され、安定した特性と高い
歩留まりが得られる。試作した１５００ＶクラスのＪＦ
ＥＴのオン抵抗は、１５ｍΩ・ｃｍ-2と低い値を示し
た。
を決定する主たるパラメータであることから、その制御
は応用上極めて重要であるが、本実施例１のＳｉＣＪＦ
ＥＴでは、実質的にチャネル長となるのは、ｐゲート領
域２４の下部のｎチャネル領域５０であり、チャネル長
が短く均一に、精度よく形成され、安定した特性と高い
歩留まりが得られる。試作した１５００ＶクラスのＪＦ
ＥＴのオン抵抗は、１５ｍΩ・ｃｍ-2と低い値を示し
た。
【００４３】また、ｐ+ 埋め込み領域２２を加速電圧の
高いイオン注入で形成して、接合深さを深くしたため、
容易に１５００Ｖ以上の高耐圧が実現できた。ｐ+ 埋め
込み領域２２の上部のｎドリフト層にＮイオンを注入し
ｎチャネル領域３０としたことによって、ＪＦＥＴのし
きい電圧を制御することができ、条件によってノーマリ
オフのＦＥＴとすることもできる。
高いイオン注入で形成して、接合深さを深くしたため、
容易に１５００Ｖ以上の高耐圧が実現できた。ｐ+ 埋め
込み領域２２の上部のｎドリフト層にＮイオンを注入し
ｎチャネル領域３０としたことによって、ＪＦＥＴのし
きい電圧を制御することができ、条件によってノーマリ
オフのＦＥＴとすることもできる。
【００４４】製造方法としては、幾つかの変形も考えら
れる。例えば、ｎ+ ソース領域２３とｐゲート領域２４
とを形成するためのイオン注入の順序は逆でもよい。ま
た、ｎチャネル領域３０の不純物濃度制御のためのイオ
ン注入は最初におこなってもよい。ｐ+ コンタクト領域
２２ａは高度に繊細なマスク合わせをする必要がないの
で、そのイオン注入は、マスクＭ１とは別におこなって
も良い。イオン注入を１０００℃というような高温でな
く、もっと低温でおこなうことにすれば、マスク材料の
選択幅が広げられる。
れる。例えば、ｎ+ ソース領域２３とｐゲート領域２４
とを形成するためのイオン注入の順序は逆でもよい。ま
た、ｎチャネル領域３０の不純物濃度制御のためのイオ
ン注入は最初におこなってもよい。ｐ+ コンタクト領域
２２ａは高度に繊細なマスク合わせをする必要がないの
で、そのイオン注入は、マスクＭ１とは別におこなって
も良い。イオン注入を１０００℃というような高温でな
く、もっと低温でおこなうことにすれば、マスク材料の
選択幅が広げられる。
【００４５】ｎドリフト層２１ｂをエピタキシャル成長
した後、その表面層にｐ+ 埋め込み領域２２のための不
純物を導入し、更にエピタキシャル法によりｎチャネル
領域３０を成長させる等の方法を取ることもできる。
した後、その表面層にｐ+ 埋め込み領域２２のための不
純物を導入し、更にエピタキシャル法によりｎチャネル
領域３０を成長させる等の方法を取ることもできる。
【００４６】［実施例２］図４は本発明第二の実施例に
かかるＳｉＣＪＦＥＴの部分断面図である。これは図１
の実施例１の変形例である。
かかるＳｉＣＪＦＥＴの部分断面図である。これは図１
の実施例１の変形例である。
【００４７】この例では、ｐ+ 埋め込み領域３２に達す
るｐ+ コンタクト領域が形成されておらず、ＳｉＣ基板
表面に凹部３２ａが形成されて、ｐ+ 埋め込み領域３２
に接触するコンタクト電極３６ａが設けられている。そ
してそのコンタクト電極３６ａは、ゲート電極３６と短
絡されている。
るｐ+ コンタクト領域が形成されておらず、ＳｉＣ基板
表面に凹部３２ａが形成されて、ｐ+ 埋め込み領域３２
に接触するコンタクト電極３６ａが設けられている。そ
してそのコンタクト電極３６ａは、ゲート電極３６と短
絡されている。
【００４８】凹部３２ａ形成の方法としては、図３
（ｂ）の後フォトリソグラフィでレジストおよび酸化膜
のパターンを形成し、それをマスクにして四ふっ化炭素
（ＣＦ4）と酸素（Ｏ2 ）との混合ガスを用いた反応性
イオンエッチング（ＲＩＥ）により形成することができ
る。
（ｂ）の後フォトリソグラフィでレジストおよび酸化膜
のパターンを形成し、それをマスクにして四ふっ化炭素
（ＣＦ4）と酸素（Ｏ2 ）との混合ガスを用いた反応性
イオンエッチング（ＲＩＥ）により形成することができ
る。
【００４９】この例でも、ｐ+ 埋め込み領域３２は、ゲ
ート電極３６と同電位に保たれ、ｐゲート領域３４とｐ
+ コンタクト領域３２ａとの両者がゲートとして働き、
ｎチャネル領域４０に上下両側から空乏層が広がって、
小さなゲート電圧で速やかにピンチオフすることができ
る。また、ｐゲート領域３４とｐ+ 埋め込み領域３２と
は同電位なので、寄生トランジスタを生じない。従っ
て、両者間に電流が流れて制御が不可能となることが無
い。この実施例２のＪＦＥＴの構造にすれば、深いｐ+
コンタクト領域を形成するためのイオン注入が不要であ
る。なお、この構造は後述の例にも適用できる。
ート電極３６と同電位に保たれ、ｐゲート領域３４とｐ
+ コンタクト領域３２ａとの両者がゲートとして働き、
ｎチャネル領域４０に上下両側から空乏層が広がって、
小さなゲート電圧で速やかにピンチオフすることができ
る。また、ｐゲート領域３４とｐ+ 埋め込み領域３２と
は同電位なので、寄生トランジスタを生じない。従っ
て、両者間に電流が流れて制御が不可能となることが無
い。この実施例２のＪＦＥＴの構造にすれば、深いｐ+
コンタクト領域を形成するためのイオン注入が不要であ
る。なお、この構造は後述の例にも適用できる。
【００５０】［実施例３］図５は本発明第三の実施例に
かかるＳｉＣＪＦＥＴの部分断面図である。この例で
は、ゲート電極４６が接触するｐゲート領域４４が分割
され、ｐ+ 埋め込み領域４２の欠落部の上方には形成さ
れていない。その間では、ｎチャネル領域５０の表面上
に酸化膜４５を介してゲート電極４６が設けられてい
る。コンタクト電極４６ａがソース電極４７とは分離さ
れており、ゲート電極４６と短絡されている点はこれま
での例と同じであり、速やかなスイッチングが可能であ
る。
かかるＳｉＣＪＦＥＴの部分断面図である。この例で
は、ゲート電極４６が接触するｐゲート領域４４が分割
され、ｐ+ 埋め込み領域４２の欠落部の上方には形成さ
れていない。その間では、ｎチャネル領域５０の表面上
に酸化膜４５を介してゲート電極４６が設けられてい
る。コンタクト電極４６ａがソース電極４７とは分離さ
れており、ゲート電極４６と短絡されている点はこれま
での例と同じであり、速やかなスイッチングが可能であ
る。
【００５１】ゲート電極４６に負の電圧を印加したと
き、ゲート酸化膜４５直下のｎチャネル領域５０の表面
層に、キャリアが誘起された蓄積層を生じ、オン抵抗を
低減できる。
き、ゲート酸化膜４５直下のｎチャネル領域５０の表面
層に、キャリアが誘起された蓄積層を生じ、オン抵抗を
低減できる。
【００５２】［実施例４］図６は本発明第四の実施例に
かかるＳｉＣＭＥＳＦＥＴの部分断面図である。図１の
ＳｉＣＪＦＥＴと違っている点は、ゲート電極５６がｎ
チャネル領域６０の表面に接触している点である。ここ
で、ゲート電極５６は、ｎチャネル領域６０とショット
キー接合を形成するような金属、例えばＴｉ，Ａｌ、Ｐ
ｔなどを選択する。
かかるＳｉＣＭＥＳＦＥＴの部分断面図である。図１の
ＳｉＣＪＦＥＴと違っている点は、ゲート電極５６がｎ
チャネル領域６０の表面に接触している点である。ここ
で、ゲート電極５６は、ｎチャネル領域６０とショット
キー接合を形成するような金属、例えばＴｉ，Ａｌ、Ｐ
ｔなどを選択する。
【００５３】コンタクト電極５６ａがソース電極５７と
は分離されており、ゲート電極５６と短絡されている点
はこれまでの例と同じである。ゲート電極５６に負の電
圧を印加したとき、ゲート電極５６とｐ+ 埋め込み領域
５２とからｎチャネル領域６０に空乏層が広がって、小
さなゲート電圧で速やかにピンチオフすることができ
る。また、この例でも寄生トランジスタを生じず、制御
が不可能となることが無い。
は分離されており、ゲート電極５６と短絡されている点
はこれまでの例と同じである。ゲート電極５６に負の電
圧を印加したとき、ゲート電極５６とｐ+ 埋め込み領域
５２とからｎチャネル領域６０に空乏層が広がって、小
さなゲート電圧で速やかにピンチオフすることができ
る。また、この例でも寄生トランジスタを生じず、制御
が不可能となることが無い。
【００５４】ゲート電極５６は、ＳｉＣ基板とショット
キー接合を形成するような金属であり、ソース電極５７
と同じ金属とは限らない。或いは、ゲート電極５６は、
ショットキー接触をする金属とソース電極５７と同じ金
属との二層にしてもよい。これを製造するプロセスにつ
いてはほとんどこれまでの例から容易に推測できるの
で、説明を省略する。
キー接合を形成するような金属であり、ソース電極５７
と同じ金属とは限らない。或いは、ゲート電極５６は、
ショットキー接触をする金属とソース電極５７と同じ金
属との二層にしてもよい。これを製造するプロセスにつ
いてはほとんどこれまでの例から容易に推測できるの
で、説明を省略する。
【００５５】［実施例５］図７は本発明第五の実施例に
かかるＳｉＣＪＦＥＴの部分断面図である。この例で
は、ゲート電極６６が接触するｐゲート領域６４が分割
され、ｐ+ 埋め込み領域６２の欠落部の上方には形成さ
れていない。その間では、ｎチャネル領域７０の表面上
にショットキー接合を形成するような金属でゲート電極
６６が設けられている。コンタクト電極６６ａがソース
電極６７とは分離されており、ゲート電極６６と短絡さ
れている点はこれまでの例と同じであり、速やかなスイ
ッチングが可能である。
かかるＳｉＣＪＦＥＴの部分断面図である。この例で
は、ゲート電極６６が接触するｐゲート領域６４が分割
され、ｐ+ 埋め込み領域６２の欠落部の上方には形成さ
れていない。その間では、ｎチャネル領域７０の表面上
にショットキー接合を形成するような金属でゲート電極
６６が設けられている。コンタクト電極６６ａがソース
電極６７とは分離されており、ゲート電極６６と短絡さ
れている点はこれまでの例と同じであり、速やかなスイ
ッチングが可能である。
【００５６】実施例３のＪＦＥＴでは図４からわかるよ
うに、ｐゲート領域４４はゲート電極４６が接触する部
分でのみコンタクトが取られている。この接触抵抗を小
さく抑えるためには、接触面積を大きくしなければなら
ず、このコンタクト窓の大きさがチャネルの長さの最低
値を制限していた。
うに、ｐゲート領域４４はゲート電極４６が接触する部
分でのみコンタクトが取られている。この接触抵抗を小
さく抑えるためには、接触面積を大きくしなければなら
ず、このコンタクト窓の大きさがチャネルの長さの最低
値を制限していた。
【００５７】本実施例のＪＦＥＴはこの点を改良したも
のであり、ゲート電極５６がｐゲート領域５４だけでな
く、ｎチャネル領域６０の表面にも接触しているため、
コンタクト部分が広く取れ、チャネル領域を狭く設計す
ることが可能となる。図６の実施例に対して、ショット
キー接合の端の部分にｐゲート領域６４を設け高耐圧化
を図る意味もある。
のであり、ゲート電極５６がｐゲート領域５４だけでな
く、ｎチャネル領域６０の表面にも接触しているため、
コンタクト部分が広く取れ、チャネル領域を狭く設計す
ることが可能となる。図６の実施例に対して、ショット
キー接合の端の部分にｐゲート領域６４を設け高耐圧化
を図る意味もある。
【００５８】この実施例５のＪＦＥＴにおいても、ｎ+
ソース領域６３とｐ+ 埋め込み領域６２とを自己整合し
て形成することができ、実施例１のＪＦＥＴと同様にチ
ャネル長が、均一で精度よく形成され、安定した特性が
歩留まりよく得られることは同じである。
ソース領域６３とｐ+ 埋め込み領域６２とを自己整合し
て形成することができ、実施例１のＪＦＥＴと同様にチ
ャネル長が、均一で精度よく形成され、安定した特性が
歩留まりよく得られることは同じである。
【００５９】［実施例６］図８は本発明第六の実施例に
かかるＳｉＣＪＦＥＴの部分断面図である。図１の実施
例１と良く似ているが、実施例１のｎチャネル領域６０
のドーピングが、ＳｉＣ基板の全面にわたってなされた
のに対し、本実施例ではｎチャネル領域８０のドーピン
グが、選択的にｐ+ 埋め込み領域７２の上方部分だけに
なされている点が違っている。
かかるＳｉＣＪＦＥＴの部分断面図である。図１の実施
例１と良く似ているが、実施例１のｎチャネル領域６０
のドーピングが、ＳｉＣ基板の全面にわたってなされた
のに対し、本実施例ではｎチャネル領域８０のドーピン
グが、選択的にｐ+ 埋め込み領域７２の上方部分だけに
なされている点が違っている。
【００６０】図１のように全体にわたってチャネル用の
ドーピングをおこなうと、ｐ+ 埋め込み領域８２の端近
傍で、ｐｎ接合から空乏層が十分広がらず、耐圧が劣化
してしまう可能性がある。
ドーピングをおこなうと、ｐ+ 埋め込み領域８２の端近
傍で、ｐｎ接合から空乏層が十分広がらず、耐圧が劣化
してしまう可能性がある。
【００６１】それを防止するためにｐ+ 埋め込み領域８
２の上方部分のみにドーピングをおこなう。このように
すると、ｐ+ 埋め込み領域８２とｎドリフト層８１ｂと
の間に空乏層が正常に広がり耐圧劣化を招くことがな
い。
２の上方部分のみにドーピングをおこなう。このように
すると、ｐ+ 埋め込み領域８２とｎドリフト層８１ｂと
の間に空乏層が正常に広がり耐圧劣化を招くことがな
い。
【００６２】その製造方法については、図２の（ｅ）の
後マスクＭ１ａを除去せず、そのままＮイオン注入をお
こなえば良いので、特に工程数を増すこと無しに実現で
きる。実施例２〜５のＪＦＥＴ、ＭＥＳＦＥＴについて
もまったく同じように選択的にドーピングした構造を適
用することができる。
後マスクＭ１ａを除去せず、そのままＮイオン注入をお
こなえば良いので、特に工程数を増すこと無しに実現で
きる。実施例２〜５のＪＦＥＴ、ＭＥＳＦＥＴについて
もまったく同じように選択的にドーピングした構造を適
用することができる。
【００６３】
【発明の効果】以上説明したように本発明によれば、第
一導電型ソース領域と第二導電型埋め込み領域とを有す
る炭化けい素縦型ＦＥＴにおいて、それぞれ独立に電極
を設け、第二導電型埋め込み領域をゲート電極と同電位
にすることによって、ゲート電圧の利得等のスイッチン
グ特性を大幅に向上させることができる。
一導電型ソース領域と第二導電型埋め込み領域とを有す
る炭化けい素縦型ＦＥＴにおいて、それぞれ独立に電極
を設け、第二導電型埋め込み領域をゲート電極と同電位
にすることによって、ゲート電圧の利得等のスイッチン
グ特性を大幅に向上させることができる。
【００６４】その製造方法としては、第一のマスクと一
部重複する第二のマスクとを用いて第一のマスクの一部
の一方の端により第一導電型不純物導入領域を規定し、
第一のマスクの一部および第二のマスクを除去して第一
のマスクの別の部分により第二導電型不純物導入領域を
規定する。例えばこの方法によれ、第一導電型ソース領
域と第二導電型ベース層埋め込み領域とを形成すれば、
第一導電型ソース領域と第二導電型ベース層埋め込み領
域とが自己整合的に形成される。
部重複する第二のマスクとを用いて第一のマスクの一部
の一方の端により第一導電型不純物導入領域を規定し、
第一のマスクの一部および第二のマスクを除去して第一
のマスクの別の部分により第二導電型不純物導入領域を
規定する。例えばこの方法によれ、第一導電型ソース領
域と第二導電型ベース層埋め込み領域とを形成すれば、
第一導電型ソース領域と第二導電型ベース層埋め込み領
域とが自己整合的に形成される。
【００６５】第一導電型チャネル領域の不純物濃度を選
択的に制御することによって、耐圧不良の発生を防止す
ることができる。このようにして、従来極めて困難であ
った非常に精密なチャネル領域をもつＪＦＥＴおよびＭ
ＯＳＦＥＴが実現できるようになり、オン抵抗の低減に
効果をもたらした。
択的に制御することによって、耐圧不良の発生を防止す
ることができる。このようにして、従来極めて困難であ
った非常に精密なチャネル領域をもつＪＦＥＴおよびＭ
ＯＳＦＥＴが実現できるようになり、オン抵抗の低減に
効果をもたらした。
【００６６】本発明は、個別のＦＥＴに限らず、ＣＭＯ
Ｓ−ＩＣや他のＳｉＣ半導体装置にも極めて有効な方法
であり、高耐圧の炭化けい素半導体装置の製造を容易に
するものである。
Ｓ−ＩＣや他のＳｉＣ半導体装置にも極めて有効な方法
であり、高耐圧の炭化けい素半導体装置の製造を容易に
するものである。
【図１】本発明第一の実施例のＭＯＳＦＥＴの部分断面
図
図
【図２】（ａ）〜（ｆ）は実施例１のＪＦＥＴの製造方
法を説明するための工程順の部分断面図
法を説明するための工程順の部分断面図
【図３】（ａ）〜（ｄ）は図２（ｆ）に続く実施例１の
ＪＦＥＴの工程順の部分断面図
ＪＦＥＴの工程順の部分断面図
【図４】実施例２のＪＦＥＴの部分断面図
【図５】実施例３のＪＦＥＴの部分断面図
【図６】実施例４のＭＥＳＦＥＴの部分断面図
【図７】実施例５のＭＥＳＦＥＴの部分断面図
【図８】実施例６のＪＦＥＴの部分断面図
【図９】従来のＪＦＥＴの部分断面図
Ｍ１、Ｍ１ａ、Ｍ１ｂ、Ｍ１ｃ 第一マスク Ｍ２ 第二マスク Ｍ３ 第三マスク Ｍ４ 第四マスク １ 多結晶シリコン膜 ２ ＳｉＯ2 膜 ３ 絶縁膜 ４ａ 窒素イオン ４ｂ 窒素原子 ５ａ ほう素イオン ５ｂ ほう素原子 １１ａ、２１ａ ｎ+ ドレイン層 １１ｂ、２１ｂ、７１ｂ ｎドリフト層 １２、２２、３２、４２、５２、６２、７２ ｐ+ 埋め
込み領域 １２ａ、２２ａ ｐ+ コンタクト領域 １３、２３、６３ ｎ+ ソース領域 １４、２４、３４、４４、６４ ｐゲート領域 １５、４５ ゲート酸化膜 １６、２６、３６、４６、５６、６６ ゲート電極 １７、２７、４７、５７、６７ ソース電極 １８、２８ ドレイン電極 ２０、３０、４０、５０、６０、７０、８０ チャネル
領域 ２６ａ、３６ａ、４６ａ、５６ａ、６６ａ ゲート電極 ２９ 絶縁膜 ３２ａ 凹部
込み領域 １２ａ、２２ａ ｐ+ コンタクト領域 １３、２３、６３ ｎ+ ソース領域 １４、２４、３４、４４、６４ ｐゲート領域 １５、４５ ゲート酸化膜 １６、２６、３６、４６、５６、６６ ゲート電極 １７、２７、４７、５７、６７ ソース電極 １８、２８ ドレイン電極 ２０、３０、４０、５０、６０、７０、８０ チャネル
領域 ２６ａ、３６ａ、４６ａ、５６ａ、６６ａ ゲート電極 ２９ 絶縁膜 ３２ａ 凹部
Claims (17)
- 【請求項１】第一導電型炭化けい素ドレイン層上に積層
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第二導電型ゲート領域、第一導電型ソー
ス領域と、その第二導電型ゲート領域および第一導電型
ソース領域の下方に、それらと接続しないように埋め込
まれて選択的に形成された第二導電型埋め込み領域と、
第二導電型ゲート領域の表面に接触して設けられたゲー
ト電極と、第一導電型ソース領域に接触して設けられた
ソース電極と、第一導電型ドレイン層の裏面に設けられ
たドレイン電極とを有する炭化けい素縦形ＦＥＴにおい
て、第二導電型埋め込み領域をゲート電極と同電位とし
たことを特徴とする炭化けい素縦形ＦＥＴ。 - 【請求項２】第一導電型ドリフト層の表面から第二導電
型埋め込み領域に達する第二導電型コンタクト領域を形
成し、その第二導電型コンタクト領域の表面に接触する
コンタクト電極をゲート電極と接続することを特徴とす
る請求項１記載の炭化けい素縦形ＦＥＴ。 - 【請求項３】第一導電型ドリフト層の表面から第二導電
型埋め込み領域に達する凹部を形成し、露出した第二導
電型埋め込み領域の表面に接触する埋め込み電極をゲー
ト電極と接続することを特徴とする請求項１記載の炭化
けい素縦形ＦＥＴ。 - 【請求項４】第二導電型埋め込み領域が形成されていな
い部分の上方の第一導電型ドリフト層の表面層に第二導
電型ゲート領域が形成されていることを特徴とする請求
項１ないし３のいずれかに記載の炭化けい素縦形ＦＥ
Ｔ。 - 【請求項５】第二導電型埋め込み領域が形成されていな
い部分の上方の第一導電型ドリフト層の表面層にゲート
絶縁膜を介してゲート電極を設けたことを特徴とする請
求項１ないし３のいずれかに記載の炭化けい素縦形ＦＥ
Ｔ。 - 【請求項６】第二導電型埋め込み領域が形成されていな
い部分の上方の第一導電型ドリフト層の表面上にショッ
トキー接合を形成する金属膜を有することを特徴とする
請求項１ないし３のいずれかに記載の炭化けい素縦形Ｆ
ＥＴ。 - 【請求項７】第一導電型炭化けい素ドレイン層上に積層
された炭化けい素からなる第一導電型ドリフト層と、そ
の第一導電型ドリフト層の表面層に選択的に互いに隔離
して形成された第一導電型ソース領域と、その第一導電
型ソース領域の下方に、それらと接続しないように埋め
込まれて選択的に形成された第二導電型埋め込み領域
と、第一導電型ドリフト層の表面に接触して設けられた
ショットキー接合を形成するゲート電極と、第一導電型
ソース領域に接触して設けられたソース電極と、第一導
電型ドレイン層の裏面に設けられたドレイン電極とを有
する炭化けい素縦形ＦＥＴにおいて、第二導電型埋め込
み領域をゲート電極と同電位としたことを特徴とする炭
化けい素縦形ＦＥＴ。 - 【請求項８】第一導電型ドリフト層の表面から第二導電
型埋め込み領域に達する第二導電型コンタクト領域を形
成し、その第二導電型コンタクト領域の表面に接触する
コンタクト電極をゲート電極と接続することを特徴とす
る請求項７記載の炭化けい素縦形ＦＥＴ。 - 【請求項９】第一導電型ドリフト層の表面から第二導電
型埋め込み領域に達する凹部を形成し、露出した第二導
電型埋め込み領域の表面に接触する埋め込み電極をゲー
ト電極と接続することを特徴とする請求項７記載の炭化
けい素縦形ＦＥＴ。 - 【請求項１０】第一導電型ドリフト層の表面層に第一導
電型ドリフト層より高不純物濃度の第一導電型チャネル
領域を有することを特徴とする請求項１ないし９のいず
れかに記載の炭化けい素縦形ＦＥＴ。 - 【請求項１１】第一導電型炭化けい素ドレイン層上に積
層された炭化けい素からなる第一導電型ドリフト層と、
その第一導電型ドリフト層の表面層に選択的に互いに隔
離して形成された第二導電型ゲート領域、第一導電型ソ
ース領域と、第一導電型ドリフト層の表面層に形成され
た第一導電型ドリフト層より高不純物濃度の第一導電型
チャネル領域と、第二導電型ゲート領域および第一導電
型ソース領域の下方に、それらと接続しないように埋め
込まれて選択的に形成された第二導電型埋め込み領域
と、第二導電型ゲート領域の表面に接触して設けられた
ゲート電極と、第一導電型ソース領域に接触して設けら
れたソース電極と、第一導電型ドレイン層の裏面に設け
られたドレイン電極とを有する炭化けい素縦形ＦＥＴに
おいて、第一導電型チャネル領域が選択的に形成されて
いることを特徴とする炭化けい素縦形ＦＥＴ。 - 【請求項１２】第一導電型チャネル領域が選択的に形成
されていることを特徴とする請求項１１に記載の炭化け
い素縦形ＦＥＴ。 - 【請求項１３】第一導電型チャネル領域が第二導電型埋
め込み領域の上部にのみ存することを特徴とする請求項
１１または１２に記載の炭化けい素縦形ＦＥＴ。 - 【請求項１４】第一導電型炭化けい素ドレイン層上に積
層された炭化けい素からなる第一導電型ドリフト層と、
その第一導電型ドリフト層の表面層に選択的に互いに隔
離して形成された第二導電型ゲート領域、第一導電型ソ
ース領域と、その第二導電型ゲート領域および第一導電
型ソース領域の下方に、それらと接続しないように埋め
込まれて選択的に形成された第二導電型埋め込み領域
と、第二導電型ゲート領域の表面に接触して設けられた
ゲート電極と、第一導電型ソース領域に接触して設けら
れたソース電極と、第一導電型ドレイン層の裏面に設け
られたドレイン電極とを有し、第二導電型埋め込み領域
をゲート電極と同電位とした炭化けい素縦形ＦＥＴの製
造方法において、第一のマスクの一部の一方の端により
第一導電型ソース領域の一方の端を規定し、第一のマス
クの一部の他方の端と第一のマスクの他の部分とにより
第二導電型ゲート領域を規定し、前記第一のマスクの他
の部分により第二導電型埋め込み領域の端を規定してそ
れぞれの領域を形成することを特徴とする炭化けい素縦
型ＦＥＴの製造方法。 - 【請求項１５】第一導電型炭化けい素ドレイン層上に積
層された炭化けい素からなる第一導電型ドリフト層と、
その第一導電型ドリフト層の表面層に選択的に互いに隔
離して形成された第一導電型ソース領域と、その第一導
電型ソース領域の下方に、それらと接続しないように埋
め込まれて選択的に形成された第二導電型埋め込み領域
と、第一導電型ドリフト層の表面に接触して設けられた
ショットキー接合を形成するゲート電極と、第一導電型
ソース領域に接触して設けられたソース電極と、第一導
電型ドレイン層の裏面に設けられたドレイン電極とを有
し、第二導電型埋め込み領域をゲート電極と同電位とし
た炭化けい素縦形ＦＥＴの製造方法において、第一のマ
スクの一部の一方の端により第一導電型ソース領域の一
方の端を規定し、第一のマスクの他の部分により第二導
電型埋め込み領域の端を規定してそれぞれの領域を形成
することを特徴とする炭化けい素縦型ＦＥＴの製造方
法。 - 【請求項１６】第一導電型炭化けい素サブストレート上
に炭化けい素からなる第一導電型ドリフト層がエピタキ
シャル成長により積層された基板を用い、その第一導電
型ドリフト層の表面上に第一のマスクを形成する工程
と、第一のマスクと一部が重複するように第一のマスク
とは異なる材料からなる第二のマスクを形成する工程
と、それらのマスクにより選択的に第一導電型ドリフト
層の表面層に第一導電型ソース領域形成のための不純物
を導入する工程と、第二のマスクを除去する工程と、第
一のマスクと一部が重複するように第一のマスクとは異
なる材料からなる第三のマスクを形成する工程と、それ
らのマスクにより選択的に第一導電型ドリフト層の表面
層に第二導電型ゲート領域形成のための不純物を導入す
る工程と、第一のマスクの一部を残して第一のマスク、
第三のマスクを除去する工程と、そのマスクにより選択
的に第一導電型ドリフト層の表面層に第二導電型埋め込
み領域形成のための不純物を導入する工程と、導入した
不純物を活性化するための熱処理工程と、炭化けい素基
板表面に第四のマスクを形成する工程と、そのマスクに
より第一導電型ドリフト層の表面から第二導電型埋め込
み領域に達する凹部を形成する工程と、絶縁物からなる
第五のマスクを形成する工程と、金属膜を蒸着する工程
と、その金属膜からなるゲート電極、ソース電極、ドレ
イン電極を形成する工程とからなる炭化けい素縦形ＦＥ
Ｔの製造方法。 - 【請求項１７】第一導電型ソース領域、第二導電型埋め
込み領域形成のための不純物の導入がいずれもイオン注
入によっておこなわれることを特徴とする請求項１４な
いし１６のいずれかに記載の炭化けい素縦形ＦＥＴの製
造方法。
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