JP2002261280A - 炭化珪素半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 溝部側面に形成した薄膜半導体層に対し、第
１のゲート電極層を形成し、かつ前記薄膜半導体層が接
する第２導電型の第１半導体層に、第１のゲート電極層
と同電圧が印加される第２のゲート電極層を接続するト
ランジスタ構造を得る。 【構成】 溝７の側面７ａに薄膜半導体層８を形成し、
この上に第１のゲート電極５０を形成する。そして第１
のゲート電極５０と層間絶縁膜５２により絶縁されたソ
ース電極５３を形成する。さらに、ソース領域、薄膜半
導体層８が形成されたベース領域３に接する第２のゲー
ト電極５１を形成する。この第２のゲート電極５１は、
第１のゲート電極５０と電気的に接続され、第１のゲー
ト電極とともに薄膜半導体層８に生ずる空乏層幅を制御
しトランジスタとしての導通を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、炭化珪素半導体装
置に関し、特にＳＩＴ構造に関する。

【０００２】

【従来の技術】従来、溝の側面に薄膜半導体層（側壁チ
ャネル膜）を形成し、この半導体層によって蓄積チャネ
ルが形成できるようにした蓄積チャネルタイプの炭化珪
素半導体装置がある。

【０００３】この例として、特開平９−７４１９１号公
報に示されるトランジスタがある。このものは溝ゲート
型パワーＭＯＳＦＥＴ構造である。この溝ゲート型パワ
ーＭＯＳＦＥＴを図９に示して説明する。

【０００４】溝ゲート型パワーＭＯＳＦＥＴには、ｎ＋
型の単結晶炭化珪素（ＳｉＣ）半導体基板（以下、ｎ＋
型炭化珪素基板という）１とｎ−型エピタキシャル層２
とｐ型エピタキシャル層３によって構成された六方晶系
の単結晶炭化珪素からなる半導体基板４が用いられてい
る。そして、この半導体基板４の上面（主表面）を略
（０００１−）カーボン面として、半導体デバイスが形
成されている。

【０００５】ｐ型エピタキシャル層３の表層部の所定領
域には、ｎ＋型ソース領域５が形成されており、ｎ＋型
ソース領域５の所定位置には溝（トレンチ）７が形成さ
れている。この溝７は、ｎ＋型ソース領域５とｐ型エピ
タキシャル層３を貫通してｎ−型エピタキシャル層２に
達し、ｐ型エピタキシャル層３の表面に略垂直な側面７
ａ及びｐ型エピタキシャル層３の表面に平行な底面７ｂ
を有している。

【０００６】この溝７の側面７ａには、エピタキシャル
成長法によってｎ＋型ソース領域５、ｐ型エピタキシャ
ル層３、及びｎ−型エピタキシャル層２の表面に形成さ
れたｎ−型の炭化珪素からなる薄膜半導体層８０が備え
られている。溝７の内部には、ゲート絶縁膜（ゲート酸
化膜）９が形成され、このゲート酸化膜９内にはゲート
電極層１０が充填されており、ゲート電極層１０上には
層間絶縁膜１１が配置されている。さらに、層間絶縁膜
１１上を含めたｎ＋型ソース領域５の表面及びｐ型エピ
タキシャル層３の表面には、ソース電極層１２が形成さ
れ、このソース電極層１２はｎ＋型ソース領域５とｐ型
エピタキシャル層３に共に接している。また、ｎ＋型炭
化珪素半導体基板１の表面（半導体基板４の裏面）に
は、ドレイン電極層１３が形成されている。

【０００７】このように構成された溝ゲート型パワーＭ
ＯＳＦＥＴは、薄膜半導体層８０をチャネル形成領域と
し、ゲート電極層１０に電圧を印加してゲート酸化膜９
に電界を加えることにより、薄膜半導体層８０に蓄積型
チャネルを誘起させて、ソース電極層１２とドレイン電
極層１３の間に電流を流すようになっている。

【０００８】

【解決手段】本発明は、溝部側面に形成した薄膜半導体
層に対し、第１のゲート電極層を形成し、かつ前記薄膜
半導体層が接する第２導電型の第１半導体層に、第１の
ゲート電極層と同電圧が印加される第２のゲート電極層
を接続するトランジスタ構造を採用する。

【０００９】

【発明の実施の形態】まず、本願発明の特徴となる構造
は図８に示される構造であるが、薄膜半導体層を有する
トランジスタの製造方法として、ＭＯＳトランジスタに
薄膜半導体層を適用した場合の製造方法を図１乃至図７
を用いて説明する。

【００１０】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本例における縦型パワー
ＭＯＳＦＥＴは、上述した図９に示すＭＯＳＦＥＴとほ
ぼ同様の構造を有しているため、異なる部分についての
み説明する。なお、本例における縦型パワーＭＯＳＦＥ
Ｔのうち、図９に示すＭＯＳＦＥＴと同様の部分につい
ては同様の符号を付してある。

【００１１】図９に示すＭＯＳＦＥＴでは、蓄積チャネ
ル形成用の薄膜半導体層８０をエピタキシャル成長によ
って形成していたが、この薄膜半導体層８０と同様の役
割を果たすものとして、本例では薄膜半導体層８をイオ
ン注入で形成している。この図１に示す縦型パワーＭＯ
ＳＦＥＴの製造工程を、図２〜図４を用いて説明する。

【００１２】〔図２（ａ）に示す工程〕まず、主表面が
（０００１−）カーボン面である４００μｍ程度のｎ＋
型炭化珪素基板１を用意し、その表面に１０μｍ程度の
ｎ−型エピタキシャル層２を成長させ、さらにｎ−型エ
ピタキシャル層２上に２．５μｍ程度のｐ型エピタキシ
ャル層３を成長させる。このようにして、ｎ＋型炭化珪
素基板１とｎ−型エピタキシャル層２とｐ型エピタキシ
ャル層３とからなる半導体基板４が形成される。なお、
ｎ＋型炭化珪素基板１の結晶軸を３．５°〜８°傾けて
ｎ−型エピタキシャル層２、ｐ型エピタキシャル層３を
形成しているため、半導体基板４の主表面の面方位は略
（０００１−）カーボン面となる。

【００１３】〔図２（ｂ）に示す工程〕次に、ｐ型エピ
タキシャル層３の表層部の所定領域に、ｎ型不純物（例
えば窒素）をイオン注入し、ｎ＋型ソース領域５を形成
する。

【００１４】〔図２（ｃ）に示す工程〕ｎ＋型ソース領
域を含むｐ型エピタキシャル層３上にシリコン窒化膜
（Ｓｉ３Ｎ４膜）３１を成膜したのち、さらにシリコン
窒化膜３１上にＬＴＯ膜３２を成膜する。そして、フォ
ト・エッチングを行って、溝形成予定領域におけるシリ
コン酸化膜３１及びＬＴＯ膜３２を除去する。このと
き、フォト・エッチングでは、後に形成される溝７が
［１１２−０］方向と略平行となるようにマスク合わせ
している。この［１１２−０］方向は界面準位密度が最
小であるため、界面準位密度の低減に基づく耐圧の向上
を図ることができる。このような条件で溝７を形成して
いるため、溝７を上面から見ると溝７の側面７ａの平面
形状は各内角が等しい六角形となる。

【００１５】なお、溝７が［１１２−０］方向ではな
く、［１１−００］方向と略平行となるようにすれば、
カーボン原子密度を低減することができ、この方向を選
択することにより、カーボン原子に起因する界面準位密
度の低減を図ることも可能である。引き続き、ドライエ
ッチング法としてＲＩＥを用いて、ｎ＋型ソース領域５
及びｐ型エピタキシャル層３を共に貫通してｎ−型エピ
タキシャル層２に達する溝７を形成する。このとき、Ｒ
ＩＥのガスの成分（比率）やエッチング時間を制御する
ことによって、溝７の側面７ａが底面７ｂ（半導体基板
４の面方向）に対して所定角度を成すようにしている。
本例では、溝７の側面７ａが底面７ｂに対して１０５°
となるように、つまり溝７の側面７ａがテーパ形状を成
すようにしている。

【００１６】一例として、エッチング液にＳＦ６＋Ｏ２
を採用し、Ｏ２の比率を変化させた場合において、溝７
の側面７ａの傾斜がどのように変化するかを図５に示
す。なお、この図に示される溝７の側面７ａの角度は、
半導体基板４の法線方向に対して成す角度を示してお
り、溝７の側面７ａが底面７ｂに対して成す角度を９０
＋α°と表した場合のαに相当する。この図に基づき、
本例では、溝７の側面７ａが底面７ｂに対して１０５°
となるように、Ｏ２の比率を約５０％にしている。

【００１７】〔図３（ａ）に示す工程〕熱処理により、
溝７の内部を含むウェハ上面全面に酸化膜３３を形成す
る。このとき、酸化膜３３は溝７の側面７ａ上では薄
く、それ以外の部分上では厚く形成される。酸化膜３３
の具体的な膜厚は、熱処理の条件によって異なるが、例
えばウェット酸化雰囲気下で１０８０℃、６時間の熱処
理を行った場合には溝７の側面７ａ上では６０ｎｍ程
度、それ以外の部分上では３００ｎｍ程度となる。

【００１８】〔図３（ｂ）に示す工程〕そして、酸化膜
３３をマスクとして、半導体基板４の法線方向（紙面上
方）からｎ型不純物をイオン注入する。これにより、酸
化膜３３のうち膜厚が薄くなっている溝７の側面７ａの
部分を透過して、ｎ型不純物イオンが溝７の側面に注入
され、薄膜半導体層８が形成される。

【００１９】このとき、上述したように溝７の側面７ａ
をテーパ形状としており、また（０００１−）Ｃ面を主
表面としていることにより酸化の異方性から側面７ａに
選択的に薄い酸化膜を形成でき、半導体基板４の法線方
向からのイオン注入によって薄膜半導体層８が形成する
ことができるため、イオン注入の方向設定が容易にでき
る。

【００２０】なお、このときのイオン注入の条件は酸化
膜３３の膜厚に応じて異なるが、少なくとも酸化膜３３
のうち溝７の側面７ａ以外の部分をｎ型不純物イオンが
透過せず、かつ溝７の側面７ａに形成される薄膜半導体
層８が所望の厚みとなるようにエネルギーを設定する必
要がある。例えば、本例では薄膜半導体層８の厚みが２
００〜３００ｎｍとなるようにしている。

【００２１】ここで、縦型パワーＭＯＳＦＥＴをノーマ
リオフ型にするために、薄膜半導体層８の厚みは以下の
数式に基づいて決定している。縦型パワーＭＯＳＦＥＴ
をノーマリオフ型とするためには、ゲート電圧を印加し
ていない状態の際に、ｎ−型層に広がる空乏層が電気伝
導を妨げるように十分なバリア高さを有している必要が
ある。この条件は、次式にて示される。

【００２２】

【数１】

【００２３】但し、Ｔｅｐｉは、ｎ^-型層に広がる空乏
層の大きさである。

【００２４】この数式１に示される右辺第１項は薄膜半
導体層８とｐ型エピタキシャル層３とのＰＮ接合のビル
トイン電圧Ｖｂｕｉｌｔによる空乏層の伸び量、すなわ
ちｐ型エピタキシャル層３から薄膜半導体層８に広がる
空乏層の伸び量であり、第２項はゲート絶縁膜７の電荷
とφｍｓによる空乏層の伸び量、すなわちゲート絶縁膜
７から薄膜半導体層８に広がる空乏層の伸び量である。
従って、ｐ型エピタキシャル層３から広がる空乏層の伸
び量と、ゲート絶縁膜７から広がる空乏層の伸び量との
和が薄膜半導体層８の厚み以上となるようにすれば縦型
パワーＭＯＳＦＥＴをノーマリオフ型にすることができ
るため、この条件を満たすようなイオン注入条件で薄膜
半導体層８を形成している。

【００２５】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。また、図１に示すよ
うに、ｐ型エピタキシャル層３は、ソース電極１０と接
触していて接地状態となっている。このため、薄膜半導
体層８とｐ型エピタキシャル層３とのＰＮ接合のビルト
イン電圧Ｖｂｕｉｌｔを利用して薄膜半導体層８をピン
チオフすることができる。例えば、ｐ型エピタキシャル
層３が接地されてなくてフローティング状態となってい
る場合には、ビルトイン電圧Ｖｂｕｉｌｔを利用してｐ
型エピタキシャル層３から空乏層を延ばすということが
できないため、ｐ型エピタキシャル層３をソース電極１
０と接触させることは、薄膜半導体層８をピンチオフす
るのに有効な構造であるといえる。なお、ｐ型エピタキ
シャル層３の不純物濃度を高くすることで、よりビルト
イン電圧Ｖｂｕｉｌｔを大きく利用することも可能であ
る。

【００２６】また、本例では炭化珪素によって縦型パワ
ーＭＯＳＦＥＴを製造しているが、これをシリコンを用
いて製造しようとすると、ｐ型エピタキシャル層３や薄
膜半導体層８等の不純物層を形成する際における熱拡散
の拡散量の制御が困難であるため、上記構成と同様のノ
ーマリオフ型のＭＯＳＦＥＴを製造することが困難とな
る。このため、本例のようにＳｉＣを用いることによ
り、シリコンを用いた場合と比べて精度良く縦型パワー
ＭＯＳＦＥＴを製造することができる。

【００２７】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記数式１の条件を満たすよう
に薄膜半導体層８の厚みを設定する必要があるが、シリ
コンを用いた場合にはＶｂｕｉｌｔが低いため、薄膜半
導体層８の厚みを薄くしたり不純物濃度を薄くして形成
しなければならず、不純物イオンの拡散量の制御が困難
なことを考慮すると、非常に製造が困難であるといえ
る。しかしながら、ＳｉＣを用いた場合にはＶｂｕｉｌ
ｔがシリコンの約３倍と高く、ｎ−型層の厚みを厚くし
たり不純物濃度を濃くして形成できるため、ノーマリオ
フ型の蓄積型ＭＯＳＦＥＴを製造することが容易である
といえる。

【００２８】なお、参考として、図６にイオン注入のエ
ネルギーと薄膜半導体層８の厚みとの関係を示す。この
図に示されるように、イオン注入のエネルギーを変化さ
せることによって薄膜半導体層８の厚みを変化させるこ
とができ、薄膜半導体層８の濃度との関係を考慮して薄
膜半導体層８の厚みを設定するようにしている。但し、
図６は酸化膜等が形成されていない炭化珪素表面に直接
イオン注入を行ったときのデータであるため、図３
（ｃ）に示される酸化膜３３の膜厚を考慮して、イオン
注入のエネルギーを選択するようにしている。

【００２９】〔図３（ｃ）に示す工程〕次に、酸化膜を
除去して溝７を含むウェハ表面を全面露出させる。

【００３０】〔図４（ａ）に示す工程〕そして、溝７の
側面を含むウェハ全面にゲート酸化膜（ゲート絶縁膜）
９を成膜する。

【００３１】〔図４（ｂ）に示す工程〕、さらに，溝７
内のゲート酸化膜９の内側に、ゲート電極層１０を充填
する。このゲート電極層１０の構成材料には、ｐ型のポ
リシリコンあるいはｎ型のポリシリコンを用いている。

【００３２】〔図４（ｃ）に示す工程〕さらに、ゲート
電極層１０の上面にＬＴＯ等からなる層間絶縁膜１１を
形成したのち、ゲート酸化膜９と共に層間絶縁膜１１の
所定領域をエッチング除去して、ｎ＋型ソース領域５及
びｐ型エピタキシャル層３の表層部を選択的に露出させ
るコンタクトホールを形成する。

【００３３】その後、層間絶縁膜１１上を含むｎ＋型ソ
ース領域５と低抵抗ｐ型炭化珪素領域６の上に、Ｎｉ等
によりソース電極層１２を形成する。また、ｎ＋型炭化
珪素半導体基板１の裏面に、ドレイン電極層１３を形成
して、溝ゲート型パワーＭＯＳＦＥＴを完成する。この
ように、酸化膜３３（図３（ｃ）参照）が溝７の側面７
ａ上において薄くなっていることを利用してイオン注入
を行うことによって、エピタキシャル成長によらずに蓄
積チャネル形成用の薄膜半導体層８を形成することが可
能となる。

【００３４】さらに、溝７の側面７ａをテーパ形状にす
ることによって、上記イオン注入を半導体基板４の法線
方向から行えるようにでき、イオン注入の効率化を図る
ことができる。次に、この縦型パワーＭＯＳＦＥＴの作
用（動作）を説明する。本ＭＯＳＦＥＴはノーマリオフ
型の蓄積モードで動作するものであって、ゲート電極層
１０に電圧を印加しない場合は、薄膜半導体層８におい
てキャリアは、ｐ型エピタキシャル層３と薄膜半導体層
８との間の静電ポテンシャルの差、及び薄膜半導体層８
とゲート電極層１０との間の仕事関数の差により生じた
電位によって全域空乏化される。ゲート電極層１０に電
圧を印加することにより、薄膜半導体層８とゲート電極
層１０との間の仕事関数の差と外部からの印加電圧の和
により生じる電位差を変化させる。このことにより、チ
ャネルの状態を制御することができる。

【００３５】つまり、ゲート電極層１０の仕事関数を第
１の仕事関数とし、ｐ型エピタキシャル層３の仕事関数
を第２の仕事関数とし、薄膜半導体層８の仕事関数を第
３の仕事関数としたとき、第１〜第３の仕事関数の差を
利用して、薄膜半導体層８のｎ型のキャリアを空乏化す
る様に第１〜第３の仕事関数と薄膜半導体層８の不純物
濃度及び膜厚を設定することができる。

【００３６】また、オフ状態において、空乏領域は、ｐ
型エピタキシャル層３及びゲート電極層１０により作ら
れた電界によって、薄膜半導体層８内に形成される。こ
の状態からゲート電極層１０に対して正のバイアスを供
給すると、ゲート絶縁膜（ＳｉＯ２）９と薄膜半導体層
８との間の界面においてｎ＋型ソース領域５からｎ−型
エピタキシャル層２の方向へ延びるチャネル領域が形成
され、オン状態にスイッチングされる。このとき、電子
は、ｎ＋型ソース領域５から薄膜半導体層８を経由し薄
膜半導体層８からｎ−型エピタキシャル層２に流れる。
そして、ｎ−型エピタキシャル層２（ドリフト領域）に
達すると、電子は、ｎ＋型炭化珪素基板１（ｎ＋ドレイ
ン）へ垂直に流れる。

【００３７】このようにゲート電極層１０に正の電圧を
印加することにより、薄膜半導体層８に蓄積型チャネル
を誘起させ、ソース電極１０とドレイン電極１１との間
にキャリアが流れる。

【００３８】上記説明では、蓄積チャネル型の溝ゲート
型パワーＭＯＳＦＥＴについて説明したが、以下にＭＣ
−ＳＩＴ（ＭＯＳ Ｃｏｎｔｒｏｌｌｅｄ Ｓｔａｔｉ
ｃＩｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）につい
て説明する。

【００３９】図７に、ＭＣ−ＳＩＴの模式図を示す。こ
のＭＣ−ＳＩＴは上記例におけるＭＯＳＦＥＴとほぼ同
様の構成をしているため、異なる部分についてのみ説明
し、同様の部分については同じ符号を付して説明を省略
する。図７に示されるように、ｐ型エピタキシャル層３
の上面には、ｐ型エピタキシャル層３と電気的に接続さ
れたゲート電極層４１が備えられている。このゲート電
極層４１は、ｐ型エピタキシャル層３とｎ＋型ソース領
域５との境界部上に形成されたシリコン酸化膜４２によ
ってソース電極層１２と電気的に分離されている。ま
た、シリコン酸化膜４２によってｐ型エピタキシャル層
３はソース電極層１２と電気的に分離されている。

【００４０】このように構成されたＭＣ−ＳＩＴはゲー
ト電極層１０を第１のゲートとし、ゲート電極層４１を
第３のゲートとして、これら第１、第２のゲートへの印
加電圧を制御することによって薄膜半導体層８に形成さ
れる空乏領域の幅を制御し、ソース電極層１２とドレイ
ン電極層１３との間に電流が流れるようになっている。

【００４１】このように構成されるＭＣ−ＳＩＴにおい
ても溝７を含む半導体基板４の上面全面に酸化膜を形成
し、この酸化膜をマスクとしてイオン注入を行うことに
よりエピタキシャル成長によらないで薄膜半導体層８を
形成することができる。

【００４２】（本発明実施形態）上記例では、蓄積チャ
ネル型の溝ゲート型パワーＭＯＳＦＥＴの製造方法につ
いて説明したが、本実施形態のようにＳＩＴ（Ｓｔａｔ
ｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）
に、上記製造方法を適用することができる。

【００４３】図８に、本実施形態におけるＳＩＴの模式
図を示す。以下、図８に基づいてＳＩＴの説明を行う。
なお、図１に示す溝ゲート型パワーＭＯＳＦＥＴと異な
る部分についてのみ説明を行い、同様の部分については
同様の符号を付して説明を省略する。ＳＩＴは、溝７の
内部にはポリシリコンからなる第１のゲート電極５０が
ｎ＋型ソース領域５と側壁チャネル膜との界面で終端す
るように形成されており、ｐ型ベース領域３の上面には
第１のゲート電極層５０と電気的に接続された第２のゲ
ート電極層５１が形成されている。これら第１、第２の
ゲート電極層５０、５１に等電圧が印加されるようにな
っている。

【００４４】第１のゲート電極層５０の上にはＬＴＯ等
からなる層間絶縁膜５２が形成されており、さらに層間
絶縁膜５２の上にはソース電極層５３が形成されてい
る。第２のゲート電極層５１は、ｎ＋型ソース領域５及
びｐ型ベース領域３の境界部に備えられたシリコン酸化
膜５４によってソース電極層５３から電気的に分離され
ている。

【００４５】このように構成されたＳＩＴは、第１、第
２のゲート電極層５０、５１に電圧を印加し、第１のゲ
ート電極層５１とｐ型エピタキシャル層３との間におけ
る仕事関数差に基づいて薄膜半導体層８に生じる空乏層
幅を制御することで、ソース電極層５３からドレイン電
極層１３に向けて電流を流すようになっている。なお、
このとき第１、第２のゲート電極層５０、５１への印加
電圧は、仕事関数差によって決定されるショットキー電
圧を超えない程度にする必要がある。

【００４６】このように構成されるＭＣ−ＳＩＴにおい
ても溝７を含む半導体基板４の上面全面に酸化膜を形成
し、この酸化膜をマスクとしてイオン注入を行うことに
よりエピタキシャル成長によらないで薄膜半導体層８を
形成することができる。

【００４７】（他の実施形態）上記実施形態では、薄膜
半導体層８を形成するに際し、溝７の側面７ａをテーパ
形状にすると共に、半導体基板４の法線方向からイオン
注入を行うようにしているが、溝７の側面７ａの角度や
イオン注入の角度は上記実施形態に限定されるものでは
ない。

【００４８】すなわち、溝７の側面７ａを底面７ｂに対
して垂直にしてもよい。この場合においても、イオン注
入を斜めに行うことによって薄膜半導体層８を形成する
ことができるからである。このように、溝７の側面７ａ
の角度、イオン注入の条件等を変化させても薄膜半導体
層８を形成することができる。

【図面の簡単な説明】

【図１】縦型パワーＭＯＳＦＥＴの断面図である。

【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図４】図３に続く縦型パワーＭＯＳＦＥＴの製造工程
を示す図である。

【図５】溝７の角度とエッチング条件との関係を示す図
である。

【図６】イオン注入のエネルギー条件とイオン注入深さ
の関係を示す図である。

【図７】ＭＣ−ＳＩＴを説明するための断面図である。

【図８】本発明実施形態におけるＳＩＴを説明するため
の断面図である。

【図９】従来における縦型パワーＭＯＳＦＥＴの構成を
示す断面図である。

【符号の説明】

１…ｎ＋型半導体基板、 ２…ｎ−型エピタキシャル層、 ３…ｐ−型ベース層、 ５…ｎ＋型ソース領域、 ７…溝、 ７ａ…側面、 ７ｂ…底面、 ８…薄膜半導体層、 ９…ゲート酸化膜、 １０…ゲート電極層、 １１…層間絶縁膜、 １２…ソース電極層、 １３…ドレイン電極層、 ５０…第１ゲート電極、 ５１…第２ゲート電極。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/165 Ｈ０１Ｌ 29/80 Ｖ 29/80 29/163 Ｆターム(参考） 5F102 FB01 GB04 GC09 GD01 GD10 GJ02 GL02 GM02 GR11 GR15 GT01 GT07 GV07 HC07 HC10 HC15

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１導電型の低抵抗層と、 前記低抵抗層の表面上に形成され、該低抵抗層よりも高
   抵抗な第１導電型の高抵抗層と、 前記高抵抗層上に形成された第２導電型の第１半導体層
   と、 前記第１半導体層に形成され、かつ前記高抵抗層に達す
   るように前記第１半導体層を貫通する溝部と、 該溝部の側面に形成され、第１導電型よりなる薄膜半導
   体層と、 前記第１半導体層の表面に形成されるとともに、前記薄
   膜半導体層に接して形成されたソース領域と、 前記薄膜半導体層に接して形成された第１のゲート電極
   層と、 前記ゲート電極上に形成された層間絶縁膜と、 該層間絶縁膜上に形成され、かつ前記ソース領域に接す
   るソース電極と、 前記第１半導体層の表面上に形成されるとともに、前記
   第１のゲート電極に電気的に接続される第２のゲート電
   極と、 前記低抵抗層の表面に形成されたドレイン電極とを備
   え、 前記第１及び第２のゲート電極に電圧が印可されること
   で前記薄膜半導体層に生じる空乏層の幅を制御し、ソー
   ス領域と前記低抵抗層との間に流れる電流を制御するこ
   とを特徴とする炭化珪素半導体装置。
2. 【請求項２】 前記第１及び第２のゲート電極に印可さ
   れる電圧は、ショットキー電圧を超えないものである請
   求項１記載の炭化珪素半導体装置。