JP2013530527A - 逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法 - Google Patents

逆方向バイアス下においてゲート−ソース漏れが低減された自己整合半導体デバイスおよび作製方法 Download PDF

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Abstract

自己整合ピン、ｐ＋／ｎ／ｎ＋またはｐ＋／ｐ／ｎ＋ゲート−ソース接合を有する垂直接合型電界効果トランジスタ（ＶＪＦＥＴ）について記載されている。本デバイスのゲートは、逆方向バイアスの下におけるゲート−ソース接合漏れを低減させながら良好な高電圧性能（すなわち低いＤＩＢＬ）を維持するために、ソースまで０．５μｍ内に自己整合することができる。デバイスは、ＳｉＣ垂直チャネル接合電界効果などの広バンドギャップ半導体デバイスとすることができる。また、デバイスを作製する方法についても記載されている。
【選択図】 図１Ａ

Description

［関連出願の相互参照］
本出願は、２０１０年５月２５日付で出願され、係属中である米国仮特許出願第６１／３４７，９２８号の優先権を主張するものであり、その全体が参照により本明細書に組み込まれる。
本明細書で使用されるセクションみだしは、単に構成上の目的のためであり、いかなる方法でも本明細書に記載される主題を限定するものとして解釈すべきではない。
本出願は、全般的には、半導体デバイスおよび半導体デバイスを作製する方法に関し、詳細には、逆方向バイアス下においてゲート−ソース漏れが低減された、ＳｉＣ垂直チャネル接合型電界効果トランジスタなどの広バンドギャップ半導体デバイスに関する。
現在までのところ、垂直方向またはほぼ垂直方向の側壁をもつデバイスとして垂直チャネル炭化ケイ素接合型電界効果トランジスタが提案されている［特許文献１および２］。しかしながら、垂直方向またはほぼ垂直方向の側壁をもつデバイスでは、イオン注入を使用して均一なｐ+側壁ドーピングを達成することが困難なことがある。特に、通常の入射イオン注入の結果として、ドーパント濃度が低い不均一にドープされた側壁が生じることがある。
側壁をドープするために傾斜イオン注入を使用することが開示されている［特許文献１および３］。しかしながら、この手法を用いても、均一なチャネル幅（ｗch）を有する理想的な構造を達成することは困難である。特に、傾斜注入を使用した結果、さらに、トレンチ底部の近くのドーピングがより重くなり、側壁に沿ってドーピングが不均一になり、それにより、デバイス性能が低減することになる。さらに、同様のドーピングを両側壁上に確保するためには、注入中にウエハを回転させなければならない。ただし、ＳｉＣの場合、イオン注入には、様々なエネルギーで複数回注入することが求められる。したがって、ウエハの回転と傾斜注入とを含むプロセスは、製造プロセスの複雑にし、そのコストを著しく増大させることがある。
したがって、垂直ＪＦＥＴなど、チャネル幅がより均一で充分に制御された半導体デバイスを作製する改善された方法に対するニーズが依然として存在する。
米国特許出願公開第２００７／０１８７７１５号明細書「Ｐｏｗｅｒ Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｐｏｗｅｒ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｈｉｇｈｌｙ Ｖｅｒｔｉｃａｌ Ｃｈａｎｎｅｌ ａｎｄ Ｕｎｉｆｏｒｍ Ｃｈａｎｎｅｌ Ｏｐｅｎｉｎｇ」 米国特許第５，９０３，０２０号明細書「Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｕｃｔｕｒｅ」 米国特許第７，４７９，６７２号明細書「Ｐｏｗｅｒ Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｐｏｗｅｒ Ｔｒａｎｓｉｓｔｏｒ Ｗｉｔｈ Ｈｉｇｈｌｙ Ｖｅｒｔｉｃａｌ Ｃｈａｎｎｅｌ Ａｎｄ Ｕｎｉｆｏｒｍ Ｃｈａｎｎｅｌ Ｏｐｅｎｉｎｇ」 米国特許出願第１２／６１３，０６５号明細書 米国特許出願第１２／１１７，１２１号明細書
Ｎｉｓｈｉｚａｗａ他。ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ，Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，第４巻（２０００年）、４８２頁 Ｖｏｎ Ｍｕｎｃｈ他。Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃ，１２２巻（１９７４年），６４２頁
本発明の半導体デバイスは、第１の導電型の半導体材料の基板層と、基板層の上側表面上の第１の導電型の半導体材料のチャネル層であって、チャネル層が下側表面を備え、１つまたは複数の隆起領域は上側表面と第１の側壁と第２の側壁とを備え、下側表面に隣接する隆起領域の第１の側壁および第２の側壁は内向きにテーパー状であり、基板層の上側表面に対して垂直方向から少なくとも５°の角度を形成し、１つまたは複数の隆起領域が、第１の導電型の半導体材料の内側部分と、第１の導電型とは異なる第２の導電型の半導体材料の外側部分とを備え、外側部分が第１の側壁および第２の側壁に隣接している、チャネル層と、隣接した隆起領域の外側部分に隣接し、それと連続するチャネル層の下側表面中の第２の導電型の半導体材料のゲート領域と、１つまたは複数の隆起領域の上側表面上の第１の導電型の半導体材料のソース層とを備える、半導体デバイスであって、隆起領域の外側部分がソース層に接触しないように、隆起領域の外側部分がソース層からオフセットしている。
また、本発明の方法は、第１の導電型の半導体材料のチャネル層にイオンを選択的に注入して、第１の導電型とは異なる第２の導電型の半導体材料の注入ゲート領域を形成することであって、チャネル層が基板層の上側表面上にあり、チャネル層が下側表面と、第１の側壁および第２の側壁とを備える１つまたは複数の隆起領域を備え、下側表面に隣接する隆起領域の第１の側壁および第２の側壁は内向きにテーパー状であり、基板の上側表面に対して垂直方向から少なくとも５°の角度を形成し、１つまたは複数の隆起領域の上側表面上に第１の導電型の半導体材料のソース領域があり、ソース領域は、第１の側壁および第２の側壁に隣接する側壁と上側表面とを備え、ソース領域の上側表面上に注入マスクがあり、注入マスクは、側壁中、およびチャネル層の下側表面中に形成され、注入マスクは、隆起領域の上側表面からオフセットしている、選択的に注入することと、注入マスクを除去することとを含む方法において、側壁上の注入ゲート領域がソース層に接触しないように、側壁上の注入ゲート領域がソース層からオフセットしている。
本教示のこれらのおよびそれらの特徴について本明細書に記載する。
当業者には、以下に説明する図面は単に例示を目的とすることが理解されよう。これらの図面は、本教示の範囲をいかなる方法でも限定するものではない。
傾斜した側壁を有する垂直接合型電界効果トランジスタの概略図であり、ｎ＋ソース領域は、ｎ領域、ｎ−領域、ｐ−領域、またはｐ領域によって、ｐ＋注入ゲート領域から０．５μｍ以下だけオフセットしている。 ＳＩＴデバイスおよび電力ＶＪＦＥＴデバイスのためのソース電極からの距離に比例する伝導帯エネルギーを示す図である。 傾斜した側壁を有するＶＪＦＥＴデバイスを作製する方法を示す概略図である。 図１Ｃに示した方法にしたがって製造されたデバイスのｐ＋／ｎ＋ゲート−ソース接合における残留格子注入ダメージを示す概略図である。 ０度注入を使用すると、図１Ｃに示した方法にしたがって製造されたデバイスにおけるｐ＋／ｎ＋ゲート−ソース接合が最小化されることを示す概略図である。 コンフォーマルマスク層を使用して図１Ａに記載したデバイスを作製する方法を示す概略図である。 ｐ＋／ｎ＋接合を有するデバイスのドーピングプロファイルを示す図である。 コンフォーマルマスクを使用して作製されたｐ＋／ｐ／ｎ＋接合を有するデバイスのドーピングプロファイルを示し、電界が低減され、注入ダメージが少なくなっていることが示されている。 非コンフォーマルマスク層を使用して図１Ａに記載したデバイスを作製する方法を示す概略図である。 側壁注入より前に側壁の熱酸化を使用して図１Ａに記載したデバイスを作製する方法を示す概略図である。 側壁の上にかかったインプラントマスクを使用して図１Ａに記載したデバイスを作製する方法を示す概略図である。 横方向酸化速度が高い層を備える多層注入マスクを使用して図１Ａに記載したデバイスを作製する方法を示す概略図である。 ｎ＋ソース層がｐ＋注入領域に接触しないように、酸化によってｎ＋ソース層を凹ませることによって図１Ａに記載したデバイスを作製する方法を示す概略図である。 傾斜した側壁を有する垂直接合型電界効果トランジスタの概略図であり、ｎ＋ソース領域は、ｎソース領域によってｐ＋注入ゲート領域からオフセットしている。
電力接合型電界効果トランジスタ（ＪＦＥＴ）は、非常に大きいバイアス（たとえば、６００Ｖ〜１０ｋＶ）がドレイン端子に印加された場合でも、オフ状態のままでなければならない。したがって、電力ＪＦＥＴデバイスの「ドレイン誘起障壁低下」（一般に「ＤＩＢＬ」と呼ばれる）は最小限に抑えなければならない。ＤＩＢＬ現象では、ドレイン電圧が印加されることにより、ソースとドレインとの間のエネルギー障壁が低下し、したがって、望ましくない漏洩電流をデバイス中に流すことができるようになる。
ＤＩＢＬ効果を最小限に抑え、それにより、電力トランジスタが大きい電圧（たとえば、６００Ｖ〜１０ｋＶ）を遮断できるようにするためには、ソース電極の近くでオフ状態エネルギー障壁が生じなければならず、ソースからドレインを離隔する「長いチャネル」がなければならない。実際には、（ｐ＋ゲートに印加されたバイアスによって変調された）エネルギー障壁は、ＤＩＢＬを最小限に抑えるために、ドレインから可能な限り離れていなければならない。これは、米国特許出願第１２／６１３，０６５号に開示されるように、傾斜した側壁をもつＪＦＥＴの場合のようにチャネルの最も狭い部分をソース付近に配置すること、または米国特許出願第１２／１１７，１２１号に開示されるように、ソース付近のドーピング濃度が残りのチャネルよりも低い不均一なチャネルドーピングプロファイルを有するデバイスによって達成される。
エネルギー障壁はソースに極めて近くなければならず、デバイスを通過する導電を制御するためにゲートによって変調しなければならないので、ｐ＋ゲートは必ず、ｎ＋ソースに極めて密接して配置されなければならない。また、ｐ＋ゲートが形成されるプロセスは、チャネル／フィンガーに対して自己整合式でなければならない。これは、同じマスクを使用してフィンガーをエッチングし、ｐ＋ゲートを注入することによってＳｉＣ垂直ＪＦＥＴが形成される場合である。静電誘導トランジスター（ＳＩＴ）などの他のＳｉＣ垂直トランジスタは、大きいドレイン電圧を遮断するようには設計されておらず、したがって、チャネル設計要件はあまり厳しくなく、ｎ＋ソースとｐ＋ゲートの間に大きい非自己整合離隔をもつ構造が許容されている。
ＳＩＴ構造は一般に、ドレイン端子にさらに近接したオフ状態障壁を有しており、一般的には図１Ｂに示すように、（高周波動作のための）チャネルは、電力ＪＦＥＴに比べて短い。たとえば、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ，Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，第４巻（２０００年），４８２頁（Ｎｉｓｈｉｚａｗａ他）を参照されたい。これらの両方の特徴は、ＳＩＴを、高電圧（たとえば、６００Ｖ〜１０ｋＶ）印加には不適当にする。設計により、図１Ｂに示すようにオフ状態障壁がソース端末の近くに配置された場合には、高電圧電力ＪＦＥＴは高電圧を遮断する際により効果的である。
その全体が参照により本明細書に組み込まれる米国特許出願第１２／６１３，０６５号に記載されているように、傾斜した側壁を有するデバイスは、エピタキシャル成長させたＳｉＣ層構造上に注入マスク層（たとえば、ＳｉＯ2）を堆積させ、注入マスク層とＳｉＣフィンガーとをパターニングおよびエッチングし、注入マスクを使用して自己整合ｐ＋ゲート領域を注入することによって作製することができる。このプロセスを図１Ｃに示す。図１Ｃを見ると分かるように、このプロセスにおける注入マスクはｎ＋領域を完全には覆わない。また、横方向注入の脱落により、注入マスクの下に延びる注入種が生じ得る。これらの効果の両方の結果として、ｐ＋／ｎ＋ゲート−ソース接合を生じることができる。
上述したように、高電圧電力ＪＦＥＴは、ソースの近くにゲート変調された電子障壁をもつ長いチャネルを有していなければならない。注入ゲート垂直ＪＦＥＴの場合、この結果、図１Ｃに示すように、ｐ＋／ｎ＋ゲート−ソース接合を生じ得る。ただし、デバイスをオフにするために逆方向バイアスがゲートに印加されたとき（たとえば、Ｖgs＝−１５Ｖ）、ｐ＋／ｎ＋接合は高い漏れを有する。その結果、オフ状態中に望ましくない静的電力損失が生じ得る。接合の両側上のドーピングが高いことにより、空乏領域が狭くなり、望ましくないゲート−ソース接合漏れを生じる逆電圧バイアスの下で電界が高くなる。ＰｉＮ（または、ｐ＋／ｎ／ｎ＋、ｐ＋／ｐ／ｎ＋）接合の結果、電界が低減され、したがって漏れが低下する。また、接合はｐ＋ゲート形成中に大きい注入量を受けるので、注入アクティブ化プロセス中には除去されない残留格子ダメージは、逆方向バイアス中の拡張された生成−再結合漏洩電流につながることがある。ｐ＋／ｎ＋ゲート−ソース接合における注入ダメージを図１Ｄに示す。
しかしながら、図１Ｅに示すように、注入マスクにより、ｎ＋領域のエッジで重いｐ＋が注入されないようにされるので、米国特許出願第１２／６１３，０６５号に記載されているような０度注入であるマルチスロープデバイスはｐ＋／ｎ＋接合問題を最小限に抑える。対照的に、垂直側壁をもつデバイスにおいて、傾けられた注入または傾斜した注入を使用すると、ゲート−ソース接合の両側においてドーピングが高くなる結果となる。
自己整合ピン（またはｐ＋／ｎ／ｎ＋、ｐ＋／ｐ／ｎ＋）ゲート−ソース接合を有する垂直接合型電界効果トランジスタが提供される。ｐ＋ゲートは、逆方向バイアス下におけるゲート−ソース接合漏れを低減させながら良好な高電圧性能（すなわち、低いＤＩＢＬ）を維持するために、ｎ＋ソースの０．５μｍ内に自己整合することができる。注入中か、またはさらなる注入後処理によって注入後に、ｐ＋注入領域をｎ＋ソースからオフセットさせることができる。いくつかの実施形態によれば、接触抵抗を最小限に抑えるために、ｐ＋領域およびｎ＋領域は、１×１０19ｃｍ-3を超えるピークドーピング濃度を有する。いくつかの実施形態によれば、ｎ＋領域とｐ＋領域との間で領域は、１×１０19ｃｍ-3未満の低いドーピング（ｎ−、ｎ、ｐ−またはｐ）を有する。
デバイス構造とその構造を製作するための方法の両方が提供される。この方法は、傾いたゲート注入と０度ゲート注入の両方を用いた垂直ＶＪＦＥＴフィンガー、シングルスロープＶＪＦＥＴフィンガー、またはマルチスロープＶＪＦＥＴフィンガーに適用可能である。
イオン注入中に自己整合マスク層によって、または、イオン注入後にｎ＋ソース層の自己整合した凹みによって、ｎ＋ソースからｐ＋注入領域をオフセットさせることができる。図１ＡにＶＪＦＥＴデバイスが示されている。図１Ａに示されるように、ｎ＋ソースは、ｐ＋注入ゲート領域から０．５μｍ以下の距離だけオフセットしている。
第１の実施形態によれば、既存の注入マスクを覆う注入ブロック層（たとえば、ＳｉＯ2）のコンフォーマル堆積を使用して、ソース領域から注入ゲート領域をオフセットさせることができる。この方法を図２に示す。図２に示すように、ｎ＋ソースは、ｎ−領域、ｎ領域、ｐ−領域、またはｐ領域によってｐ＋注入ゲート領域からオフセットしている。
図３Ａに、ｐ＋／ｎ＋接合を有するデバイスのドーピングプロファイルを示す。図３Ｂに、図２に記載されているコンフォーマルマスクを使用して作製されたｐ＋／ｐ／ｎ＋接合を有するデバイスのドーピングプロファイルを示す。図３Ｂを見ると分かるように、このデバイスは、図３Ａのデバイスよりも電界が低減され、注入ダメージが少ない。近似ドーパント濃度は図３Ａおよび図３Ｂに示されている。
いくつかの実施形態によれば、既存の注入マスクを覆う注入ブロック層（たとえば、ＳｉＯ2）の非コンフォーマル堆積を使用して、ｐ＋注入ゲート領域をｎ＋ソース領域からオフセットさせることができる。この方法を図４に示す。図４に示すように、非コンフォーマルマスク層は、隆起したチャネル領域の側壁上に比べて注入マスクの側面上で厚くなっている。
いくつかの実施形態によれば、注入より前に熱酸化を使用して側壁上に注入ブロック層（たとえば、ＳｉＯ2）を形成することによって、ｐ＋注入ゲート領域をｎ＋ソース領域からオフセットさせることができる。この方法を図５に示す。
いくつかの実施形態によれば、フィンガー側壁の上にかかる注入マスクを形成するために、ＳｉＯ2エッチングプロセスおよびＳｉＣエッチングプロセスを使用してｐ＋注入ゲート領域をｎ＋ソース領域からオフセットさせることができる。この方法を図６に示す。
いくつかの実施形態によれば、ＳｉＣ（たとえばＳｉＯ2／Ｓｉ／ＳｉＯ2、ＳｉＯ2／Ｇｅ／ＳｉＯ2、ＳｉＯ2／ｐｏｌｙ−Ｓｉ／ＳｉＯ2、ＳｉＮ／Ｇｅ／ＳｉＮ）を顕著には酸化させない温度における横方向酸化速度が高い１つの層を備える多層注入マスクを使用することによって、ｐ＋注入ゲート領域をｎ＋ソース領域からオフセットさせることができる。多層注入マスクは、ＳｉＣ上でごくわずかな酸化物成長を引き起こす状態（たとえば、Ｏ2中で１０００℃未満）を使用してエッチングし、酸化させることができる。この方法は図７に示されている。
前述のように、イオン注入中に自己整合マスク層を使用することによって、ｐ＋注入領域をｎ＋ソースからオフセットさせることができる。代替的には、イオン注入後にｎ＋ソース層の自己整合した凹みによって、ｐ＋注入領域をｎ＋ソースからオフセットさせることができる。具体的には、ｎ＋領域をｐ＋注入後に凹ませて、ｎ＋ソースとｐ＋ゲート領域との重複を除去することができる。ＳｉＣ結晶の酸化速度差を使用して、ｐ＋領域よりも優先的にｎ＋領域を横方向に酸化させることができる。ＳｉＣの（０００１）表面は、ＳｉＣの他の表面と比較してゆっくり酸化する。Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃ，１２２巻（１９７４年），６４２頁（Ｖｏｎ Ｍｕｎｃｈ他）を参照されたい。さらに、（１１２０）表面については、ｎ＋ＳｉＣ上の酸化物厚さは、ｐ型ＳｉＣ上の厚さの約２倍であった。これらの酸化速度差を使用してｎ＋ソース層を選択的に酸化させ、したがって、ゲートとソースとの間のｐ＋／ｎ＋重複が除去される。
ｎ＋ソース層の自己整合した凹みによってｐ＋注入ゲート領域をｎ＋ソース領域からオフセットさせる方法を図８に示す。図８に示すように、ＳｉＣの（０００１）表面はゆっくりと酸化するが、特に（１１−２０）面がｎ＋であるとき、（１１−２０）面は急速に酸化する。その結果、ソースは側壁のエッジから凹み、それにより、ｎ＋ソース領域ｐ＋ゲート領域に接触しなくなる。
図９は、不均一にドープされたソース層を使用してｐ＋注入ゲート領域からｎ＋ソースをオフセットさせる代替実施形態を示す概略図である。図９に示されるように、ソース層は、ドーピング濃度がより高い上側ソース層に隣接するｐ＋ゲート領域に接触する下側ソース層を備えている。下側ソース層はゲート領域とのピン接合を生成するが、上側層におけるドーピングがより高いことにより接触抵抗を低減することができる。上側ソース層のドーピング濃度は１×１０19〜１×１０20ｃｍ-3であり得、下側ソース層のドーピング濃度は１×１０19ｃｍ-3未満であり得る。いくつかの実施形態によれば、各層の厚さは０．２５μｍであり得る。上側ソース層と下側ソース層との厚さおよびドーピング濃度を変化させて、望ましい動作特性を得ることができる。
上記明細書は、例示を目的として提供された各例を用いて本発明の原理を教示するものであるが、本開示を読むことにより、本発明の趣旨から逸脱することなく、形態および詳細に様々な変更を加え得ることが当業者には明らかになるであろう。

Claims (47)

  1. 第１の導電型の半導体材料の基板層と、
    前記基板層の上側表面上の前記第１の導電型の半導体材料のチャネル層であって、前記チャネル層が下側表面を備え、１つまたは複数の隆起領域は上側表面と第１の側壁と第２の側壁とを備え、前記下側表面に隣接する前記隆起領域の前記第１の側壁および前記第２の側壁は内向きにテーパー状であり、前記基板層の前記上側表面に対して垂直方向から少なくとも５°の角度を形成し、前記１つまたは複数の隆起領域が、前記第１の導電型の半導体材料の内側部分と、前記第１の導電型とは異なる第２の導電型の半導体材料の外側部分とを備え、前記外側部分が前記第１の側壁および前記第２の側壁に隣接している、チャネル層と、
    隣接した隆起領域の前記外側部分に隣接し、それと連続する前記チャネル層の前記下側表面中の前記第２の導電型の半導体材料のゲート領域と、
    前記１つまたは複数の隆起領域の前記上側表面上の前記第１の導電型の半導体材料のソース層と
    を備える、半導体デバイスであって、
    前記隆起領域の前記外側部分が前記ソース層に接触しないように、前記隆起領域の前記外側部分が前記ソース層からオフセットしている、
    半導体デバイス。
  2. 前記ソース層よりもドーピング濃度が低い前記第１の導電型の半導体材料の領域によって、前記隆起領域の前記外側部分が前記ソース層からオフセットしている、請求項１に記載の半導体デバイス。
  3. 前記ソース層および前記隆起領域の前記外側部分はそれぞれ、ドーピング濃度が少なくとも１×１０19ｃｍ-3である、請求項１に記載の半導体デバイス。
  4. 前記隆起領域の前記外側部分が、前記ソース層から０．５μｍ以下だけオフセットしている、請求項１に記載の半導体デバイス。
  5. 前記１つまたは複数の隆起領域の前記上側表面は、前記隆起領域の前記外側部分および前記内側部分を備え、前記隆起領域の前記内側部分上に前記ソース層があり、前記デバイスが、前記隆起領域の前記外側部分に隣接する前記隆起領域の前記上側表面上に酸化物をさらに備える、請求項１に記載の半導体デバイス。
  6. 前記１つまたは複数の隆起領域の前記上側表面に隣接する前記第１側壁および前記第２の側壁は、前記基板層の前記上側表面に対して垂直方向から５°未満の角度で配向される、請求項１に記載の半導体デバイス。
  7. 前記１つまたは複数の隆起領域の前記上側表面に隣接する前記第１側壁および前記第２の側壁は、前記基板層の前記上側表面に対して垂直方向から２°未満の角度で配向される、請求項１に記載の半導体デバイス。
  8. 前記チャネル層の前記下側表面に隣接する前記第１側壁および前記第２の側壁は内向きにテーパー状であり、前記基板層に近位の前記ゲート領域の下側表面と前記隆起領域の前記上側表面との間の距離の少なくとも１／２わたって、前記基板層の上側表面に対して垂直方向から少なくとも５°の角度を形成する、請求項１に記載の半導体デバイス。
  9. 前記基板に近位の前記チャネル層の前記表面と前記隆起領域の前記上側表面との間の垂直距離が０．５〜５μｍであり、前記チャネル層のドーピング濃度が１×１０16ｃｍ-3〜１×１０18ｃｍ-3である、請求項１に記載の半導体デバイス。
  10. 前記基板は、厚さが１００〜５００μｍであり、ドーピング濃度が１×１０19〜５×ｌ０19ｃｍ-3である、請求項１に記載の半導体デバイス。
  11. 前記ソース層は、厚さが０．１〜１．０μｍであり、ドーピング濃度が１×１０18〜１×ｌ０20ｃｍ-3である、請求項１に記載の半導体デバイス。
  12. 前記隆起領域の前記外側部分および前記ゲート領域はそれぞれ、ドーピング濃度が５×ｌ０18〜１×１０20ｃｍ-3である、請求項１に記載の半導体デバイス。
  13. 前記基板と前記チャネル層との間に前記第１の導電型の半導体材料のドリフト層をさらに備える、請求項１に記載の半導体デバイス。
  14. 前記ドリフト層は、厚さが５〜１００μｍであり、ドーピング濃度が１×１０14〜２×１０16ｃｍ-3である、請求項１３に記載の半導体デバイス。
  15. 前記基板と前記チャネル層との間にバッファ層をさらに備える、請求項１に記載の半導体デバイス。
  16. 前記基板と前記ドリフト層との間にバッファ層をさらに備える、請求項１３に記載の半導体デバイス。
  17. 前記バッファ層は、厚さが０．１〜１μｍであり、ドーピング濃度が５×ｌ０17〜５×ｌ０18ｃｍ-3である、請求項１６に記載の半導体デバイス。
  18. 前記バッファ層は、厚さが０．１〜１μｍであり、ドーピング濃度が５×ｌ０17〜５×ｌ０18ｃｍ-3である、請求項１５に記載の半導体デバイス。
  19. 前記デバイスが複数の隆起領域を備え、前記複数の隆起領域は細長く、フィンガーとして離間した関係で配列される、請求項１に記載の半導体デバイス。
  20. 第１の導電型の前記半導体材料はｎ型半導体材料であり、前記第２の導電型の前記半導体材料はｐ型半導体材料である、請求項１に記載の半導体デバイス。
  21. 前記半導体材料が広バンドギャップ半導体材料である、請求項１に記載の半導体デバイス。
  22. 前記半導体材料がＳｉＣである、請求項１に記載の半導体デバイス。
  23. 前記デバイスが接合型電界効果トランジスタ（ＪＦＥＴ）である、請求項１に記載の半導体デバイス。
  24. 前記チャネル層の前記下側表面上の第１のゲートコンタクトと、
    前記ソース層上のソースコンタクトと、
    前記チャネル層に対向する前記基板層上のドレインコンタクトと
    をさらに備える、請求項１に記載の半導体デバイス。
  25. 請求項２４に記載の半導体デバイスを備える回路。
  26. 前記回路が集積回路である、請求項２５に記載の回路。
  27. 第１の導電型の半導体材料のチャネル層にイオンを選択的に注入して、前記第１の導電型とは異なる第２の導電型の半導体材料の注入ゲート領域を形成することであって、前記チャネル層が基板層の上側表面上にあり、前記チャネル層が下側表面と、第１の側壁および第２の側壁とを備える１つまたは複数の隆起領域を備え、前記下側表面に隣接する前記隆起領域の前記第１の側壁および前記第２の側壁は内向きにテーパー状であり、前記基板の前記上側表面に対して垂直方向から少なくとも５°の角度を形成し、前記１つまたは複数の隆起領域の前記上側表面上に前記第１の導電型の半導体材料のソース領域があり、前記ソース領域は、前記第１の側壁および前記第２の側壁に隣接する側壁と上側表面とを備え、前記ソース領域の前記上側表面上に注入マスクがあり、前記注入マスクは、前記側壁中、および前記チャネル層の前記下側表面中に形成され、前記注入マスクは、前記隆起領域の前記上側表面からオフセットしている、選択的に注入することと、
    前記注入マスクを除去することと
    を含む方法において、
    前記側壁上の前記注入ゲート領域が前記ソース層に接触しないように、前記側壁上の前記注入ゲート領域が前記ソース層からオフセットしている、
    方法。
  28. 選択的に注入する前には、前記隆起領域の前記側壁上、前記ソース領域の側面上、および前記注入マスクの側面上に注入ブロック層があり、前記方法が、選択的に注入した後に前記注入ブロック層を除去することをさらに備える、請求項２７に記載の方法。
  29. 前記注入ブロック層がＳｉＯ2を備える、請求項２８に記載の方法。
  30. 前記注入ブロック層は、前記隆起領域の前記側壁上に比べて前記注入マスクの前記側壁上で厚くなっている、請求項２８に記載の方法。
  31. 選択的に注入する前に、前記隆起領域の前記側壁を酸化させて酸化側壁を形成することをさらに備え、前記ソース層よりもドーピング濃度が低い前記第１の導電型の半導体材料のオフセット領域によって、前記注入ゲート領域を前記隆起領域の前記上側表面からオフセットさせるように、前記酸化側壁が前記オフセット領域における注入を阻害する、請求項２７に記載の方法。
  32. 前記注入マスクが前記側壁の上にかかるように、前記注入マスクの少なくとも一部分が前記ソース領域の前記上側表面よりも広い、請求項２７に記載の方法。
  33. 前記注入マスクが、前記ソース領域に隣接する第１の材料の層と、前記第１の材料の前記層に隣接する前記第１の材料とは異なる第２の材料の層とを備え、前記第２の材料の横方向酸化速度が前記第１の材料よりも高く、前記方法は、前記第２の材料の前記層が前記側壁の上にかかるように、選択的に注入する前に前記注入マスクを酸化させることをさらに含む、請求項３２に記載の方法。
  34. 前記第１の材料がＳｉＯ2であり、前記第２の材料がＳｉ、ＧＥまたはｐｏｌｙ−Ｓｉであるか、あるいは、前記第１の材料がＳｉＮであり、前記第２の材料がＧｅである、請求項３３に記載の方法。
  35. 前記注入マスクを１０００°Ｃよりも低い温度で酸化させる、請求項３３に記載の方法。
  36. 前記ソース領域の前記側面が前記ゲート領域よりも速く酸化し、前記方法は、選択的に注入した後に前記ソース領域および前記ゲート領域を酸化させることをさらに備え、前記ゲート領域から前記ソース層を離隔するように、酸化させることにより前記ソース層の前記側面を凹ませる、請求項２７に記載の方法。
  37. 前記第１の導電型の前記半導体材料はｎ型半導体材料であり、前記第２の導電型の前記半導体材料はｐ型半導体材料である、請求項３６に記載の方法。
  38. 前記ソース領域および／または前記ゲート領域のドーピング濃度が少なくとも１×１０19である、請求項３７に記載の方法。
  39. 前記イオンが、前記基板の前記上側表面に対して垂直方向から＋／―２°の角度で前記チャネル層に注入される、請求項２７に記載の方法。
  40. 前記１つまたは複数の隆起領域の前記上側表面に隣接する前記第１の側壁および前記第２の側壁が、前記基板層の前記上側表面に対して垂直方向から５°未満の角度で配向される、請求項２７に記載の方法。
  41. 前記１つまたは複数の隆起領域の前記上側表面に隣接する前記第１の側壁および前記第２の側壁が、前記基板層の前記上側表面に対して垂直方向から２°未満の角度で配向される、請求項２７に記載の方法。
  42. 前記基板と前記チャネル層の間に前記第１の導電型の半導体材料のドリフト層をさらに備える、請求項２７に記載の方法。
  43. 前記基板と前記チャネル層との間にバッファ層をさらに備える、請求項２７に記載の方法。
  44. 前記基板と前記ドリフト層の間にバッファ層をさらに備える、請求項４２に記載の方法。
  45. 前記デバイスが複数の隆起領域を備え、前記複数の隆起領域は細長く、フィンガーとして離間した関係で配列される、請求項２７に記載の方法。
  46. 前記第１の導電型の前記半導体材料はｎ型半導体材料であり、前記第２の導電型の前記半導体材料はｐ型半導体材料である、請求項２７に記載の方法。
  47. 前記チャネル層の前記下側表面上にゲートコンタクトを形成することと、
    前記ソース層上にソースコンタクトを形成することと、
    前記チャネル層に対向する前記基板層上にドレインコンタクトを形成することと
    をさらに含む、請求項２７に記載の方法。
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