CN103038886A - 反向偏压下栅极-源极泄漏降低的自对准半导体装置及制作方法 - Google Patents
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Abstract
描述了一种具有自对准引脚、p+/n/n+或p+/p/n+栅极-源极结的垂直结型场效应晶体管(VJFET)。该装置的栅极可对源极自对准到0.5um内以保持良好的耐高压性能(即低DIBL)并同时在反向偏压下减少栅极-源极结的泄漏。该装置可以是宽带隙半导体装置，如SiC垂直沟道结型场效应。还描述了制造该装置的方法。
Description
相关申请的交叉参考
本申请要求之前2010年05月25日提交的临时美国专利申请序列61/347928号的权利，在此通过引用将其全部内容并入。
此处所用的章节标题仅用于组织目的，并且不应当被解释为以任何方式限制本发明描述的对象。
背景
技术领域
本申请涉及半导体装置和制造装置的方法，特别是，涉及宽带隙(wideband-gap)半导体装置，如反向偏压下栅极-源极泄漏降低的碳化硅SiC垂直沟道结型场效应晶体管。
背景技术
迄今为止，垂直沟道碳化硅结型场效应晶体管已被作为具有垂直或接近垂直的侧壁[1，2]的装置提出。但是，在具有垂直或接近垂直的侧壁的装置中，难以使用离子植入(ion implantation)实现均匀的p+侧壁掺杂。特别是，正常的入射离子植入会导致具有低掺杂浓度的非均匀的掺杂的侧壁。
使用成角度的离子植入掺杂侧壁已有公开[1，3]。但是，即使采用这种方法，也很难实现具有均匀的沟道宽度(wch)的理想化的结构。特别是，使用成角度的植入仍然会导致在沟槽底部附近的较重掺杂和沿侧壁的非均匀掺杂从而降低装置的性能。此外，为确保两个侧壁上类似的掺杂，在植入过程中晶片必须旋转。但是，对于SiC，离子植入需要不同的能量的多个植入。因此，涉及晶片旋转和成角度的植入的过程会显著地增加制造工艺的复杂性和成本。
因此，仍然存在对制造半导体装置如具有更均匀的和良好控制的沟道宽度的垂直JFET的改进的方法的需要。
发明内容
提供了一种半导体装置，包括：
第一导电类型的半导体材料的基材层；
位于基材层的上表面上的第一导电类型的半导体材料的沟道层，所述沟道层包括下表面和一个或多个凸起区，所述一个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材层的上表面形成至少5°的角度，其中所述—个或多个凸起区包括第一导电类型的半导体材料的内部部分和不同于第一导电类型的第二导电类型的半导体材料的外部部分，其中，所述外部部分与第一侧壁、第二侧壁相邻；
第二导电类型的半导体材料的栅极区，其位于与相邻的凸起区的外部部分相邻并与该外部部分邻接的沟道层的下表面中；和
第一导电类型的半导体材料的源极层，其位于一个或多个凸起区的上表面上；
其中，所述凸起区的外部部分从源极层抵消，使得凸起区的外部部分不接触源极层。
还提供了一种方法，包括：
选择性地将离子植入第一导电类型的半导体材料的沟道层中以形成与第一导电类型不同的第二导电类型的半导体材料的植入的栅极区，其中，所述沟道层位于基材层的上表面上，且其中，所述沟道层包括下表面和一个或多个凸起区，所述一个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材的上表面形成至少5°的角度，其中，第一导电类型的半导体材料的源极区位于一个或多个凸起区的上表面上，源极区包括与第一侧壁、第二侧壁相邻的侧表面和上表面，且植入掩模位于源极区的上表面上，其中，植入的栅极区形成在侧壁中和沟道层的下表面中，且其中，植入的栅极区从凸起区的上表面抵消；和
去除植入物的掩模；
其中，侧壁上的植入的栅极区从源极层抵消，使得侧壁上的植入的栅极区不接触源极层。
这里将阐述本发明的这些和其它特征。
附图说明
熟练的技术人员会明白，下面描述的附图仅供说明之用。附图并不旨在以任何方式限制本发明的范围。
图1A是具有倾斜的侧壁的垂直结型场效应晶体管的示意图，其中，n+源极区被n，n-，p-或p区从p+植入的栅极区抵消0.5μm或更少。
图1B示出作为用于SIT装置的源电极和电源VJFET(vertical Junction FieldEffect Transistor)装置之间的距离的函数的导带能量。
图1C是示出制造具有倾斜的侧壁的VJFET装置的方法的示意图。
图1D是示出在根据图1C中所示的方法制造的装置的p+/n+栅极-源极结处的剩余晶格植入损伤的示意图。
图1E是示出根据图1C中所示的方法使用零度植入制造装置中的p+/n+的栅极-源极结的最小化的示意图。
图2是示出使用共形掩膜层制造图1A所示的装置的方法的示意图。
图3A示出用于具有p+/n+结的装置的掺杂分布。
图3B示出用于具有使用展示减少的电场和较少植入损伤的共形掩模制造的p+/p/n+结的装置的掺杂分布。
图4是示出使用非共形掩模层制造图1A所示的装置的方法的示意图。
图5是示出在侧壁植入之前使用侧壁的热氧化来制造图1A所示的装置的方法的示意图。
图6是示出使用伸出侧壁的植入掩模来制造图1A所示的装置的方法的示意图。
图7是使用包括具有很高的侧向氧化率的层的多层植入掩模来制造图1A所示的装置的方法的示意图。
图8是示出通过氧化对n+源极层制造凹陷使得n+源极层不接触p+植入区来制造图1A所示的装置的方法的示意图。
图9是具有倾斜的侧壁的垂直结型场效应晶体管的示意图，其中，n+源极区被n源极区从p+植入的栅极区抵消。
具体实施方式
即使具有非常大的偏压施加到漏极端子(例如600伏-10千伏)上，电力结型场效应晶体管JFET也应保持在关断状态下。因此，电力JFET装置应具有最小的“漏极感应的势垒降低”(通常称为“DIBL”)。在DIBL现象中，所施加的漏极电压降低源极和漏极之间的能量势垒，从而使不希望的泄漏电流流过装置。
为最小化DIBL效应从而使电力晶体管阻挡大的电压(例如600伏-10千伏)，在源极电极的附近应该发生关断状态的能量势垒，且应该有将漏极从源极分离的“长沟道”。在效应中，能量势垒(其由施加到p+栅极的偏压调制)应尽可能地远离漏极以尽量最小化DIBL。这通过将源极附近的沟道的最窄的部分定位来实现，如美国专利申请12/613065号中所公开的具有倾斜的侧壁的JFET的情况，或者通过具有源极附近的掺杂浓度低于其余沟道的非均匀沟道掺杂分布的装置来实现，如美国专利申请序列12/117121号中所公开的。
由于能量势垒应非常接近源极并应由栅极调制以控制通过该装置的传导，所以p+栅极应必须位于非常靠近n+源极处。形成p+栅极的过程也应自对准沟道/手指。这是当通过蚀刻手指并使用相同的掩模植入p+栅极形成SiC垂直JFET时的情况。其他SiC垂直晶体管，如静电感应晶体管SIT没有被设计为阻挡大漏极电压，因此该沟道设计的要求不太严格，且允许在n+源极和p+栅极之间具有大的非自对准分离的结构。
SIT结构通常具有更接近漏极端子的关断状态的势垒，并且通常具有比电力IFET短的沟道(用于高频操作)，如1B所示参见，例如，西泽(Nishizawa) 等人的电子装置(Electron Devices)卷4(2000年)第482页的“IEEE转移”。这些特性使得SIT不适用于高压(例如600伏-10千伏)的应用。在设计上，如果关断状态下的势垒位于更靠近源极端子处，高压电力JFET将更有效地阻止高压，如图1B所示。
如在美国专利申请12/613065号所述，其全部内容通过参考引入本文，具有倾斜的侧壁的装置可以通过在外延生长的SiC层结构上淀积植入掩模层(例如SiO2)、构图和蚀刻植入掩模层和SiC手指、使用植入物掩模植入自对准的p+栅极区来制造。这个过程示于图1C中。从图1C中可以看出，在这个过程中的植入物掩模不完全覆盖n+区。侧向植入追随也可导致植入的物种在植入掩模下延伸。这两种效应均可导致p+/n+栅极-源极结。
如上所述，高压电力JFET应具有长沟道且栅极调制的电子势垒靠近源极。对于植入的栅极垂直JFET，这可能会导致p+/n+栅极-源极结，如图1C所示。但是，当反向偏压被施加到栅极(例如Vgs＝-15V)以关断该装置，p+/n+结将具有高的泄漏。这可能会导致关断状态下的不希望的静电消耗。结的两侧上的高掺杂导致产生狭窄的消耗区，并由此产生在反向电压偏压下导致不希望的栅极-源极结泄漏的高电厂。PiN(或p+/n/n+，p+/p/n+)结将导致降低的电场从而降低泄漏。还因为在p+栅极形成期间结接收大的植入剂量，所以在植入激活过程期间还没有去除的剩余晶格晶格损伤会导致在反向偏压期间产生增强的产生-复合泄漏电流。p+/n+栅极-源极结处的植入损伤示于图1D。
但是，零度植入的多斜道装置，如美国专利申请12/613065号中所述的，可最大限度地减少p+/n+结的问题，因为植入掩模防止重的p+剂量被植入n+区的边缘，示于图1E。与此相反，在具有垂直侧壁的装置中使用倾斜的或成角度的植入导致栅极-源极结的两侧上的高掺杂。
将垂直结型场效应晶体管提供地具有自对准引脚(或p+/n/n+，p+/p/n+)栅极-源极结。p+栅极可在n+源极的0.5μm内自对准以保持良好的耐高压性能(即低DIBL)并同时减少反向偏压下的栅极-源极结泄漏。p+植入区可在植入期间或之后通过额外的植入后处理从n+源极抵消。根据一些实施例，p+和n+区具有的峰值掺杂浓度大于1×1019cm-3来尽量减少接触电阻。根据一些实施例，n+区和p+区之间的区具有小于1×1019cm-3的较低的掺杂(n-，n，p-或p)。
提供了装置结构和用于制造该结构的方法。该方法适用于制造具有倾斜的和零度栅极植入的垂直、单斜道或多斜道VJFET手指。
p+植入区，可在离子植入期间由自对准掩模层或在离子植入后由n+源极层的自对准的制造凹陷从n+源极抵消。VJFET装置示于图1A。如图1A所示，n+源极从p+植入的栅极区抵消0.5μm或更少的距离。
根据第一实施例，已存植入掩模上的植入阻挡层(例如SiO2)的共形沉积可以用于从源极区抵消植入的栅极区。这种方法示于图2中。如图2所示，n+源极被n-，n，p-或p区从p+植入的栅极区抵消。
图3A示出用于具有p+/n+结的装置的掺杂分布。图3B示出用于具有使用图2所述的共形掩模制成的p+/p/n+结的装置的掺杂分布。如图3B所示，该装置显示比图3A所示的装置减少的电场和较少的植入损伤。图3A和图3B示出了接近的掺杂浓度。
根据一些实施例，p+植入的栅极区，可被使用已存植入掩模之上的植入阻挡层(如SiO2)的非共形淀积从n+源极区抵消。这种方法示于图4中。如图4所示，在植入掩模的侧面上的非共形掩模层比凸起沟道区的侧壁上的厚。
根据一些实施例，p+植入的栅极区，可在植入之前使用热氧化被在侧壁上的植入阻挡层(如SiO2)的形成从n+源极区抵消。这种方法示于图5中。
根据一些实施例，p+植入的栅极区，可使用SiO2和SiC蚀刻过程从n+源极区抵消，以形成伸出手指侧壁的植入掩模。这种方法示于图6中。
根据一些实施例，p+植入的栅极区，可在不会显着氧化SiC(如SiO2/Si/SiO2，SiO2/Ge/SiO2，SiO2/poly-Si/SiO2，SiN/Ge/SiN)的温度下，通过使用具有高侧向氧化率的一层组成的多层植入掩模，从n+源极区抵消。多层植入掩模可使用导致SiC上忽略不计的氧化物生长的条件(例如在O2中＜1000℃)蚀刻和氧化。这种方法示于图7中。
如上所述，p+植入区可在离子植入期间使用自对准掩模层从n+源极抵消。可替换地，p+植入区可在离子植入后通过n+源极层的自对准的制造凹陷从n+源极抵消。特别是，n+区可在p+植入之后被制造凹陷，来去除n+源极和p+栅极区的重叠。SiC晶体的不同的氧化率，可用来优先于p+区侧向氧化n+区。SiC的(0001)表面与其它SiC的表面相比缓慢地氧化。冯·蒙克等人，J.电化学社，第122卷，第642页(1974)。此外，对于(1120)表面，n+SiC上的氧化物的厚度是p型SiC的厚度的大约两倍。这些不同的氧化率可用于选择性地氧化n+源极层，从而去除在栅极和源极之间的p+/n+重叠。
通过n+源极层的自对准的制造凹槽从n+源极区抵消p+植入的栅极区的方法如图8所示。如图8所示，SiC的(0001)表面缓慢氧化，而
面快速氧化，特别是当
面是n+时。其结果是，源极被从侧壁的边缘制造凹陷，由此n+源极区不再接触的p+栅极区。
图9是示出一个替代实施例的示意图，其中，非均匀掺杂的源极层被用于从p+植入的栅极区抵消n+源极。如图9所示，源极层包括下部源极层，该下部源极层接触与具有更高的掺杂浓度的上部源极层相邻的p+栅极区。下部源极层与栅极区创建引脚结，其中上部层中的更高的掺杂可减小接触电阻。上部源极层可具有1×1019至1×1020cm-3的掺杂浓度，下部源极层可具有小于1×1019cm-3的掺杂浓度。根据一些实施例，每一层的厚度可以是0.25μm。上部和下部源极层的厚度和掺杂浓度可以改变，以获得所希望的操作特性。
虽然前述说明书和以说明为目的提供的示例教授了本发明的原理，本领域技术人员通过阅读本公开可以理解，可以在不背离本发明的真正范围的情况下在形式和细节上做出各种改变。
参照
[1]美国专利申请公开2007/0187715Al号，“具备高度垂直沟道和均匀沟道开口的电结型场效应电力晶体管”。
[2]美国专利5903020号，“碳化硅静电感应晶体管结构”。
[3]美国专利7479672B2号，“具备高度垂直沟道和均匀沟道开口的电结型场效应电力晶体管”。
Claims (47)
1.一种半导体装置，包括：
第一导电类型的半导体材料的基材层；
位于基材层的上表面上的第一导电类型的半导体材料的沟道层，所述沟道层包括下表面和一个或多个凸起区，所述一个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材层的上表面形成至少5°的角度，其中所述一个或多个凸起区包括第一导电类型的半导体材料的内部部分和不同于第一导电类型的第二导电类型的半导体材料的外部部分，其中，所述外部部分与第一侧壁、第二侧壁相邻；
第二导电类型的半导体材料的栅极区，其位于与相邻的凸起区的外部部分相邻并与该外部部分邻接的沟道层的下表面中；和
第一导电类型的半导体材料的源极层，其位于一个或多个凸起区的上表面上；
其中，所述凸起区的外部部分从源极层抵消，使得凸起区的外部部分不接触源极层。
2.如权利要求1所述的半导体装置，其中，所述凸起区的外部部分，被具有小于源极层的掺杂浓度的第一导电类型的半导体材料的区从源极层抵消。
3.如权利要求1所述的半导体装置，其中，每个所述源极层和所述凸起区的外部部分具有至少lx1019cm-3的掺杂浓度。
4.如权利要求1所述的半导体装置，其中，所述凸起区的外部部分从源极层抵消0.5μm或更少。
5.如权利要求1所述的半导体装置，其中，所述一个或多个凸起区上表面包括凸起区的外部部分和内部部分，且其中，源极层位于凸起区的内部部分上，所述装置进一步包括与凸起区的外部部分相邻的凸起区的上表面上的氧化物。
6.如权利要求1所述的半导体装置，其中，与一个或多个凸起区的上表面相邻的第一侧壁和第二侧壁，朝向从垂直于基材层的上表面＜5°的角度。
7.如权利要求1所述的半导体装置，其中，与一个或多个凸起区的上表面相邻的第一侧壁和第二侧壁，朝向从垂直于基材层的上表面＜2°的角度。
8.如权利要求1所述的半导体装置，其中，与沟道层的下表面相邻的第一侧壁和第二侧壁向内逐渐变细，并从垂直于基材层的上表面形成至少5°的角度靠近基材层的栅极区的下表面与凸起区的上表面之间至少一半的距离。
9.如权利要求1所述的半导体装置，其中，靠近基材的沟道层的表面与凸起区的上表面之间的垂直距离为0.5至5μm，且其中，沟道层具有1×1016至1×1018cm-3的掺杂浓度。
10.如权利要求1所述的半导体装置，其中，所述基材具有的厚度为100至500μm且掺杂浓度为1×1019至5×1019cm-3。
11.如权利要求1所述的半导体装置，其中，所述源极层具有的厚度为0.1至1.0μm且掺杂浓度为1×1018至1×1020cm-3。
12.如权利要求1所述的半导体装置，其中，每个凸起区的外部部分和栅极区具有5×1018至1×1020cm-3的掺杂浓度。
13.如权利要求1所述的半导体装置，在基材和沟道层之间进一步包括第一导电类型的半导体材料的漂移层。
14.如权利要求13所述的半导体装置，其中，所述漂移层具有的厚度为5至100μm且掺杂浓度为1×1014至2×1016cm-3。
15.如权利要求1所述的半导体装置，在基材和沟道层之间进一步包括缓冲层。
16.如权利要求13所述的半导体装置，在基材和漂移层之间进一步包括缓冲层。
17.如权利要求16所述的半导体装置，其中，所述缓冲层具有的厚度为0.1至1.0μm且掺杂浓度为5×1017至5×1018cm-3。
18.如权利要求15所述的半导体装置，其中，所述缓冲层具有的厚度为0.1至1.0μm且掺杂浓度为5×1017至5×1018cm-3。
19.如权利要求1所述的半导体装置，其中，所述装置包括多个凸起区，其中，所述多个凸起区是细长的并且被布置成间隔开的关系作为手指。
20.如权利要求1所述的半导体装置，其中，所述第一导电类型的半导体材料是n型半导体材料，且其中，所述第二导电类型的半导体材料的是p型半导体材料。
21.如权利要求1所述的半导体装置，其中，所述半导体材料是宽带隙半导体材料。
22.如权利要求1所述的半导体装置，其中，所述半导体材料是碳化硅。
23.如权利要求1所述的半导体装置，其中，所述装置是结型场效应晶体管JFET。
24.如权利要求1所述的半导体装置，进一步包括：
接触沟道层的下表面上的第一栅极；
接触源极层上的源极；和
接触与沟道层相对的基材层上的漏极。
25.一种电路，包括如权利要求24所述的半导体装置。
26.如权利要求25所述的电路，其中，所述电路是集成电路。
27.一种方法，包括：
选择性地将离子植入第一导电类型的半导体材料的沟道层中以形成与第一导电类型不同的第二导电类型的半导体材料的植入的栅极区，其中，所述沟道层位于基材层的上表面上，且其中，所述沟道层包括下表面和一个或多个凸起区，所述一个或多个凸起区包括上表面和第一侧壁和第二侧壁，其中，与下表面相邻的凸起区的第一侧壁和第二侧壁向内逐渐变细并从垂直于基材的上表面形成至少5°的角度，其中，第一导电类型的半导体材料的源极区位于一个或多个凸起区的上表面上，源极区包括与第一侧壁、第二侧壁相邻的侧表面和上表面，且植入掩模位于源极区的上表面上，其中，植入的栅极区形成在侧壁中和沟道层的下表面中，且其中，植入的栅极区从凸起区的上表面抵消；和
去除植入物的掩模；
其中，侧壁上的植入的栅极区从源极层抵消，使得侧壁上的植入的栅极区不接触源极层。
28.如权利要求27所述的方法，其中，选择性地植入之前，植入阻挡层位于凸起区的侧壁上、源极区的侧表面上、植入掩模的侧表面上，所述方法进一步包括在选择性地植入之后去除植入阻挡层。
29.如权利要求28所述的方法，其中，所述植入阻挡层包括二氧化硅。
30.如权利要求28所述的方法，其中，位于植入掩模的侧表面上的植入阻挡层比位于凸起区的侧壁上的厚。
31.如权利要求27所述的方法，进一步包括：在选择性地植入之前氧化凸起区的侧壁以形成氧化的侧壁，其中，所述氧化的侧壁抑制抵消区中的植入，使得植入的栅极区被比源极层掺杂浓度低的第一导电类型的半导体材料的抵消区从凸起区的上表面抵消。
32.如权利要求27所述的方法，其中，植入物掩模的至少一部分比源极区的上表面宽，使得植入掩模伸出侧壁。
33.如权利要求32所述的方法，其中，所述植入掩模包括与源极区相邻的第一材料的层和与第一材料的层相邻的不同于第一材料的第二材料的层，其中，所述第二材料比第一材料具有较高的侧向氧化率，所述方法进一步包括：在选择性地植入之前氧化植入掩模，使得第二材料的层伸出侧壁。
34.如权利要求33所述的方法，其中，所述第一材料是二氧化硅且其中所述第二材料是Si、GE或多晶硅，或其中，第一材料是SiN且第二材料是Ge。
35.如权利要求33所述的方法，其中，所述植入掩模在低于1000℃的温度下被氧化。
36.如权利要求27所述的方法，其中，源极区的侧表面比栅极区更迅速地氧化，所述方法进一步包括：在选择性植入之后氧化源极和栅极区，其中，所述氧化对源极层的侧表面制造凹陷，使得源极层从栅极区分开。
37.如权利要求36所述的方法，其中，所述第一导电类型的半导体材料是n型半导体材料，且其中，所述第二导电类型的半导体材料是p型半导体材料。
38.如权利要求37所述的方法，其中，所述源极区和/或所述栅极区具有的掺杂浓度为至少1×1019。
39.如权利要求27所述的方法，其中，所述离子被以从垂直于基材的上表面+/-2°的角度植入到所述沟道层中。
40.如权利要求27所述的方法，其中，与一个或多个凸起区的上表面相邻的第一侧壁、第二侧壁朝向从垂直于基材层的上表面＜5°的角度。
41.如权利要求27所述的方法，其中，与一个或多个凸起区的上表面相邻的第一侧壁、第二侧壁朝向从垂直于基材层的上表面＜2°的角度。
42.如权利要求27所述的方法，在基材和沟道层之间进一步包括第一导电类型的半导体材料的漂移层。
43.如权利要求27所述的方法，在基材和沟道层之间进一步包括缓冲层。
44.如权利要求42所述的方法，在基材和漂移层之间进一步包括缓冲层。
45.如权利要求27所述的方法，其中，所述装置包括多个凸起区，其中，所述多个凸起区是细长的并且被布置成间隔开的关系作为手指。
46.如权利要求27所述的方法，其中，所述第一导电类型的半导体材料是n型半导体材料，且其中，所述第二导电类型的半导体材料的是p型半导体材料。
47.如权利要求27所述的方法，进一步包括：
形成接触沟道层的下表面上的栅极；
形成接触源极层上的源极；和
形成接触与沟道层相对的基材层上的漏极。
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Effective date of registration: 20131014 Address after: American California Applicant after: PI company Address before: Mississippi Applicant before: SS SC IP, LLC |
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| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20130410 |