KR20180068156A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판의 제1면에 차례로 위치하는 n- 형층, 상기 n- 형층 내에 위치하는 p형 영역, 상기 p형 영역 위 또는 상기 p형 영역 내에 위치하는 보조 n+ 형 영역, 상기 p형 영역 내에 위치하는 n+ 형 영역, 상기 보조 n+ 형 영역 및 상기 p형 영역 위에 위치하는 보조 전극, 상기 보조 전극과 이격되고, 상기 n- 형층 위에 위치하는 게이트 전극, 상기 보조 전극 및 상기 게이트 전극과 이격되는 소스 전극, 상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 보조 n+ 형 영역과 상기 n+ 형 영역은 서로 이격되고, 상기 소스 전극은 상기 n+ 형 영역에 접촉한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
전력 시스템에서 요구하는 정격 전압에 따라 전력용 반도체 소자를 제조하기 위한 원자재의 에피층(epitaxial layer) 또는 드리프트(drift) 영역의 농도 및 두께가 결정된다. 프와송 방정식(Poisson equation)에 의하면 전력용 반도체 소자의 높은 항복 전압이 요구될수록 낮은 농도 및 두꺼운 두께의 에피층 또는 드리프트 영역이 필요하지만 이는 온 저항을 증가시키고 순방향 전류밀도를 감소시키는 원인으로 작용한다.
본 발명이 해결하고자 하는 과제는 전류 밀도를 향상시킬 수 있는 탄화 규소 반도체 소자에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판의 제1면에 차례로 위치하는 n- 형층, 상기 n- 형층 내에 위치하는 p형 영역, 상기 p형 영역 위 또는 상기 p형 영역 내에 위치하는 보조 n+ 형 영역, 상기 p형 영역 내에 위치하는 n+ 형 영역, 상기 보조 n+ 형 영역 및 상기 p형 영역 위에 위치하는 보조 전극, 상기 보조 전극과 이격되고, 상기 n- 형층 위에 위치하는 게이트 전극, 상기 보조 전극 및 상기 게이트 전극과 이격되는 소스 전극, 상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 보조 n+ 형 영역과 상기 n+ 형 영역은 서로 이격되고, 상기 소스 전극은 상기 n+ 형 영역에 접촉한다.
상기 보조 전극은 상기 p형 영역과 접촉할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 n- 형층에 위치하는 제1 트렌치, 그리고 상기 제1 트렌치 내에 위치하는 게이트 절연막을 더 포함할 수 있다.
상기 게이트 전극은 상기 제1 트렌치 내에 위치할 수 있고, 상기 n+ 형 영역은 상기 제1 트렌치의 측면에 인접하게 위치할 수 있다.
상기 p형 영역은 상기 제1 트렌치의 측면에 인접하게 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 게이트 전극 및 상기 보조 전극과 상기 소스 전극 사이에 위치하는 절연막을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 n- 형층에 위치하고, 상기 제1 트렌치와 이격되는 제2 트렌치를 더 포함할 수 있다.
상기 p형 영역은 상기 제2 트렌치의 측면에 인접하게 위치하고, 상기 제2 트렌치의 하부면의 아래까지 연장될 수 있다.
상기 n+ 형 영역은 상기 제2 트렌치의 하부면 아래에 위치할 수 있다.
상기 보조 전극은 상기 보조 n+ 형 영역 위로부터 상기 제2 트렌치의 측면을 통하여 상기 제2 트렌치의 하부면까지 연장될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 n- 형층, 상기 p형 영역, 상기 보조 n+ 형 영역 위에 위치하는 게이트 절연막을 더 포함할 수 있다.
상기 게이트 전극은 상기 게이트 절연막 위에 위치하고, 상기 보조 전극은 상기 게이트 절연막의 측면에 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형층을 형성하는 단계, 상기 n-형층을 식각하여 서로 이격되는 제1 트렌치 및 제2 트렌치를 형성하는 단계, 상기 제2 트렌치의 측면에 인접하고, 상기 제2 트렌치의 하부면까지 연장되는 p형 영역을 형성하는 단계, 상기 p형 영역 및 상기 n-형층 위에 보조 n+ 형 영역을 형성하는 단계, 상기 보조 n+ 형 영역과 이격되고, 상기 p형 영역 내에 n+ 형 영역을 형성하는 단계, 상기 보조 n+ 형 영역 위에 상기 보조 전극을 형성하는 단계, 상기 제1 트렌치 내에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 및 상기 보조 전극 위에 절연막을 형성하는 단계, 상기 절연막 및 상기 n+ 형 영역 위에 소스 전극을 형성하는 단계, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 보조 전극은 상기 게이트 전극 및 상기 소스 전극과 이격되고, 상기 소스 전극은 상기 n+ 형 영역과 접촉한다.
이와 같이 본 발명의 실시예에 따르면, 게이트 전극 및 소스 전극과 이격되는 보조 전극을 배치함에 따라, 순 방향 전압 인가 시, 보조 전극에 의해 드레인 전극과 소스 전극 사이에 전자에 의한 전류 및 정공에 의한 전류가 흐르므로, 반도체 소자의 전류 밀도가 향상될 수 있다. 이에 따라, 전류 밀도가 향상됨에 따라 동일한 전류량에 대해 반도체 소자의 면적을 감소시킬 수 있다.
또한, 정공에 의한 전류의 흐름에 의해 반도체 소자의 온 저항이 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2 내지 도 4는 도 1에 따른 반도체 소자의 동작을 간략하게 도시한 도면이다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 11 내지 도 13은 각각 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판(100), n- 형층(200), p형 영역(300), 보조 n+ 형 영역(400), n+ 형 영역(450), 보조 전극(500), 게이트 전극(700), 소스 전극(800) 및 드레인 전극(900)을 포함한다.
n- 형층(200)은 n+ 형 탄화 규소 기판(100)의 제1면에 위치한다. n- 형층(200)에는 서로 이격되는 제1 트렌치(210) 및 제2 트렌치(220)가 위치한다. 제1 트렌치(210) 및 제2 트렌치(220)의 깊이는 동일할 수 있다.
p형 영역(300)은 제2 트렌치(220)의 측면에 인접하게 위치하고, 제2 트렌치(220)의 하부면 아래까지 연장된다. p형 영역(300)은 제1 트렌치(210)의 측면에는 접촉하지 않는다.
보조 n+ 형 영역(400)은 n- 형층(200) 및 p형 영역(300) 위에 위치하고, 제1 트렌치(210) 및 제2 트렌치(220) 사이에 위치한다.
n+ 형 영역(450)은 제2 트렌치(220)의 하부면 아래에 위치하고, p형 영역(300) 내에 위치한다. n+ 형 영역(450)과 보조 n+ 형 영역(400)은 서로 이격된다.
보조 전극(500)은 보조 n+ 형 영역(400) 위에 위치하고, 제2 트렌치(220)의 측면 안쪽을 통하여 제2 트렌치(220)의 하부면까지 연장된다. 즉, 보조 전극(500)은 보조 n+ 형 영역(400)과 접촉하고, 제2 트렌치(220)의 측면 및 하부면에서 p형 영역(300)과 접촉한다. 보조 전극(500)은 게이트 전극(700), 소스 전극(800) 및 드레인 전극(900)과 이격된다. 보조 전극(500)은 오믹(Ohmic) 금속을 포함할 수 있다.
제1 트렌치(210) 내에 게이트 절연막(610)이 위치한다. 게이트 전극(700)은 게이트 절연막(610) 위에 위치한다. 게이트 절연막(610)은 제1 트렌치(210)에 인접하게 위치하는 보조 n+ 형 영역(400)의 위까지 연장된다. 게이트 절연막(610)은 산화 실리콘(SiO2)을 포함할 수 있고, 게이트 전극(700)은 다결정 실리콘(poly-crystalline silicone) 또는 금속을 포함할 수 있다.
게이트 전극(700) 및 보조 전극(500) 위에 절연막(620)이 위치한다. 절연막(620)은 게이트 전극(700)을 덮고 있다. 절연막(620)은 제2 트렌치(220)의 하부면까지 연장되어 보조 전극(500)을 덮고 있다.
n+ 형 영역(450) 위, 절연막(620) 위 및 제2 트렌치(220) 내에 소스 전극(800)이 위치한다. 소스 전극(800)은 제2 트렌치(220)의 하부면에서 n+ 형 영역(450)과 접촉한다. 드레인 전극(900)은 n+ 형 탄화 규소 기판(100)의 제2면에 위치한다. 여기서, 소스 전극(800) 및 드레인 전극(900)은 오믹(Ohmic) 금속을 포함할 수 있다. 또한, n+ 형 탄화 규소 기판(100)의 제2면은 n+ 형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
그러면, 본 실시예에 따른 반도체 소자의 동작에 대해 도 2 내지 도 4를 참고하여 설명한다.
도 2 내지 도 4는 도 1에 따른 반도체 소자의 동작을 간략하게 도시한 도면이다.
도 2는 도 1에 따른 반도체 소자의 오프(off) 상태를 나타낸 도면이다. 도 3 및 도 4는 도 1에 따른 반도체 소자의 온(on) 상태를 나타낸 도면이다. 도 3은 도 1에 따른 반도체 소자의 무릎 전압(knee voltage) 미만에서의 동작 상태를 나타낸 도면이다. 도 4는 도 1에 따른 반도체 소자의 무릎 전압(knee voltage) 이상에서의 동작 상태를 나타낸 도면이다. 도 3의 동작과 도 4의 동작은 연속적으로 이루어진다.
반도체 소자의 오프 상태는 아래 조건에서 이루어진다.
VGS < VTH, VDS ≥ 0V
반도체 소자의 무릎 전압(knee voltage) 미만에서의 동작은 아래 조건에서 이루어진다.
VGS ≥ VTH, 0 < VDS < Vknee
반도체 소자의 반도체 소자의 무릎 전압(knee voltage) 이상에서의 동작은 아래 조건에서 이루어진다.
VGS ≥ VTH, VDS ≥ Vknee
여기서, VTH는 MOSFET의 문턱 전압(threshold voltage)이고, Vknee 는 무릎 전압(knee voltage)이고, VGS는 VG - VS이고, VDS는 VD - VS이다. VG는 게이트 전극에 인가되는 전압이고, VD는 드레인 전극에 인가되는 전압이고, VS는 소스 전극에 인가되는 전압이다.
한편, 보조 전극(500)에는 전압이 직접적으로 인가되지 않는다.
도 2를 참고하면, 반도체 소자의 오프(off) 시, n- 형층(200) 내에 공핍층(50)이 형성되어 전자 및 전류의 흐름이 발생하지 않는다. 공핍층(50)은 제1 트렌치(210)의 측면 및 하부면을 둘러싸고, p형 영역(300)을 둘러싼다.
도 3을 참고하면, 반도체 소자의 무릎 전압(knee voltage) 미만에서의 동작 시, 반도체 소자의 오프(off) 시에 비해 제1 트렌치(210)의 하부면 아래에 형성된 공핍층(50)과 제1 트렌치(210)의 측면에 형성된 공핍층(50)이 제거된다. 즉, 공핍층(50)은 p형 영역(300)을 둘러싸는 영역에만 형성된다.
이 때, 제1 트렌치(210)의 측면에 인접하게 위치하는 n- 형층(200)에 채널이 형성되고, 채널을 통하여 전자(e-)가 보조 n+ 형 영역(400)에서 드레인 전극(900)으로 이동한다. 이에, 전자(e-)에 의한 전류는 드레인 전극(900)에서 보조 n+ 형 영역(400)으로 흐르게 된다. 이러한 전류의 흐름에 따라 보조 전극(500) 및 p형 영역(300)에 전압이 인가된다.
도 4를 참고하면, 반도체 소자의 무릎 전압(knee voltage) 이상에서의 동작 시, 반도체 소자의 무릎 전압(knee voltage) 이하에서의 동작 시에 비해 p형 영역(300)에 아래에 형성된 일부 공핍층(50)이 제거된다. 즉, 공핍층(50)은 n+ 형 영역(450)에 대응하는 부분의 일부에는 형성되지 않는다.
이 때, 전자(e-)는 소스 전극(800)에서 n+ 형 영역(450)을 통해 드레인 전극(900)으로 이동한다. 이에, 전자(e-)에 의한 전류는 드레인 전극(900)에서 소스 전극(800)으로 이동한다.
또한, 정공(h+)은 드레인 전극(900)에서 소스 전극(800)으로 이동한다. 이에, 정공(h+)에 의한 전류는 드레인 전극(900)에서 소스 전극(800)으로 이동한다.
이와 같이, 본 실시예에 따른 반도체 소자는 순 방향 전압 인가 시, 보조 전극(500)에 의해 드레인 전극(900)과 소스 전극(800) 사이에 전자에 의한 전류 및 정공에 의한 전류가 흐르므로, 전류 밀도가 향상될 수 있다. 전류 밀도가 향상됨에 따라 동일한 전류량에 대해 반도체 소자의 면적을 감소시킬 수 있다.
또한, 정공에 의한 전류의 흐름에 의해 반도체 소자의 온 저항이 감소될 수 있다.
그러면, 표 1을 참고하여 본 실시예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 특성을 비교하여 설명한다. 비교예에 따른 반도체 소자는 본 실시예에 따른 보조 전극이 적용되지 않은 일반적인 MOSFET 소자이다.
표 1은 본 실시예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 시뮬레이션 결과를 나타낸 것이다.
표 1에서는 본 실시예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 항복 전압을 거의 동일하게 하여 전류 밀도를 비교하였다.

항복전압
(V)
온 저항
(mΩcm2)
전류밀도 (A/cm2)

@10V
@15V
@20

비교예
1646
11.0
1170
1582
1909

실시예
1640
6.9
1114
1779
2307
표 1을 참고하면, 비교예에 따른 반도체 소자의 온 저항은 11.0 mΩcm2으로 나타났고, 본 실시예에 따른 반도체 소자의 온 저항은 6.9 mΩcm2로 나타났다. 본 실시예에 따른 반도체 소자의 온 저항이 비교예에 따른 반도체 소자의 온 저항에 대해 약 37% 감소함을 알 수 있다.
전류 밀도의 경우, 10V에서는 비교예에 따른 반도체 소자와 본 실시예에 따른 반도체 소자가 거의 동일하며, 15V 및 20V에서는 본 실시예에 따른 반도체 소자가 비교예에 따른 반도체 소자에 대해 큰 것을 알 수 있다.
그러면, 도 5 내지 도 10 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 5를 참고하면, n+ 형 탄화 규소 기판(100)을 준비하고, n+ 형 탄화 규소 기판(100)의 제1면에 에피택셜 성장으로 n- 형층(200)을 형성한다.
도 6을 참고하면, n- 형층(200)을 식각하여 서로 이격되는 제1 트렌치(210) 및 제2 트렌치(220)를 형성한다. 이 때, 제1 트렌치(210) 및 제2 트렌치(220)는 동시에 형성될 수 있다.
도 7을 참고하면, 제2 트렌치(220)의 측면 및 하부면에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 p형 영역(300)을 형성한다. 이에, p형 영역(300)은 제2 트렌치(220)의 측면에 인접하게 위치하고, 제2 트렌치(220)의 하부면 아래까지 연장된다.
도 8을 참고하면, p형 영역(300) 및 n- 형층(200)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 서로 이격되는 보조 n+ 형 영역(400)과 n+ 형 영역(450)을 형성한다. 보조 n+ 형 영역(400)은 제1 트렌치(210)와 제2 트렌치(220) 사이에 위치하는 p형 영역(300) 및 n- 형층(200) 위에 형성된다. n+ 형 영역(450)은 제2 트렌치(220)의 하부면 아래에 위치하는 p형 영역(300) 내에 형성된다.
도 9를 참고하면, 보조 n+ 형 영역(400) 위에 보조 전극(500)을 형성한다. 보조 전극(500)은 보조 n+ 형 영역(400) 위에서 제2 트렌치(220)의 측면 안쪽을 통하여 제2 트렌치(220)의 하부면까지 연장된다. 이에, 보조 전극(500)은 제2 트렌치(220)의 측면 및 하부면에서 p형 영역(30)과 접촉한다.
도 10을 참고하면, 제1 트렌치(210)에 게이트 절연막(610)을 형성한 후, 게이트 절연막(610) 위에 게이트 전극(700)을 형성한 다음, 게이트 전극(700) 및 보조 전극(500)위에 절연막(620)을 형성한다.
도 1를 참고하면, 절연막(620) 위 및 n+ 형 영역(450) 위에 소스 전극(800)을 형성하고, n+ 형 탄화 규소 기판(100)의 제2면에 드레인 전극(900)을 형성한다.
한편, 본 실시예에 따른 반도체 소자의 제조 방법에서는 제1 트렌치(210) 및 제2 트렌치(220)를 동시에 형성한 후, p형 영역(300)을 형성하였지만, 이에 한정하지 않고, 제1 트렌치(210) 및 제2 트렌치(220)를 각각 형성할 수도 있다. 예를 들면, 제1 트렌치(210)를 먼저 형성한 후, 제2 트렌치(220)를 형성한 다음, p형 영역(300)을 형성하거나, 제2 트렌치(220)를 먼저 형성한 후, p형 영역(300)을 형성한 다음, 제1 트렌치(210)를 형성할 수도 있다.
한편, 보조 전극의 본 실시예에 따른 반도체 소자 구조 외에 다양한 구조의 반도체 소자에 적용될 수 있다. 이에 대해, 도 11 내지 도 13을 참고하여 설명한다.
도 11 내지 도 13은 각각 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 11을 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, p형 영역(300)의 형상이 다를 뿐, 나머지 구조는 동일하다. 이에, 동일한 구조의 대한 설명은 생략한다.
p형 영역(300)은 제2 트렌치(220)의 측면에 인접하게 위치하고, 제2 트렌치(220)의 하부면 아래까지 연장된다. 또한, p형 영역(300)은 제1 트렌치(210)의 측면에 인접하게 위치한다. 이에, 본 실시예에 따른 반도체 소자의 온 동작 시, 채널은 제1 트렌치(210)의 측면에 인접하게 위치하는 p형 영역(300)에 형성된다.
도 12를 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, 제2 트렌치(220)가 존재하지 않는다.
p형 영역(300)은 n- 형층(200) 위에 위치하고, 제1 트렌치(210)의 측면에 인접하게 위치하고, n+ 형 영역(450)과 보조 n+ 형 영역(400)은 서로 이격되고, p형 영역(300) 내에 위치한다. 보조 n+ 형 영역(450)은 제1 트렌치(210)의 측면에 인접하게 위치한다.
보조 전극(500)은 보조 n+ 형 영역(400) 및 p형 영역(300) 위에 위치한다. 보조 전극(500)은 p형 영역(300)의 상부면과 접촉한다. 나머지 구조는 도 1에 따른 반도체 소자의 구조와 동일하다. 이에 동일한 구조에 대한 설명은 생략한다.
본 실시예에 따른 반도체 소자의 온 동작 시, 채널은 제1 트렌치(210)의 측면에 인접하게 위치하는 p형 영역(300)에 형성된다.
도 13을 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, 제1 트렌치(210) 및 제2 트렌치(220)가 존재하지 않는다.
이하에서는 반도체 소자의 구조를 구체적으로 설명한다.
본 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판(100), n- 형층(200), p형 영역(300), 보조 n+ 형 영역(400), n+ 형 영역(450), 보조 전극(500), 게이트 전극(700), 소스 전극(800) 및 드레인 전극(900)을 포함한다.
n- 형층(200)은 n+형 탄화 규소 기판(100)의 제1면에 위치하고, p형 영역(300)은 n- 형층(200) 내의 상부에 위치한다. 보조 n+ 형 영역(400), n+ 형 영역(450)은 서로 이격되고, p형 영역(300)의 내의 상부에 위치한다.
n- 형층(200), p형 영역(300) 및 보조 n+ 형 영역(400) 위에 게이트 절연막(610)이 위치하고, 게이트 절연막(610) 위에 게이트 전극(700)이 위치한다.
게이트 절연막(610)의 측면에 보조 전극(500)이 위치한다. 보조 전극(500)은 보조 n+ 형 영역(400) 및 p형 영역(300) 위에 위치한다. 보조 전극(500)은 게이트 전극(700), 소스 전극(800) 및 드레인 전극(900)과 이격된다. 보조 전극(500)은 p형 영역(300)의 상부면과 접촉한다.
게이트 전극(700) 및 보조 전극(500) 위에 절연막(620)이 위치한다. 절연막(620)은 게이트 전극(700)의 측면을 덮고 있다.
n+ 형 영역(450) 위 및 절연막(620) 위에 소스 전극(800)이 위치한다. 소스 전극(800)은 n+ 형 영역(450)과 접촉한다. 드레인 전극(900)은 n+ 형 탄화 규소 기판(100)의 제2면에 위치한다. 여기서, 소스 전극(800) 및 드레인 전극(900)은 오믹(Ohmic) 금속을 포함할 수 있다. 또한, n+ 형 탄화 규소 기판(100)의 제2면은 n+ 형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
본 실시예에 따른 반도체 소자의 온 동작 시, 채널은 게이트 전극(700)의 하부에 위치하는 p형 영역(300)에 형성된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+ 형 탄화 규소 기판 200: n- 형층
210: 제1 트렌치 220: 제2 트렌치
300: p형 영역 400: 보조 n+ 형 영역
450: n+ 형 영역 500: 보조 전극
610: 게이트 절연막 620: 절연막
700: 게이트 전극 800: 소스 전극
900: 드레인 전극

Claims (17)

  1. n+ 형 탄화 규소 기판의 제1면에 차례로 위치하는 n- 형층,
    상기 n- 형층 내에 위치하는 p형 영역,
    상기 p형 영역 위 또는 상기 p형 영역 내에 위치하는 보조 n+ 형 영역,
    상기 p형 영역 내에 위치하는 n+ 형 영역,
    상기 보조 n+ 형 영역 및 상기 p형 영역 위에 위치하는 보조 전극,
    상기 보조 전극과 이격되고, 상기 n- 형층 위에 위치하는 게이트 전극,
    상기 보조 전극 및 상기 게이트 전극과 이격되는 소스 전극,
    상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 보조 n+ 형 영역과 상기 n+ 형 영역은 서로 이격되고,
    상기 소스 전극은 상기 n+ 형 영역에 접촉하는 반도체 소자.
  2. 제1항에서,
    상기 보조 전극은 상기 p형 영역과 접촉하는 반도체 소자.
  3. 제2항에서,
    상기 n- 형층에 위치하는 제1 트렌치, 그리고
    상기 제1 트렌치 내에 위치하는 게이트 절연막을 더 포함하는 반도체 소자.
  4. 제3항에서,
    상기 게이트 전극은 상기 제1 트렌치 내에 위치하고,
    상기 보조 n+ 형 영역은 상기 제1 트렌치의 측면에 인접하게 위치하는 반도체 소자.
  5. 제4항에서,
    상기 p형 영역은 상기 제1 트렌치의 측면에 인접하게 위치하는 반도체 소자.
  6. 제5항에서,
    상기 게이트 전극 및 상기 보조 전극과 상기 소스 전극 사이에 위치하는 절연막을 더 포함하는 반도체 소자.
  7. 제6항에서,
    상기 n- 형층에 위치하고, 상기 제1 트렌치와 이격되는 제2 트렌치를 더 포함하는 반도체 소자.
  8. 제7항에서,
    상기 p형 영역은 상기 제2 트렌치의 측면에 인접하게 위치하고, 상기 제2 트렌치의 하부면의 아래까지 연장되는 반도체 소자.
  9. 제8항에서,
    상기 n+ 형 영역은 상기 제2 트렌치의 하부면 아래에 위치하는 반도체 소자.
  10. 제9항에서,
    상기 보조 전극은 상기 보조 n+ 형 영역 위로부터 상기 제2 트렌치의 측면을 통하여 상기 제2 트렌치의 하부면까지 연장되는 반도체 소자.
  11. 제1항에서,
    상기 n- 형층, 상기 p형 영역, 상기 보조 n+ 형 영역 위에 위치하는 게이트 절연막을 더 포함하는 반도체 소자.
  12. 제11항에서,
    상기 게이트 전극은 상기 게이트 절연막 위에 위치하고,
    상기 보조 전극은 상기 게이트 절연막의 측면에 위치하는 반도체 소자.
  13. 제1항에서,
    상기 게이트 전극 및 상기 보조 전극과 상기 소스 전극 사이에 위치하는 절연막을 더 포함하는 반도체 소자.
  14. n+ 형 탄화 규소 기판의 제1면에 n- 형층을 형성하는 단계,
    상기 n-형층을 식각하여 서로 이격되는 제1 트렌치 및 제2 트렌치를 형성하는 단계,
    상기 제2 트렌치의 측면에 인접하고, 상기 제2 트렌치의 하부면까지 연장되는 p형 영역을 형성하는 단계,
    상기 p형 영역 및 상기 n-형층 위에 보조 n+ 형 영역을 형성하는 단계,
    상기 보조 n+ 형 영역과 이격되고, 상기 p형 영역 내에 n+ 형 영역을 형성하는 단계,
    상기 보조 n+ 형 영역 위에 상기 보조 전극을 형성하는 단계,
    상기 제1 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 및 상기 보조 전극 위에 절연막을 형성하는 단계,
    상기 절연막 및 상기 n+ 형 영역 위에 소스 전극을 형성하는 단계, 그리고
    상기 n+ 형 탄화 규소 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 보조 전극은 상기 게이트 전극 및 상기 소스 전극과 이격되고,
    상기 소스 전극은 상기 n+ 형 영역과 접촉되는 반도체 소자의 제조 방법.
  15. 제14항에서,
    상기 보조 전극은 상기 p형 영역과 접촉하는 반도체 소자의 제조 방법.
  16. 제15항에서,
    상기 n+ 형 영역은 상기 제2 트렌치의 하부면 아래에 위치하는 반도체 소자의 제조 방법.
  17. 제16항에서,
    상기 보조 전극은 상기 보조 n+ 형 영역 위로부터 상기 제2 트렌치의 측면을 통하여 상기 제2 트렌치의 하부면까지 연장되는 반도체 소자의 제조 방법.
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