KR20180068211A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층에 위치하는 트렌치, 상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되는 소스 전극, 상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극, 상기 트렌치의 측면에 인접하게 위치하는 제1 채널, 그리고 상기 트렌치의 하부면 아래에 위치하는 제2 채널을 포함하고, 상기 제1 채널 및 상기 제2 채널은 서로 이격된다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 탄화 규소(SiC, 실리콘 카바이드)를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor) 디지털 회로와 아날로그 회로에서 가장 일반적인 전계 효과 트랜지스터이다.
이러한 MOSFET은 채널(Channel)의 게이트 전극의 구조에 따라 플라나(Planar) 게이트 MOSFET과 트렌치(Trench) 게이트 MOSFET으로 구분될 수 있다.
플라나 게이트 MOSFET은 채널 영역이 반도체 표면과 수평으로 위치하여 전류 패스(Path)가 길고, JFET(Junction Field Effect Transistor) 영역이 존재하여 온 저항이 비교적 높다. 트렌치 게이트 MOSFET은 JFET 영역은 존재하지 않지만, 트렌치의 하단에 집중되는 전계로 인하여 항복 전압이 감소할 수 있다.
본 발명이 해결하고자 하는 과제는 전류 밀도를 향상시킬 수 있는 탄화 규소 반도체 소자에 관한 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층에 위치하는 트렌치, 상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되는 소스 전극, 상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극, 상기 트렌치의 측면에 인접하게 위치하는 제1 채널, 그리고 상기 트렌치의 하부면 아래에 위치하는 제2 채널을 포함하고, 상기 제1 채널 및 상기 제2 채널은 서로 이격된다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 트렌치의 측면에 인접하게 위치하는 제1 p형 영역, 그리고 상기 트렌치의 하부면 아래에 위치하는 제2 p형 영역을 더 포함할 수 있다.
상기 제1 p형 영역과 상기 제2 p형 영역은 서로 이격될 수 있다.
상기 제1 채널은 상기 제1 p형 영역에 위치하고, 상기 제2 채널은 상기 제2 p형 영역에 위치할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 제1 p형 영역에 위치하는 제1 n+ 형 영역, 그리고 상기 제2 p형 영역에 위치하는 제2 n+ 형 영역을 더 포함할 수 있다.
상기 제1 n+ 형 영역과 상기 제2 n+ 형 영역은 서로 이격될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 절연막 및 제2 게이트 절연막을 더 포함할 수 있다.
상기 제1 게이트 전극은 상기 제1 게이트 절연막 위에 위치할 수 있고, 상기 제2 게이트 전극은 상기 제2 게이트 절연막 위에 위치할 수 있다.
상기 소스 전극은 상기 제1 n+ 형 영역 및 상기 제2 n+ 형 영역과 접촉할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 제1 게이트 전극을 덮는 제1 절연막, 그리고 상기 제2 게이트 전극을 덮는 제2 절연막을 더 포함할 수 있다.
상기 소스 전극 및 상기 드레인 전극은 오믹 금속을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 n+ 형 탄화 규소 기판의 제1면에 n- 형층을 형성하는 단계, 상기 n- 형층에 트렌치를 형성하는 단계, 상기 트렌치 내에 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되는 소스 전극을 형성하는 단계, 그리고 상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 형성하는 단계를 포함하고, 상기 트렌치의 측면에 인접하게 위치하는 제1 채널, 그리고 상기 트렌치의 하부면 아래에 위치하는 제2 채널을 포함하고, 상기 제1 채널 및 상기 제2 채널은 서로 이격된다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 상기 n-형층 위에 제1 p형 영역을 형성하는 단계, 그리고 상기 제1 p형 영역 위에 제1 n+형 영역을 형성하는 단계를 더 포함할 수 있다.
상기 트렌치는 상기 제1 n+형 영역, 상기 제1 p형 영역 및 상기 n- 형층을 식각하여 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 상기 트렌치의 하부면 아래에 제2 p형 영역을 형성하는 단계, 그리고 상기 제2 p형 영역 내에 제2 n+ 형 영역을 형성하는 단계를 더 포함할 수 있다.
상기 트렌치는 상기 n- 형층을 식각하여 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 상기 트렌치의 측면에 인접하게 위치하는 제1 p형 영역 및 상기 트렌치의 하부면의 아래에 위치하는 제2 p형 영역을 형성하는 단계, 그리고 상기 제1 p형 영역 내에 위치하는 제1 n+ 형 영역 및 상기 제2 p형 영역 내에 위치하는 제2 n+ 형 영역을 형성하는 단계를 더 포함할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 반도체 소자가 서로 이격된 제1 채널 및 제2 채널을 포함함에 따라, 순 방향 전압 인가 시, 반도체 소자의 전류 밀도가 향상될 수 있다. 이에 따라, 반도체 소자의 면적을 감소시킬 수 있다.
또한, 트렌치 코너 부분에 전계가 집중되는 것을 완화하여, 반도체 소자의 항복 전압을 증가시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2는 도 1에 따른 반도체 소자의 동작을 간략하게 도시한 도면이다.
도 3 내지 도 9는 본 발명의 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 10 내지 도 13은 본 발명의 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 n+ 형 탄화 규소 기판(100), n- 형층(200), p형 영역(310, 320), n+ 형 영역(410, 420), 게이트 전극(610, 620), 소스 전극(800) 및 드레인 전극(900)을 포함한다.
아래에서는 본 실시예에 따른 반도체 소자의 구체적인 구조에 대해 설명한다.
n- 형층(200)은 n+ 형 탄화 규소 기판(100)의 제1면에 차례로 위치한다. n- 형층(200)에는 트렌치(250)가 위치한다.
p형 영역(310, 320)은 서로 이격되는 제1 p형 영역(310)과 제2 p형 영역(320)을 포함한다. 제1 p형 영역(310)은 n- 형층(200) 위에 위치하고, 트렌치(250)의 측면에 인접하게 위치한다. 제2 p형 영역(320)은 n- 형층(200) 내에 위치하고, 트렌치(250)의 하부면 아래에 위치한다.
n+ 형 영역(410, 420)은 서로 이격되는 제1 n+ 형 영역(410)과 제2 n+ 형 영역(420)을 포함한다. 제1 n+ 형 영역(410)은 제1 p형 영역(310) 내에 위치하고, 트렌치(250)의 측면에 인접하게 위치한다. 제2 n+ 형 영역(420)은 제2 p형 영역(320) 내에 위치하고, 트렌치(250)의 하부면 아래에 위치한다.
트렌치(250) 내에 게이트 절연막(510, 520)이 위치한다. 게이트 절연막(510, 520)은 산화 실리콘(SiO2)을 포함할 수 있다. 게이트 절연막(510, 520)은 서로 이격되는 제1 게이트 절연막(510) 및 제2 게이트 절연막(520)을 포함한다. 제1 게이트 절연막(510)은 트렌치(250)의 한 측면 내부 및 하부면 일부 위에 위치한다. 즉, 제1 게이트 절연막(510)은 트렌치(250)의 한 측면 내부에서 트렌치(250)의 하부면 일부 위까지 연장된다. 제2 게이트 절연막(520)은 트렌치(250)의 다른 측면 내부 및 하부면 일부 위에 위치한다. 즉, 제2 게이트 절연막(520)은 트렌치(250)의 다른 측면 내부에서 트렌치(250)의 하부면 일부 위까지 연장된다.
게이트 전극(610, 620)은 트렌치(250) 내에 위치하고, 서로 이격되는 제1 게이트 전극(610) 및 제2 게이트 전극(620)을 포함한다. 게이트 전극(610, 620)은 다결정 실리콘(poly-crystalline silicon) 또는 금속을 포함할 수 있다. 제1 게이트 전극(610)은 제1 게이트 절연막(510) 위에 위치하고, 제2 게이트 전극(620)은 제2 게이트 절연막(520) 위에 위치한다. 제1 게이트 전극(610)은 트렌치(250)의 한 측면 내부에서 트렌치(250)의 하부면 일부 위까지 연장된다. 제2 게이트 전극(620)은 트렌치(250)의 다른 측면 내부에서 트렌치(250)의 하부면 일부 위까지 연장된다. 제1 게이트 전극(610) 및 제2 게이트 전극(620)은 제2 n+ 형 영역(420)과 중첩하지 않을 수도 있다.
절연막(710, 720)은 게이트 전극(610, 620)을 덮고 있고, 제1 절연막(710)과 제2 절연막(720)을 포함한다. 절연막(710, 720)은 산화 실리콘(SiO2)을 포함할 수 있다. 제1 절연막(710)은 제1 게이트 전극(610)을 덮고 있고, 제2 절연막(720)은 제2 게이트 전극(620)을 덮고 있다. 제1 절연막(710) 및 제2 절연막(720)은 제1 n+ 형 영역(410)의 일부까지 연장된다.
소스 전극(800)은 제1 p형 영역(310), 제1 n+ 형 영역(410), 제2 n+ 형 영역(420), 제1 절연막(710) 및 제2 절연막(720) 위에 위치한다. 드레인 전극(900)은 n+ 형 탄화 규소 기판(100)의 제2면에 배치되어 있다. 소스 전극(800)은 제1 n+ 형 영역(410)과 제2 n+ 형 영역(420)에 접촉한다. 여기서, 소스 전극(800) 및 드레인 전극(900)은 오믹(Ohmic) 금속을 포함할 수 있다. 또한, n+ 형 탄화 규소 기판(100)의 제2면은 n+ 형 탄화 규소 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
상기와 같이, 본 실시예에 따른 반도체 소자는 p형 영역(310, 320)은 서로 이격되는 제1 p형 영역(310)과 제2 p형 영역(320)을 포함하고, n+ 형 영역(410, 420)은 서로 이격되는 제1 n+ 형 영역(410)과 제2 n+ 형 영역(420)을 포함하고, 게이트 전극(610, 620)은 트렌치(250) 내에 위치하고, 서로 이격되는 제1 게이트 전극(610) 및 제2 게이트 전극(620)을 포함함에 따라, 반도체 소자의 채널은 서로 이격되는 제1 채널(Cv)과 제2 채널(Ch)을 포함한다.
제1 채널(Cv)은 트렌치(250)의 측면에 인접하게 위치하는 제1 p형 영역(310)에 위치한다. 제1 채널(Cv)은 트렌치(250)의 측면에 인접하게 위치하므로, 수직 채널이라고도 정의되기도 한다. 제2 채널(Ch)은 트렌치(250)의 하부면 아래에 위치하는 제2 p형 영역(320)에 위치한다. 제2 채널(Ch)은 제2 n+ 형 영역(420)의 측면에 위치하고, 제1 게이트 전극(610)과 제2 게이트 전극(620)에 중첩한다. 제2 채널(Ch)은 트렌치(250)의 하부면 아래에 위치하므로, 수평 채널이라고도 정의되기도 한다.
이와 같이, 본 실시예에 따른 반도체 소자는 채널이 서로 이격된 제1 채널(Cv)과 제2 채널(Ch)을 포함함에 따라 순방향 전압 인 가 시, 반도체 소자의 전류 밀도가 향상될 수 있다. 이에 따라, 반도체 소자의 면적을 감소시킬 수 있다.
또한, 트렌치(250)의 하부면 아래에 제2 p형 영역(320)과 제2 n+ 형 영역(420)이 위치함에 따라, 트렌치(250)의 코너 부분에 전계가 집중되는 것을 완화시킬 수 있다. 이에, 반도체 소자의 항복 전압이 증가할 수 있다.
그러면, 도 2를 참고하여, 본 발명의 일 실시예에 따른 반도체 소자의 동작에 대해 설명한다.
도 2를 참고하면, 반도체 소자의 동작 시, 전자(e-)는 소스 전극(800)에서 드레인 전극(900)으로 이동한다. 제1 p형 영역(310)과 제2 p형 영역(320)에 각각 채널이 위치하고, 이러한 채널을 통하여 전자(e-)가 이동한다. 즉, 소스 전극(800)에서 나온 전자(e-)는 트렌치(250)의 측면에 인접하게 위치하는 제1 p형 영역(310)과 트렌치(250)의 하부면 아래에 위치하는 제2 p형 영역(320)을 통하여 드레인 전극(900)으로 이동한다.
그러면, 표 1을 참고하여 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 특성을 비교하여 설명한다.
표 1은 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 시뮬레이션 결과를 나타낸 것이다.
비교예 1은 일반적인 플라나(Planar) 게이트 MOSFET 소자이고, 비교예 2는 일반적은 트렌치 게이트 MOSFEET 소자이다.

항복전압
(V)
전류밀도
(A/cm2)
통전부 면적(cm2)
@100A

비교예 1
1104
463.3
0.216

비교예 2
1078
543.8
0.184

실시예
1347
686.4
0.146
표 1을 참고하면, 항복 전압은 비교예 1에 따른 반도체 소자가 1104 V로 나타났고, 비교예 2에 따른 반도체 소자가 1078 V로 나타났고, 본 실시예에 따른 반도체 소자가 1347 V로 나타났다. 즉, 본 실시예에 따른 반도체 소자의 항복 전압은 비교예 1에 따른 반도체 소자에 대해 약 22% 증가하고, 비교예 2에 따른 반도체 소자에 대해 약 25% 증가함을 알 수 있다.
또한, 전류 밀도는 비교예 1에 따른 반도체 소자가 463.3 A/cm2로 나타났고, 비교예 2에 따른 반도체 소자가 543.8 A/cm2로 나타났고, 본 실시예에 따른 반도체 소자가 686.4 A/cm2로 나타났다. 즉, 본 실시예에 따른 반도체 소자의 전류 밀도는 비교예 1에 따른 반도체 소자에 대해 약 48% 증가하고, 비교예 2에 따른 반도체 소자에 대해 약 26% 증가함을 알 수 있다.
또한, 전류량 100 A에 대한 통전부 면적은 비교예 1에 따른 반도체 소자가 0.216cm2으로 나타났고, 비교예 2에 따른 반도체 소자가 0.184cm2으로 나타났고, 본 실시예에 따른 반도체 소자가 0.146cm2으로 나타났다. 즉, 본 실시예에 따른 전류량 100 A에 대한 통전부 면적은 비교예 1에 따른 반도체 소자에 대해 약 32% 감소하고, 비교예 2에 따른 반도체 소자에 대해 약 21% 감소함을 알 수 있다. 이와 같이, 동일 전류를 형성하기 위한 통전부의 면적이 본 실시예에 따른 반도체 소자가 비교예 1 및 2에 따른 반도체 소자에 비해 감소하므로, 반도체 소자의 전체 면적이 감소하고, 이에 따라 반도체 소자의 수율이 증가하고, 공정 단가가 감소할 수 있다.
그러면, 도 3 내지 도 9 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 3 내지 도 9는 본 발명의 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 3을 참고하면, n+ 형 탄화 규소 기판(100)을 준비하고, n+ 형 탄화 규소 기판(100)의 제1면에 n- 형층(200)을 형성한다. n- 형층(200)은 n+ 형 탄화 규소 기판(100)의 제1면 위에 에피택셜 성장으로 형성할 수 있다.
도 4를 참고하면, n- 형층(200) 위에 제1 p형 영역(310)을 형성하고, 제1 p형 영역(310) 내에 제1 n+ 형 영역(410)을 형성한다. 제1 p형 영역(310)은 n- 형층(200)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 형성하거나 n- 형층(200) 위에 에피택셜 성장으로 형성할 수 있다. 제1 n+ 형 영역(410)은 제1 p형 영역(310)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다.
도 5를 참고하면, 제1 n+ 형 영역(410), 제1 p형 영역(310) 및 n- 형층(200)을 식각하여 트렌치(250)를 형성한다. 이 때, 트렌치(250)는 제1 n+ 형 영역(410) 및 제1 p형 영역(310)을 관통하고, n- 형층(200)에 형성된다.
도 6을 참고하면, 트렌치(250)의 하부면에 제2 p형 영역(320)을 형성한다. 제2 p형 영역(320)을 형성 시, 트렌치(250)를 형성할 때, 사용하는 마스크를 사용하여 p형 이온을 주입한다.
이에 따라, 마스크의 수를 감소시킬 수 있고, 정렬 오차 없이, 제2 p형 영역(320)을 형성할 수 있다.
도 7을 참고하면, 제1 n+ 형 영역(410) 위, 제1 p형 영역(310) 위 및 트렌치(250) 내에 게이트 절연층(500)을 형성하고, 게이트 절연층(500) 위에 게이트 물질층(600)을 형성한다. 게이트 절연층(500)은 산화 실리콘(SiO2)을 포함할 수 있고, 게이트 물질층(600)은 다결정 실리콘(poly-crystalline silicon) 또는 금속을 포함할 수 있다.
도 8을 참고하면, 게이트 물질층(600) 및 게이트 절연층(500)을 식각하여 각각 트렌치(250)에 위치하는 게이트 전극(610, 620) 및 게이트 절연막(510, 520)을 형성한다.
게이트 절연막(510, 520)은 서로 이격되는 제1 게이트 절연막(510) 및 제2 게이트 절연막(520)을 포함한다. 제1 게이트 절연막(510)은 트렌치(250)의 한 측면 내부에서 트렌치(250)의 하부면 일부 위까지 연장된다. 제2 게이트 절연막(520)은 트렌치(250)의 다른 측면 내부에서 트렌치(250)의 하부면 일부 위까지 연장된다.
게이트 전극(610, 620)은 서로 이격되는 제1 게이트 전극(610) 및 제2 게이트 전극(620)을 포함한다. 제1 게이트 전극(610)은 제1 게이트 절연막(510) 위에 위치하고, 제2 게이트 전극(620)은 제2 게이트 절연막(520) 위에 위치한다.
도 9를 참고하면, 트렌치(250)의 하부면 아래의 제2 p형 영역(320) 내에 제2 n+ 형 영역(420)을 형성한다. 제2 n+ 형 영역(420)의 형성 시, 제1 게이트 전극(610) 및 제2 게이트 전극(620)을 마스크로 하여 n형 이온을 주입한다. 이에 따라, 정렬 오차 없이, 제2 n+ 형 영역(420)을 형성할 수 있다.
도 1을 참고하면, 제1 게이트 절연막(510) 및 제2 게이트 절연막(520)을 각각 덮는 제1 절연막(710) 및 제2 절연막(720)을 형성하고, 제1 p형 영역(310), 제1 n+ 형 영역(410), 제2 n+ 형 영역(420), 제1 절연막(710) 및 제2 절연막(720) 위에 소스 전극(800)을 형성한다. 또한, n+ 형 탄화 규소 기판(100)의 제2면에 드레인 전극(900)을 형성한다.
한편, 본 실시예에서는 제1 p형 영역(310) 및 제1 n+ 형 영역(410)을 형성한 후에 트렌치(250)을 형성하였지만, 트렌치(250)를 먼저 형성할 수도 있다. 이에 대해, 도 10 내지 도 13 및 도 1을 참고하여 설명한다.
도 10 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 10을 참고하면, n+ 형 탄화 규소 기판(100)을 준비하고, n+ 형 탄화 규소 기판(100)의 제1면에 n- 형층(200)을 형성한 다음, n- 형층(200)을 식각하여 트렌치(250)를 형성한다. n- 형층(200)은 n+ 형 탄화 규소 기판(100)의 제1면 위에 에피택셜 성장으로 형성할 수 있다.
도 11을 참고하면, n- 형층(200) 위에 제1 p형 영역(310)을 형성하고, 트렌치(250)의 하부면 아래에 제2 p형 영역(320)을 형성한다. 제1 p형 영역(310) 및 제2 p형 영역(320)은 n- 형층(200)에 p형 이온을 주입하여 형성한다. 여기서, 제1 p형 영역(310) 및 제2 p형 영역(320)은 동시에 형성된다.
도 12를 참고하면, 트렌치(250) 내에 게이트 전극(610, 620) 및 게이트 절연막(510, 520)을 형성한다. 게이트 전극(610, 620) 및 게이트 절연막(510, 520)의 형성은 도 7에 도시한 바와 같이, 게이트 절연층 및 게이트 물질층을 형성한 다음, 게이트 절연층 및 게이트 물질층을 식각하여 형성한다.
게이트 절연막(510, 520)은 서로 이격되는 제1 게이트 절연막(510) 및 제2 게이트 절연막(520)을 포함한다. 제1 게이트 절연막(510)은 트렌치(250)의 한 측면 내부에서 트렌치(250)의 하부면 일부 위까지 연장된다. 제2 게이트 절연막(520)은 트렌치(250)의 다른 측면 내부에서 트렌치(250)의 하부면 일부 위까지 연장된다.
게이트 전극(610, 620)은 서로 이격되는 제1 게이트 전극(610) 및 제2 게이트 전극(620)을 포함한다. 제1 게이트 전극(610)은 제1 게이트 절연막(510) 위에 위치하고, 제2 게이트 전극(620)은 제2 게이트 절연막(520) 위에 위치한다.
도 13을 참고하면, 제1 p형 영역(310) 내에 제1 n+ 형 영역(410)을 형성하고, 제2 p형 영역(320) 내에 제2 n+ 형 영역(420)을 형성한다. 제1 n+ 형 영역(410) 및 제2 n+ 형 영역(420)은 각각 제1 p형 영역(310) 및 제2 p형 영역(320)에 n형 이온을 주입하여 형성한다. 여기서, 제1 n+ 형 영역(410) 및 제2 n+ 형 영역(420)은 동시에 형성된다.
도 1을 참고하면, 제1 게이트 절연막(510) 및 제2 게이트 절연막(520)을 각각 덮는 제1 절연막(710) 및 제2 절연막(720)을 형성하고, 제1 p형 영역(310), 제1 n+ 형 영역(410), 제2 n+ 형 영역(420), 제1 절연막(710) 및 제2 절연막(720) 위에 소스 전극(800)을 형성한다. 또한, n+ 형 탄화 규소 기판(100)의 제2면에 드레인 전극(900)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+ 형 탄화 규소 기판 200: n- 형층
250: 트렌치 310: 제1 p형 영역
320: 제2 p형 영역 410: 제1 n+ 형 영역
420: 제2 n+ 형 영역 510: 제1 게이트 절연막
520: 제2 게이트 절연막 610: 제1 게이트 전극
620: 제2 게이트 전극 800: 소스 전극
900: 드레인 전극 Cv: 제1 채널
Ch: 제2 채널

Claims (20)

  1. n+ 형 탄화 규소 기판의 제1면에 위치하는 n- 형층,
    상기 n- 형층에 위치하는 트렌치,
    상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되는 소스 전극,
    상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극,
    상기 트렌치의 측면에 인접하게 위치하는 제1 채널, 그리고
    상기 트렌치의 하부면 아래에 위치하는 제2 채널을 포함하고,
    상기 제1 채널 및 상기 제2 채널은 서로 이격되는 반도체 소자.
  2. 제1항에서,
    상기 트렌치의 측면에 인접하게 위치하는 제1 p형 영역, 그리고
    상기 트렌치의 하부면 아래에 위치하는 제2 p형 영역을 더 포함하고,
    상기 제1 p형 영역과 상기 제2 p형 영역은 서로 이격되는 반도체 소자.
  3. 제2항에서,
    상기 제1 채널은 상기 제1 p형 영역에 위치하고,
    상기 제2 채널은 상기 제2 p형 영역에 위치하는 반도체 소자.
  4. 제3항에서,
    상기 제1 p형 영역에 위치하는 제1 n+ 형 영역, 그리고
    상기 제2 p형 영역에 위치하는 제2 n+ 형 영역을 더 포함하고,
    상기 제1 n+ 형 영역과 상기 제2 n+ 형 영역은 서로 이격되는 반도체 소자.
  5. 제4항에서,
    상기 트렌치 내에 위치하며, 서로 이격되는 제1 게이트 절연막 및 제2 게이트 절연막을 더 포함하고,
    상기 제1 게이트 전극은 상기 제1 게이트 절연막 위에 위치하고,
    상기 제2 게이트 전극은 상기 제2 게이트 절연막 위에 위치하는 반도체 소자.
  6. 제5항에서,
    상기 소스 전극은 상기 제1 n+ 형 영역 및 상기 제2 n+ 형 영역과 접촉하는 반도체 소자.
  7. 제6항에서,
    상기 제1 게이트 전극을 덮는 제1 절연막, 그리고
    상기 제2 게이트 전극을 덮는 제2 절연막을 더 포함하는 반도체 소자.
  8. 제1항에서,
    상기 소스 전극 및 상기 드레인 전극은 오믹 금속을 포함하는 반도체 소자.
  9. n+ 형 탄화 규소 기판의 제1면에 n- 형층을 형성하는 단계,
    상기 n- 형층에 트렌치를 형성하는 단계,
    상기 트렌치 내에 서로 이격되는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 단계,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되는 소스 전극을 형성하는 단계, 그리고
    상기 n+ 형 탄화 규소 기판의 제2면에 위치하는 드레인 전극을 형성하는 단계를 포함하고,
    상기 트렌치의 측면에 인접하게 위치하는 제1 채널, 그리고
    상기 트렌치의 하부면 아래에 위치하는 제2 채널을 포함하고,
    상기 제1 채널 및 상기 제2 채널은 서로 이격되는 반도체 소자의 제조 방법.
  10. 제9항에서,
    상기 n-형층 위에 제1 p형 영역을 형성하는 단계, 그리고
    상기 제1 p형 영역 위에 제1 n+형 영역을 형성하는 단계를 더 포함하고,
    상기 트렌치는 상기 제1 n+형 영역, 상기 제1 p형 영역 및 상기 n- 형층을 식각하여 형성하는 반도체 소자의 제조 방법.
  11. 제10항에서,
    상기 트렌치의 하부면 아래에 제2 p형 영역을 형성하는 단계, 그리고
    상기 제2 p형 영역 내에 제2 n+ 형 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  12. 제11항에서,
    상기 제1 p형 영역과 상기 제2 p형 영역은 서로 이격되고,
    상기 제1 n+ 형 영역과 상기 제2 n+ 형 영역은 서로 이격되는 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 제1 채널은 상기 제1 p형 영역에 위치하고,
    상기 제2 채널은 상기 제2 p형 영역에 위치하는 반도체 소자의 제조 방법.
  14. 제13항에서,
    상기 소스 전극은 상기 제1 n+ 형 영역 및 상기 제2 n+ 형 영역과 접촉하는 반도체 소자의 제조 방법.
  15. 제9항에서,
    상기 트렌치는 상기 n- 형층을 식각하여 형성하는 반도체 소자의 제조 방법.
  16. 제15항에서,
    상기 트렌치의 측면에 인접하게 위치하는 제1 p형 영역 및 상기 트렌치의 하부면의 아래에 위치하는 제2 p형 영역을 형성하는 단계, 그리고
    상기 제1 p형 영역 내에 위치하는 제1 n+ 형 영역 및 상기 제2 p형 영역 내에 위치하는 제2 n+ 형 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  17. 제16항에서,
    상기 제1 p형 영역과 상기 제2 p형 영역은 서로 이격되고,
    상기 제1 n+ 형 영역과 상기 제2 n+ 형 영역은 서로 이격되는 반도체 소자의 제조 방법.
  18. 제17항에서,
    상기 제1 채널은 상기 제1 p형 영역에 위치하고,
    상기 제2 채널은 상기 제2 p형 영역에 위치하는 반도체 소자의 제조 방법.
  19. 제18항에서,
    상기 소스 전극은 상기 제1 n+ 형 영역 및 상기 제2 n+ 형 영역과 접촉하는 반도체 소자의 제조 방법.
  20. 제9항에서,
    상기 제1 게이트 전극을 덮는 제1 절연막 및 상기 제2 게이트 전극을 덮는 제2 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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