KR20220003229A - 실리콘카바이드 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 실리콘카바이드 트랜지스터 및 이의 제조방법을 제공한다. 실리콘카바이드 트랜지스터는 드레인 전극, 제1 도전형 기판, 드리프트층, 서로 이격되어 마주 위치하는 두 개의 게이트 구조물, 게이트 구조물들 사이에 개재된 컨택 영역, 제1 베이스 영역 및 제1 소스 영역을 포함하는 수직 채널부, 제1 차폐 영역, 제2 차폐 영역, 제2 베이스 영역들 및 상기 컨택 영역과 접하는 제2 소스 영역들을 포함하는 수평 채널부, 및 상기 제1 소스 영역 및 제2 소스 영역과 전기적으로 접속하는 소스 전극을 포함한다.
Description
본 발명은 실리콘카바이드 트랜지스터 및 이의 제조방법에 관한 것으로, 더욱 상세하게는 게이트 구조물의 측부와 하부에 채널 영역을 형성하여 높은 전류 밀도와 낮은 온저항을 갖는 실리콘카바이드 트랜지스터 및 이의 제조방법에 관한 것이다.
실리콘카바이드(SiC)는 대표적인 와이드-밴드갭 반도체 물질로, 실리콘에 비하여 높은 항복 전압, 낮은 온저항 및 높은 열 전도성을 보인다. 따라서 실리콘카바이드를 이용하여 고전압 트랜지스터를 구성할 경우, 초소형의 고속 스위칭 소자를 구현할 수 있다.
종래 실리콘카바이드 트랜지스터는 일반적으로 소스 영역과 베이스 영역이 평면 상에 배치되어 게이트 구조물과 접하는 DMOSFET 구조를 이용하였다.
최근, 기존 DMOSFET의 JFET(Junction Field Effect Transistor) 부분에 트렌치 구조를 형성하여 게이트 구조물을 U자 모양으로 형성하는 트렌치 MOSFET(Trench MOSFET)이 주목받고 있다. 트렌치 MOSFET은 DMOSFET에 비하여 낮은 온저항과 높은 채널 이동도를 가지나, 트렌치 구조의 하단 산화막에 과도한 전계가 응집되어 항복 전압이 낮아지고 산화막의 신뢰성에 영향을 주는 문제가 있다.
상술한 문제를 해결하기 위하여, 가장 널리 사용되는 방법은 트렌치 구조물의 하단에 p 타입의 차폐 영역(p-Shielding)을 도입하여 산화막을 보호하는 방법이다. 그러나 차폐 영역으로 인한 JFET 저항이 생겨 온저항이 증가할 수 있다. 또한 게이트-드레인간 캐패시턴스 감소를 위하여 p 타입의 차폐 영역과 소스 전극을 전기적으로 접속하는 배선을 배치할 필요가 있는데, 이는 상당한 소자 면적의 증가를 유발할 수 있다.
한국 공개특허공보 제10-2019-001233호(2019.01.04.)는 트렌치 게이트형 탄화규소 모스펫 구조 및 그 제조방법에 관한 것으로, 소스전극, 유전체, 오믹층, p형 소스, 게이트 절연막, 게이트 전극, 드리프트층, 드레인 전극을 포함하는 트렌치 게이트형 탄화규소 MOSFET 구조 및 그 제조방법에 있어서, 상기 트렌치의 양측에 배치되어 상기 트렌치의 깊이보다 깊게 형성된 p형 베이스와, 상기 p형 베이스 사이 및 상기 트렌치 바닥에 배치된 n형 JFET층과, 상기 n형 JFET층에 상기 p형 소스보다 얇은 두께로 이루어지는 p형 트렌치바닥접합을 포함하는 트렌치 게이트형 탄화규소 모스펫 구조를 개시하고 있다.
한국 등록특허공보 제10-1960077호(2019.03.13.)는 플로팅 쉴드를 갖는 실리콘카바이드 트렌치 게이트 트랜지스터 및 그 제조방법에 관한 것으로, 제1 도전형 기판, 상기 제1 도전형 기판 상에서 성장된 제1 도전형 에피층, 상기 제1 도전형 에피층의 상부에 형성된 제2 도전형 웰, 상기 제2 도전형 웰의 상부에 형성된 제1 도전형 채널 영역, 상기 제2 도전형 웰의 상부에 형성되며, 상기 제1 도전형 채널 영역의 외곽에 형성된 제2 도전형 소스 영역, 상기 제2 도전형 웰을 관통하여, 상기 제1 도전형 에피층까지 연장되며, 게이트 절연막에 의해 절연된 트렌치 게이트 및 상기 트렌치 게이트의 저면으로부터 이격되어 상기 제1 도전층 에피층 내에 형성된 제2 도전형 쉴드를 포함하는 실리콘카바이드 트렌치 게이트 트랜지스터를 개시하고 있다.
그러나 이러한 종래 기술은 상술한 p형 차폐 영역이 형성하는 JFET 저항으로 인한 높은 온저항, 낮은 항복전압 및 추가적인 배선으로 인한 소자의 면적 증가 문제를 온전하게 해결하지 못하고 있다.
본 발명이 해결하고자 하는 제1 기술적 과제는 게이트 구조물의 측부와 하부에 채널을 형성하여 높은 전류 밀도와 낮은 온저항을 갖는 실리콘카바이드 트랜지스터를 제공하는 데 있다.
본 발명이 해결하고자 하는 제2 기술적 과제는 상술한 실리콘카바이드 트랜지스터의 제조방법을 제공하는 데 있다.
상술한 제1 기술적 과제를 해결하기 위하여 본 발명은 드레인 전극, 상기 드레인 전극 상에 위치하는 제1 도전형 기판, 상기 제1 도전형 기판 상에 위치하는 드리프트층, 상기 드리프트층에 형성된 트렌치에 서로 이격되어 마주 위치하는 두 개의 게이트 구조물, 상기 게이트 구조물들 사이에 개재된 컨택 영역, 상기 드리프트층 상에 위치하고, 상기 게이트 구조물의 측부에 접하는 제1 베이스 영역 및 상기 제1 베이스 영역 상에 위치하는 제1 소스 영역을 포함하는 수직 채널부, 상기 수직 채널부의 외측에 위치하는 제1 차폐 영역, 상기 트렌치 하부에 위치하는 제2 차폐 영역, 상기 제2 차폐 영역에 형성되고, 상기 두 개의 게이트 구조물과 각각 접하는 제2 베이스 영역들 및 상기 컨택 영역과 접하는 제2 소스 영역들을 포함하는 수평 채널부 및 상기 제1 소스 영역 및 제2 소스 영역과 전기적으로 접속하는 소스 전극을 포함하는 실리콘카바이드 트랜지스터를 제공한다.
상기 게이트 구조물들은 게이트 전극 및 게이트 절연막을 포함하고, 상기 게이트 전극과 상기 컨택 영역 사이에 개재된 게이트 절연막의 두께는 상기 게이트 전극과 상기 수직 채널부 및 상기 수평 채널부 사이에 개재된 게이트 절연막의 두께보다 두꺼울 수 있다.
상기 컨택 영역은 폴리 실리콘일 수 있다.
상기 제1 베이스 영역들은 상기 제2 베이스 영역들보다 높은 도핑 농도를 가질 수 있다.
상기 게이트 구조물 및 상기 제2 차폐 영역과 접하는 상기 드리프트 층에 위치하는 전류 확산 영역을 더 할 수 있다.
상술한 제2 기술적 과제를 해결하기 위하여 본 발명은 제1 도전형 기판 상에 드리프트층을 형성하는 제1 단계, 상기 드리프트층에 제1 도전형 고도핑 영역을 형성하는 제2 단계, 상기 드리프트층에 제2 도전형을 갖는 제1 베이스 영역 및 상기 제1 베이스 영역 상에 형성되는 제1 소스 영역을 형성하는 제3 단계, 상기 제1 소스 영역 및 제1 베이스 영역을 관통하여 상기 드리프트층에 트렌치를 형성하는 제4 단계, 상기 트렌치의 하부에 제2 차폐 영역 및 제2 베이스 영역을 형성하는 제5 단계, 상기 제2 베이스 영역의 일부를 도핑하여 제2 소스 영역을 형성하는 제6 단계, 상기 제1 소스 영역 및 상기 제1 베이스 영역의 외측을 도핑하여 제1 차폐 영역을 형성하고, 상기 제2 소스 영역의 일부를 도핑하여 제2 차폐 영역을 확장하는 제7 단계, 상기 트렌치 및 상기 제1 소스 영역 상에 제1 절연막과 제1 도전층을 순차적으로 적층하는 제8 단계, 상기 제1 도전층의 일부를 식각하고, 제2 절연막을 적층하는 제9 단계, 상기 제1 절연막 및 상기 제2 절연막을 식각하여 서로 이격된 두 개의 게이트 구조물을 형성하고, 상기 게이트 구조물 상에 제2 도전층을 적층하여 컨택 영역을 형성하는 제10 단계, 상기 제1 도전형 기판과 전기적으로 접속하는 드레인 전극과, 상기 제1 소스 영역 및 상기 컨택 영역과 전기적으로 접속하는 소스 전극을 형성하는 제11 단계를 포함하는 실리콘카바이드 트랜지스터의 제조방법을 제공한다.
상기 제1 베이스 영역은 상기 제2 베이스 영역보다 높은 도핑 농도를 가질 수 있다.
상기 제2 절연막은 상기 제1 절연막보다 두껍게 형성될 수 있다.
상기 제2 도전층은 폴리 실리콘으로 형성될 수 있다.
본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터는 게이트 구조물의 측부에 접하여 상하로 적층된 제1 베이스 영역 및 제1 소스 영역이 형성하는 수직 채널부와, 게이트 구조물의 하부에 접하여 수평으로 배치된 제2 베이스 영역 및 제2 소스 영역이 형성하는 수평 채널부를 구비한다. 따라서 수직 채널부 뿐 아니라 수평 채널부에 형성되는 채널들을 통하여 전류가 도통하므로 보다 높은 전류 밀도와 낮은 온저항을 가질 수 있다. p형 차폐 영역과 드리프트층의 접합면에 전계가 응집되었던 종래의 트렌치 MOSFET과 달리, 수평 채널부의 제2 소스 영역과 p형 차폐 영역의 접합면에 전계를 분산하여 더 큰 항복 전압과 낮은 온저항을 얻을 수 있다.
또한, 서로 이격되어 위치하는 두 개의 게이트 구조물 사이에 소스 전극과 p형 차폐 영역을 전기적으로 접속하는 컨택 영역을 형성함으로써 별도의 배선을 위한 칩 면적을 소모하지 않아, 소자의 소형화를 도모하면서도, 트렌치 MOSFET의 고속 스위칭 특성을 유지한다.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 구조를 도시하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 제조방법을 도시하는 순서도이다.
도 3 내지 도 13은 도 2의 제조방법에 따른 실리콘카바이드 트랜지스터를 제조하는 방법을 도시하는 단면도들이다.
도 14는 (a) 종래 기술에 따른 트렌치 MOSFET의 전류 밀도 분포와 (b) 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 전류 밀도 분포를 도시하는 시뮬레이션 결과이다.
도 15는 종래 기술에 따른 트렌치 MSOFET과 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 전류-전압 곡선(I-V curve)를 도시하는 그래프이다.
도 16은 (a) 종래 기술에 따른 트렌치 MOSFET의 드레인 전극에 항복 전압이 인가되었을 때 전계 분포와 (b) 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 드레인 전극에 항복 전압이 인가되었을 때 전계 분포를 도시하는 시뮬레이션 결과이다.
도 2는 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 제조방법을 도시하는 순서도이다.
도 3 내지 도 13은 도 2의 제조방법에 따른 실리콘카바이드 트랜지스터를 제조하는 방법을 도시하는 단면도들이다.
도 14는 (a) 종래 기술에 따른 트렌치 MOSFET의 전류 밀도 분포와 (b) 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 전류 밀도 분포를 도시하는 시뮬레이션 결과이다.
도 15는 종래 기술에 따른 트렌치 MSOFET과 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 전류-전압 곡선(I-V curve)를 도시하는 그래프이다.
도 16은 (a) 종래 기술에 따른 트렌치 MOSFET의 드레인 전극에 항복 전압이 인가되었을 때 전계 분포와 (b) 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 드레인 전극에 항복 전압이 인가되었을 때 전계 분포를 도시하는 시뮬레이션 결과이다.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.
이하 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하 도면상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 구조를 도시하는 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터는 제1 도전형 기판(101), 상기 제1 도전형 기판(101) 상에 위치하는 드리프트층(103), 상기 드리프트층(103)에 형성된 트렌치에 서로 이격되어 마주 위치하는 두 개의 게이트 구조물(150), 상기 게이트 구조물(150)들 사이에 개재된 컨택 영역(161), 상기 드리프트층(103) 상에 위치하고, 상기 게이트 구조물(150)의 측부에 접하는 제1 베이스 영역(121) 및 상기 제1 베이스 영역(121) 상에 위치하는 제1 소스 영역(123)을 포함하는 수직 채널부(120), 상기 수직 채널부(120)의 외측에 위치하는 제1 차폐 영역(133), 상기 트렌치 하부에 위치하는 제2 차폐 영역(131), 상기 제2 차폐 영역(131)에 형성되고, 상기 두 개의 게이트 구조물(150)과 각각 접하는 제2 베이스 영역(141)들 및 상기 컨택 영역(161)과 접하는 제2 소스 영역(143)들을 포함하는 수평 채널부(140), 상기 제1 도전형 기판(101)과 전기적으로 접속하는 드레인 전극(171) 및 상기 제1 소스 영역(123) 및 제2 소스 영역(143)과 전기적으로 접속하는 소스 전극(173)을 포함한다.
드리프트층(103)은 제1 도전형 기판(101)과 동일한 도전형을 갖고, 기판(101)에 비하여 낮은 농도로 도핑 된다. 상기 제1 도전형은 n형일 수 있다. 본 발명의 일 실시예에 따르면 드리프트층(103)은 게이트 구조물(150)들 및 제2 차폐 영역(131)을 둘러싸는 전류 확산 영역(104)을 더 포함할 수 있다. 이 때, 전류 확산 영역(104)은 제1 도전형을 가지며, 드리프트층(103)보다 높은 농도로 불순물 도핑 된다. 전류 확산 영역(104)은 채널에서 흐르는 전류의 전도성을 높이고, 제1 차폐 영역(133) 및 제2 차폐 영역(131)으로 인한 공핍 영역을 감소시킨다.
드리프트층(103)의 중앙 일부 영역이 제거되어 트렌치가 형성되고, 트렌치 내에 서로 이격되어 마주 위치하는 두 개의 게이트 구조물(150)들이 위치한다. 게이트 구조물(150)은 게이트 전극(153), 상기 게이트 전극(153)과 수직 채널부(120) 및 수평 채널부(140)가 접하는 면에 형성되는 제1 절연막(151) 및 상기 게이트 전극(153)과 컨택 영역(161)이 접하는 면에 형성되는 제2 절연막(155)을 포함한다.
본 발명의 일 실시예에 따르면, 상기 게이트 전극(153)을 둘러싸는 제1 절연막(151)과 제2 절연막(155)은 두께가 상이할 수 있다. 구체적으로 게이트 전극(153)과 컨택 영역(161)을 절연하는 제2 절연막(155)의 두께가 게이트 전극(153)과 수직 채널부(120) 및 수평 채널부(140)를 절연하는 제1 절연막(151)보다 두꺼울 수 있다. 제2 절연막(155)의 두께는 게이트 전극(153)과 컨택 영역(161)에 의하여 발생하는 캐패시턴스(capacitance)를 결정하며, 이를 감소시키기 위하여 제1 절연막(151)에 비하여 두껍게 형성될 수 있다.
상기 게이트 구조물(150)들 사이에 컨택 영역(161)이 개재된다. 상기 컨택 영역(161)의 상부는 소스 전극(173)과 접하고, 하부는 두 개의 제2 소스 영역(143) 및 확장된 제2 차폐 영역(131)과 접한다. 따라서 컨택 영역(161)을 통하여 소스 전극(173)은 제2 소스 영역(143)들 및 제2 차폐 영역(131)과 전기적으로 접속한다.
본 발명의 일 실시예에 따르면, 상기 컨택 영역(161)은 폴리 실리콘일 수 있다. 폴리 실리콘은 게이트 구조물(150)들 사이의 좁은 공간에 불구하고 양질의 컨택 영역(161)을 형성할 수 있다. 상기 컨택 영역(161)은 이 외에 공지된 도전성 물질을 포함할 수 있다.
수직 채널부(120)는 드리프트층(103)의 상부에 형성되며, 게이트 구조물(150)들의 측부에 접한다. 수직 채널부(120)는 제1 베이스 영역(121) 및 제1 소스 영역(123)을 포함한다. 제1 베이스 영역(121)은 제2 도전형을 가지며, 제1 소스 영역(123)은 제1 도전형을 갖는다. 즉, 제1 도전형이 n형일 때, 제1 베이스 영역(121)은 p형 불순물로 도핑 될 수 있으며, 제1 소스 영역(123)은 n형 불순물로 도핑 될 수 있다. 제1 소스 영역(123)은 기판(101)과 같이 드리프트층(103)보다 높은 농도로 도핑 된다.
상기 수직 채널부(120)가 게이트 구조물(150)들과 접하는 면의 외측에 제1 차폐 영역(133)이 위치한다. 상기 제1 차폐 영역(133)은 제2 도전형을 가지며, 제1 베이스 영역(121) 및 제2 베이스 영역(141)보다 높은 농도로 도핑 된다. 제1 차폐 영역(133)은 소스 전극(173)과 접하여 저항성 접촉을 형성하며, 소스-드레인 전압에 의하여 리치-쓰루(Reach Through)가 발생하는 것을 방지한다.
상기 트렌치의 하부 드리프트층(103)에 제2 차폐 영역(131)이 위치한다. 제2 차폐 영역(131)은 수평 채널부(140) 사이로 확장되어 컨택 영역(161)과 접한다. 상기 제2 차폐 영역(131)은 제2 도전형을 가지며, 제1 베이스 영역(121) 및 제2 베이스 영역(141)보다 높은 농도로 도핑된다. 제2 차폐 영역(131)은 게이트 구조물(150) 하부의 제1 절연막(151)에 과도한 전계가 집중되는 것을 방지한다. 제2 차폐 영역(131)은 컨택 영역(161)을 통하여 소스 전극(173)과 전기적으로 접속하여 게이트-드레인 캐패시턴스를 감소시킨다.
수평 채널부(140)는 상기 제2 차폐 영역(131)이 상기 게이트 구조물(150)들과 접하는 면에 각각 형성된다. 게이트 구조물(150)의 하부에 제2 베이스 영역(141)이 형성되고, 제2 베이스 영역(141)과 동일 평면에 게이트 구조물(150) 및 컨택 영역(161)과 접하도록 제2 소스 영역(143)이 각각 형성된다. 제2 베이스 영역(141)은 제2 도전형을 가지며, 제2 소스 영역(143)은 제1 도전형을 가진다. 즉 제1 도전형이 n형일 경우, 제2 베이스 영역(141)은 p형 불순물로 도핑 될 수 있으며, 제2 소스 영역(143)은 n형 불순물로 도핑 될 수 있다. 제2 소스 영역(143)은 기판(101)과 같이 드리프트층(103)보다 높은 농도로 도핑 된다.
본 발명의 일 실시예에 따르면, 상기 제1 베이스 영역(121)들은 상기 제2 베이스 영역(141)들보다 높은 도핑 농도를 가질 수 있다. 게이트 구조물(150) 하부에 수평으로 베이스 영역과 소스 영역이 배치되는 수평 채널부(140)의 경우, 게이트 구조물(150)의 측부에 상하로 베이스 영역과 소스 영역이 배치되는 수직 채널부(120)에 비하여 채널 이동도가 낮으므로, 제1 베이스 영역(121)과 제2 베이스 영역(141)의 도핑 농도가 동일할 경우, 수평 채널부(140)의 문턱 전압이 더 높아진다. 따라서 수직 채널부(120)와 수평 채널부(140)의 문턱 전압이 동일하도록 제1 베이스 영역(121)들의 도핑 농도를 제2 베이스 영역(141)들보다 높일 수 있다.
드레인 전극(171)은 제1 도전형 기판(101)과 전기적으로 접속한다. 소스 전극(173)은 제1 소스 영역(121), 제2 소스 영역(141) 및 확장된 제2 차폐 영역(131)과 전기적으로 접속한다. 드레인 전극(171) 및 소스 전극(173)은 공지된 도전성 물질을 제한 없이 사용할 수 있다. 예를 들어 드레인 전극(171) 및 소스 전극(173)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.
본 발명에 따린 실리콘카바이드 트랜지스터는 온 상태일 때, 게이트 구조물(150)들의 측부를 따라 수직 채널부(120)들에 두 개의 수직 채널들과, 게이트 구조물(150)들의 하부를 따라 수평 채널부(140)들에 두 개의 수평 채널들을 각각 형성한다. 따라서 4개의 채널에서 동시에 전류가 흐르기 때문에 같은 면적에서 큰 전류가 흘러 높은 전류 밀도와 낮은 온저항을 얻을 수 있다. 수평 채널부(140)의 제2 소스 영역(143)과 제2 차폐 영역(131)의 접합면에 전계를 분산하여 높은 항복 전압을 가질 수 있다. 또한, 두 개로 이격된 게이트 구조물(150)들 사이에 컨택 영역(161)을 형성하고, 컨택 영역(161)이 제2 차폐 영역(131)과 전기적으로 접속하므로 게이트-드레인간 캐패시턴스 감소를 위한 배선에 별도의 칩 면적을 필요로 하지 않아 칩의 소형화가 가능할 뿐 아니라 트렌치 MOSFET의 우수한 스위칭 특성도 보존할 수 있다.
도 2는 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 제조방법을 도시하는 순서도이고, 도 3 내지 도 13은 도 2의 제조방법에 따른 실리콘카바이드 트랜지스터를 제조하는 방법을 도시하는 단면도들이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 제조방법은 제1 도전형 기판 상에 드리프트층을 형성하는 제1 단계(S1), 상기 드리프트층에 제1 도전형 고도핑 영역을 형성하는 제2 단계(S2), 상기 드리프트층에 제2 도전형을 갖는 제1 베이스 영역 및 상기 제1 베이스 영역 상에 형성되는 제1 소스 영역을 형성하는 제3 단계(S3), 상기 제1 소스 영역 및 제1 베이스 영역을 관통하여 상기 드리프트층에 트렌치를 형성하는 제4 단계(S4), 상기 트렌치의 하부에 제2 차폐 영역 및 제2 베이스 영역을 형성하는 제5 단계(S5), 상기 제2 베이스 영역의 일부를 도핑하여 제2 소스 영역을 형성하는 제6 단계(S6), 상기 제1 소스 영역 및 상기 제1 베이스 영역의 외측을 도핑하여 제1 차폐 영역을 형성하고, 상기 제2 소스 영역의 일부를 도핑하여 제2 차폐 영역을 확장하는 제7 단계(S7), 상기 트렌치 및 상기 제1 소스 영역 상에 제1 절연막과 제1 도전층을 순차적으로 적층하는 제8 단계(S8), 상기 제1 도전층의 일부를 식각하고, 제2 절연막을 적층하는 제9 단계(S9), 상기 제1 절연막 및 상기 제2 절연막을 식각하여 서로 이격된 두 개의 게이트 구조물을 형성하고, 상기 게이트 구조물 상에 제2 도전층을 적층하여 컨택 영역을 형성하는 제10 단계(S10), 상기 제1 도전형 기판과 전기적으로 접속하는 드레인 전극과, 상기 제1 소스 영역 및 상기 컨택 영역과 전기적으로 접속하는 소스 전극을 형성하는 제11 단계(S11)를 포함한다.
도 3을 참조하면, 제1 도전형 기판(101) 상에 드리프트층(103)을 형성한다(S1).
상기 드리프트층(103)은 기판(101)으로부터 에피택시얼 성장(Epitaxial Growth) 방법으로 형성한다. 상기 드리프트층(103)은 제1 도전형을 갖는 불순물로 기판(101)보다 낮은 농도로 도핑 된다.
도 4를 참조하면, 먼저, 드리프트층(103) 상에 패턴 마스크(111)를 형성한 후 마스크(111) 패턴의 개방부를 통하여 드리프트층(103)에 이온 주입(Ion Implantation)하여 전류 확산 영역(104)을 형성한다(S2).
상기 마스크(111)는 포토리소그래피(Photolithography) 또는 e-빔 리소그래피(E-beam Lithography) 공정을 통하여 패턴 형성된 산화물층일 수 있으나 이에 한정되는 것은 아니다. 전류 확산 영역(104)은 드리프트층(103)보다 높은 도핑 농도를 갖도록 제1 도전형 불순물을 주입한다. 이온 주입 후 마스크(111)를 제거한다.
도 5를 참조하면, 드리프트층(103)에 제1 베이스 영역(121) 및 제1 소스 영역(123)을 형성한다(S3).
제1 베이스 영역(121) 및 제1 소스 영역(123)은 이중 확산(Double Diffusion) 공정을 통하여 형성된다. 제1 베이스 영역(121)은 제2 도전형 불순물로 도핑 되며, 제1 소스 영역(123)은 제1 베이스 영역(121)의 일부 영역 상에 제1 도전형 불순물로 도핑 되어 형성된다. 제1 소스 영역(123)은 드리프트층(103)에 비하여 높은 도핑 농도를 갖는다.
도 6을 참조하면, 상기 제1 소스 영역(123) 및 제1 베이스 영역(121)을 관통하여 상기 드리프트층(103)에 트렌치를 형성한다(S4).
먼저, 제1 베이스 영역(121) 및 제1 소스 영역(123)의 상부에 패턴 마스크(113)를 형성한다. 상기 마스크(113)는 전류 확산 영역(104) 보다 좁은 폭의 개방 패턴을 갖고, 상술한 바와 같이 포토리소그래피 또는 e-빔 리소그래피 공정을 통하여 패턴 형성된 산화물층일 수 있다. 마스크(113)의 개방부를 통하여 제1 베이스 영역(121), 제1 소스 영역(123) 및 전류 확산 영역(104)의 일부가 식각되어 트렌치가 형성된다.
도 7을 참조하면, 트렌치의 하부에 제2 차폐 영역(131) 및 제2 베이스 영역(141)을 형성한다(S5).
마스크(113)의 개방 패턴을 통하여 제2 도전형 불순물을 이온 주입하여 고농도로 도핑 된 제2 차폐 영역(131)과 저농도로 도핑 된 제2 베이스 영역(141)을 형성한다. 상기 제2 도전형 불순물은 알루미늄(Al)일 수 있다. 이 때, 상기 제2 베이스 영역(141)은 제1 베이스 영역(121)보다 낮은 도핑 농도로 도핑 될 수 있다.
도 8을 참조하면, 제2 베이스 영역(141)의 일부를 도핑 하여 제2 소스 영역(143)을 형성한다(S6).
마스크(115)의 상단에 추가로 실리콘 옥사이드를 증착한 후 비등방성 식각을 통하여 트렌치의 측벽과 제2 베이스 영역(141)의 일부 영역에만 마스크(115)가 잔류하도록 한다. 그 후 마스크(115)의 개방부를 통하여 제1 도전형 불순물을 이온 주입하여 고농도로 도핑 된 제2 소스 영역(143)을 형성한다. 제2 소스 영역(143)은 드리프트층(103)보다 높은 도핑 농도를 갖는다.
도 9를 참조하면, 상기 제1 소스 영역(123) 및 상기 제1 베이스 영역(121)의 외측을 도핑하여 제1 차폐 영역(133)을 형성하고, 상기 제2 소스 영역(143)의 일부를 도핑하여 제2 차폐 영역(131)을 확장한다(S7).
실리콘 옥사이드를 마스크(117) 상에 추가로 증착한 후 제1 베이스 영역(121)과 제2 소스 영역(143)의 일부가 노출되도록 리소그래피 공정을 통하여 패터닝한 후 식각한다. 마스크(117)의 개방부를 통하여 제2 도전형 불순물을 고농도로 이온주입 하여 제1 베이스 영역(121)의 외측에 제1 차폐 영역(133)을 형성하고, 제2 소스 영역(143)의 중앙부에 제2 차폐 영역(131)을 확장시킨다. 이온 주입 공정 이후, 마스크(117)를 제거한다.
도 10을 참조하면, 트렌치 및 상기 제1 소스 영역(123) 상에 제1 절연막(151)과 제1 도전층(152)을 순차적으로 적층한다(S8).
제1 절연막(151)은 열 산화 공정을 통하여 형성할 수 있으나, 이에 한정되는 것은 아니며, 공지된 절연 물질을 열증착, 전자빔 증착, 스퍼터링, 화학기상증착(Chemicla Vapor Deposition), 원자층 증착(Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다. 제1 도전층(152)은 전극으로 이용될 수 있으며, 비등방성 식각이 용이한 공지된 도전성 물질일 수 있다. 제1 도전층(152)은 제1 도전형으로 고농도 도핑 된 폴리 실리콘일 수 있다.
도 11을 참조하면, 제1 도전층(152)의 일부를 식각하여 게이트 전극(153)을 형성하고, 제2 절연막(153)을 적층한다(S9).
제1 도전층(152)을 비등방성 식각하여 트렌치의 측벽 및 제2 베이스 영역(141) 상에 이격되어 위치하는 두 개의 게이트 전극(153)을 형성한다. 게이트 전극(153) 상에 제2 절연막(155)을 적층한다. 제2 절연막(155)은 제1 절연막(151)보다 두껍게 형성될 수 있다.
도 12를 참조하면, 제1 절연막(151) 및 제2 절연막(155)을 식각하여 서로 이격된 두 개의 게이트 구조물(150)을 형성하고, 상기 게이트 구조물(150) 상에 제2 도전층(160)을 적층한다(S10).
제1 절연막(151) 및 제2 절연막(155)을 제1 소스 영역(123), 제1 차폐 영역(133), 제2 소스 영역(143) 및 제2 차폐 영역(131)이 노출되도록 식각한다. 제2 도전층(160)은 게이트 구조물(150)들 사이 영역에 증착 가능한 도전성 물질일 수 있다. 제2 도전층(160)은 제1 도전형을 갖는 고도핑 폴리 실리콘일 수 있다. 게이트 구조물(150)들 외측의 제2 도전층(160) 일부를 제거하여, 게이트 구조물(150)들 사이에 개재되고 제2 소스 영역(143) 및 제2 차폐 영역(131)과 접하는 컨택 영역(161)을 형성한다.
도 13을 참조하면, 제1 도전형 기판(101)과 전기적으로 접속하는 드레인 전극(171)과, 상기 제1 소스 영역(123) 및 상기 컨택 영역(161)과 전기적으로 접속하는 소스 전극(173)을 형성한다(S11).
드레인 전극(171) 및 소스 전극(173)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예를 들어 드레인 전극(171) 및 소스 전극(173)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.
도 14는 (a) 종래 기술에 따른 트렌치 MOSFET의 전류 밀도 분포와 (b) 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 전류 밀도 분포를 도시하는 시뮬레이션 결과이다.
도 14를 참조하면, 종래 기술에 따른 트렌치 MOSFET(a)은 게이트 구조물 측부에 형성되는 채널들을 통하여만 전류가 흐르는 반면, 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터(b)는 게이트 구조물의 측부에 형성되는 수직 채널들과 게이트 구조물의 하부에 형성되는 수평 채널들을 통하여 흐르는 전류가 합쳐져 보다 높은 전류 밀도를 보이는 것을 확인할 수 있다.
도 15는 종래 기술에 따른 트렌치 MSOFET과 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 전류-전압 곡선(I-V curve)를 도시하는 그래프이다.
도 15를 참조하면, 게이트 전압으로 15V를 인가하였을 때, 본 발영의 일 실시예에 따른 실리콘카바이드 트랜지스터는 종래 기술에 따른 트렌치 MOSFET에 비하여 인가되는 드레인 전압에 따라 더 높은 전류 밀도를 보인다. 따라서 본 발명에 따른 실리콘카바이드 트랜지스터가 더 높은 전류 출력과 낮은 온저항을 가짐을 확인하였다.
도 16은 (a) 종래 기술에 따른 트렌치 MOSFET의 드레인 전극에 항복 전압이 인가되었을 때 전계 분포와 (b) 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터의 드레인 전극에 항복 전압이 인가되었을 때 전계 분포를 도시하는 시뮬레이션 결과이다.
도 16을 참조하면, 종래 기술에 따른 트렌치 MOSFET(a)은 p형 차폐 영역과 n형 드리프트층의 접합면에 전계가 응집되는 것을 확인할 수 있다. 이러한 경우 접합면에 응집된 전계로 인하여 애벌런치 항복(Avalanche Breakdown)이 발생할 수 있다. 반면, 본 발명의 일 실시예에 따른 실리콘카바이드 트랜지스터(b)는 제2 소스 영역과 p형 차폐 영역이 접하는 면에 전계가 분산되어 p형 차폐 영역과 드리프트층의 접합면에 전계가 응집되는 것을 완화한다. 따라서 기존의 트렌치 MOSFET에 비하여 항복 전압이 높아질 수 있다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
101 : 기판
103 : 드리프트층
104 : 전류 확산 영역 111, 113, 115, 117 : 마스크
120 : 수직 채널부 131 : 제2 차폐 영역
133 : 제1 차폐 영역 140 : 수평 채널부
150 : 게이트 구조물 160 : 컨택 영역
171 : 드레인 전극 173 : 소스 전극
104 : 전류 확산 영역 111, 113, 115, 117 : 마스크
120 : 수직 채널부 131 : 제2 차폐 영역
133 : 제1 차폐 영역 140 : 수평 채널부
150 : 게이트 구조물 160 : 컨택 영역
171 : 드레인 전극 173 : 소스 전극
Claims (9)
- 드레인 전극;
상기 드레인 전극 상에 위치하는 제1 도전형 기판;
상기 제1 도전형 기판 상에 위치하는 드리프트층;
상기 드리프트층에 형성된 트렌치에 서로 이격되어 마주 위치하는 두 개의 게이트 구조물;
상기 게이트 구조물들 사이에 개재된 컨택 영역;
상기 드리프트층 상에 위치하고, 상기 게이트 구조물의 측부에 접하는 제1 베이스 영역 및 상기 제1 베이스 영역 상에 위치하는 제1 소스 영역을 포함하는 수직 채널부;
상기 수직 채널부의 외측에 위치하는 제1 차폐 영역;
상기 트렌치 하부에 위치하는 제2 차폐 영역;
상기 제2 차폐 영역에 형성되고, 상기 두 개의 게이트 구조물과 각각 접하는 제2 베이스 영역들 및 상기 컨택 영역과 접하는 제2 소스 영역들을 포함하는 수평 채널부; 및
상기 제1 소스 영역, 제2 소스 영역 및 컨택 영역과 전기적으로 접속하는 소스 전극을 포함하는 실리콘카바이드 트랜지스터.
- 제1항에 있어서,
상기 게이트 구조물들은 게이트 전극 및 게이트 절연막을 포함하고,
상기 게이트 전극과 상기 컨택 영역 사이에 개재된 게이트 절연막의 두께가 상기 게이트 전극과 상기 수직 채널부 및 상기 수평 채널부 사이에 개재된 게이트 절연막의 두께보다 두꺼운 것을 특징으로 하는 실리콘카바이드 트랜지스터.
- 제1항에 있어서,
상기 컨택 영역은 폴리 실리콘인 것을 특징으로 하는 실리콘카바이드 트랜지스터.
- 제1항에 있어서,
상기 제1 베이스 영역들은 상기 제2 베이스 영역들보다 높은 도핑 농도를 갖는 것을 특징으로 하는 실리콘카바이드 트랜지스터.
- 제1항에 있어서,
상기 드리프트층은 상기 게이트 구조물 및 상기 제2 차폐 영역과 접하는 영역에 전류 확산 영역을 더 포함하는 것을 특징으로 하는 실리콘카바이드 트랜지스터.
- 제1 도전형 기판 상에 드리프트층을 형성하는 제1 단계;
상기 드리프트층에 전류 확산 영역을 형성하는 제2 단계;
상기 드리프트층 상부에 제2 도전형을 갖는 제1 베이스 영역 및 상기 제1 베이스 영역 상에 형성되는 제1 소스 영역을 형성하는 제3 단계;
상기 제1 소스 영역 및 제1 베이스 영역을 관통하여 상기 드리프트층에 트렌치를 형성하는 제4 단계;
상기 트렌치의 하부에 제2 차폐 영역 및 제2 베이스 영역을 형성하는 제5 단계;
상기 제2 베이스 영역의 일부를 도핑하여 제2 소스 영역을 형성하는 제6 단계;
상기 제1 소스 영역 및 상기 제1 베이스 영역의 외측을 도핑하여 제1 차폐 영역을 형성하고, 상기 제2 소스 영역의 일부를 도핑하여 상기 제2 차폐 영역을 확장하는 제7 단계;
상기 트렌치 및 상기 제1 소스 영역 상에 제1 절연막과 제1 도전층을 순차적으로 적층하는 제8 단계;
상기 제1 도전층의 일부를 식각하고, 제2 절연막을 적층하는 제9 단계;
상기 제1 절연막 및 상기 제2 절연막을 식각하여 서로 이격된 두 개의 게이트 구조물을 형성하고, 상기 게이트 구조물 상에 제2 도전층을 적층하여 컨택 영역을 형성하는 제10 단계;
상기 제1 도전형 기판과 전기적으로 접속하는 드레인 전극과, 상기 제1 소스 영역, 제2 소스 영역 및 상기 컨택 영역과 전기적으로 접속하는 소스 전극을 형성하는 제11 단계를 포함하는 실리콘카바이드 트랜지스터의 제조방법.
- 제6항에 있어서,
상기 제1 베이스 영역은 상기 제2 베이스 영역보다 높은 도핑 농도를 갖는 것을 특징으로 하는 실리콘카바이드 트랜지스터의 제조방법.
- 제6항에 있어서,
상기 제2 절연막은 상기 제1 절연막보다 두꺼운 것을 특징으로 하는 실리콘카바이드 트랜지스터의 제조방법.
- 제6항에 있어서,
상기 제2 도전층은 폴리 실리콘인 것을 특징으로 하는 실리콘카바이드 트랜지스터의 제조방법.
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