KR102583235B1 - Mosfet 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 MOSFET 소자는 액티브 게이트 영역 및 모스 채널 게이트 영역을 포함하는 반도체 기판과, 상기 반도체 기판 상부에 구비된 드리프트층 및 전류 확산층(Current Spread Layer)과, 상기 전류 확산층 양측에 형성된 p 베이스 영역, p 베이스 영역 상단에 형성된 n+ 소스 영역 및 p 베이스 영역 일단에 형성된 p+ 콘택 영역과, 상기 전류 확산층 내에 구비되며, 상기 액티브 게이트 영역 및 상기 모스 채널 게이트 영역 경계면을 중심으로 양측으로 확장된 p+ 쉴딩 영역과, 상기 액티브 게이트 영역의 상기 전류 확산층 상부에 구비된 액티브 게이트와, 상기 모스 채널 게이트 영역의 상기 전류 확산층 상부에서 상기 액티브 게이트와 일정 간격 이격되어 구비되며, 상기 p+ 쉴딩 영역과 오버랩되도록 배치된 모스 채널 게이트를 포함하는 것을 특징으로 한다.
Description
본 발명은 MOSFET 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 모스 채널 다이오드가 내장되고, 소스 바이어스된 p+ 쉴딩 영역이 구비된 MOSFET 소자 및 그 제조 방법에 관한 것이다.
4H 탄화규소(4H-SiC)는 대표적인 와이드 밴드 갭(wide bandgap) 물질로 실리콘에 비해 높은 항복 전압, 낮은 온저항과 높은 열 전도성을 갖는다. 이를 통해 고전압 파워를 사용했을 때 큰 이점을 얻을 수 있다. 그 중 SiC 플래너 MOSFET은 기존에 인버터, 컨버터로 사용되는 실리콘 IGBT에 비해 스위칭 동작시에 낮은 에너지 손실과 작은 칩 사이즈, 우수한 고온 특성 등을 보인다. 3.3 kV 급 SiC 플래너 MOSFET은 상용화된 가장 높은 전압 레벨의 소자로써 컨버터(converter)나 트랙션 드라이브(traction drive) 등으로 사용 되고 이와 관련된 많은 연구가 진행 되고 있다. 특히 SiC MOSFET에서 중요한 특성으로는 낮은 온저항, 높은 항복 전압, 낮은 기생 캐패시턴스, 낮은 게이트 산화막의 전계, 낮은 스위칭 에너지 손실 등이 있다.
한국공개특허 제10-2018-0020244호는 메모리 디바이스로서, 실리콘 반도체 기판; 상기 실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역; 상기 채널 영역의 제1 부분 및 상기 소스 영역의 제1 부분 위에 배치되면서 그들로부터 절연되는 전도성 플로팅 게이트; 전도성 소거 게이트 - 상기 전도성 소거 게이트는, 상기 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되고, 상기 소스 영역 위에 있으면서 그로부터 절연 되는 제1 부분, 및 위로 연장되어 상기 플로팅 게이트 위로 연장되면서 그로부터 절연되는 제2 부분을 포함함; 및 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 전도성 워드 라인 게이트 - 상기 워드 라인 게 이트는 상기 플로팅 게이트에 측방향으로 인접하게 배치되고, 상기 플로팅 게이트 위에 배치되는 부분을 포함하지 않음를 포함하고, 상기 채널 영역의 제2 부분으로부터 상기 워드 라인 게이트를 분리시키는 절연부의 두께는 상기 소거 게이트로 부터 상기 플로팅 게이트를 분리시키는 절연부의 두께보다 더 작은 메모리 디바이스를 포함하는 것을 특징으로 한다.
한국공개특허 10-2004-0082019호는 국부적 SONOS형 구조체에 관한 것으로, 기판, 상기 기판 위의ONO구조체, 상기 ONO구조체 위에서 상기 ONO구조체에 정렬되는 제1 게이트막, 상기 기판 위에서 상기 ONO구조체 옆에 배치되는 게이트절연막, 및 상기 제1 게이트막 및 게이트절연막 위에 형성되며 상기 제1 게이트막과는 전기적으로 연결되는 제2 게이트막을 구비하며, 상기 ONO구조체, 제1 게이트막 및 제2 게이트막이 적어도 한 비트의 국부적 SONOS형 구조체를 한정하는 것을 특징으로 한다.
본 발명의 일 실시예는 JFET 영역 중앙부에 소스 바이어스된 p+ 쉴딩 영역이 구비됨에 따라 고전압에서도 신뢰성 문제없이 모스 채널 게이트 하단의 산산화막에 낮은 전계가 걸리게 되고, 이로 인해 산화막을 얇은 두께로 형성하는 것이 가능하여 고전압에서도 소자의 신뢰성이 향상화막의 두께를 얇게 형성하는 것이 가능하여 다이오드 턴 온 전압을 감소시킬 수 있는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 낮은 역방향 누설 전류로 인해 고온 사용에서도 유리한 정적 특성을 가지며, 낮은 게이트-드레인 커패시턴스와 게이트 드레인 차지로 인해 스위칭 시간 및 스위칭 손실이 줄고, 높은 전류 및 고온에서 견딜 수 있는 안정성이 향상된 동적 특성을 가지는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 MOSFET 소자는 액티브 게이트 영역 및 모스 채널 게이트 영역을 포함하는 반도체 기판과, 상기 반도체 기판 상부에 구비된 드리프트층 및 전류 확산층(Current Spread Layer)과, 상기 전류 확산층 양측에 형성된 p 베이스 영역, p 베이스 영역 상단에 형성된 n+ 소스 영역 및 p 베이스 영역 일단에 형성된 p+ 콘택 영역과, 상기 전류 확산층 내에 구비되며, 상기 액티브 게이트 영역 및 상기 모스 채널 게이트 영역 경계면을 중심으로 양측으로 확장된 p+ 쉴딩 영역과, 상기 액티브 게이트 영역의 상기 전류 확산층 상부에 구비된 액티브 게이트와, 상기 모스 채널 게이트 영역의 상기 전류 확산층 상부에서 상기 액티브 게이트와 일정 간격 이격되어 구비되며, 상기 p+ 쉴딩 영역과 오버랩되도록 배치된 모스 채널 게이트를 포함하는 것을 특징으로 한다.
상기 액티브 게이트는 제1 산화막 패턴과, 제1 게이트 패턴의 적층으로 형성되며, 상기 제1 게이트 패턴은 게이트 전압이 바이어스되는 n+ 폴리실리콘으로 형성된 것을 특징으로 한다.
상기 모스 채널 게이트는 상기 제1 산화막 패턴보다 얇은 두께를 가지는 제2 산화막 패턴과, 상기 제1 게이트 패턴보다 큰 선폭과 높은 높이를 가지는 제2 게이트 패턴의 적층으로 형성되며, 상기 제2 게이트 패턴은 소스 전압이 바이어스되는 n+ 폴리실리콘으로 형성된 것을 특징으로 한다.
상기 p+ 쉴딩 영역은 상기 전류 확산층 선폭의 0.3 ~ 0.4배 선폭으로 형성되며, 상기 p 베이스 영역 높이의 0.5 ~ 0.7배 높이로 형성된 것을 특징으로 한다.
상기 모스 채널 게이트의 일측은 상기 p+ 쉴딩 영역의 40 ~ 60% 범위 내에서 오버랩되며, 상기 모스 채널 게이트의 타측은 상기 p 베이스 영역 및 n+ 소스 영역과 일정 선폭 오버랩된 것을 특징으로 한다.
상기 반도체 기판의 하부에 구비된 드레인 메탈 라인과, 상기 액티브 게이트 및 상기 모스 채널 게이트를 포함하는 전체 상부에 구비된 소스 메탈 라인을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 MOSFET 제조 방법은 액티브 게이트 영역 및 모스 채널 게이트 영역을 포함하는 반도체 기판 상부에 드리프트층 및 전류 확산층(Current Spread Layer)을 형성하는 단계와, 상기 전류 확산층 양측에 p 베이스 영역을 형성하는 단계와, 상기 전류 확산층 내 p+ 콘택 영역 및 p+ 쉴딩 영역을 형성하되, 상기 p+ 쉴딩 영역은 상기 전류 확산층의 중앙부 상단에 위치되도록 이온 주입을 진행하는 단계와, 상기 전류 확산층 상부에 액티브 게이트 및 상기 액티브 게이트와 일정 간격 이격되며 상기 p+ 쉴딩 영역과 오버랩된 모스 채널 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 액티브 게이트 및 상기 모스 채널 게이트를 형성하는 단계는 상기 전류 확산층을 포함하는 전체 상부에 산화막을 형성하는 단계와, 상기 모스 채널 게이트 영역의 상기 산화막을 일정 두께 식각하는 단계와, 상기 산화막 상부에 게이트 도전물질을 형성하는 단계와, 상기 게이트 도전물질을 식각하여 게이트 패턴을 형성하되, 상기 모스 채널 게이트 영역의 게이트 패턴이 상기 액티브 게이트 영역의 게이트 패턴에 비해 넓은 선폭을 가지도록 식각 공정을 진행하는 것을 특징으로 한다.
상기 p+ 쉴딩 영역은 상기 액티브 게이트 영역 및 상기 모스 채널 게이트 영역의 경계부에서 상기 전류 확산층의 0.3 ~ 0.4배의 선폭 및 상기 p 베이스 영역의 0.5 ~ 0.7배의 높이로 형성하는 것을 특징으로 한다.
상기 모스 채널 게이트를 형성하는 단계에서 상기 모스 채널 게이트는 상기 게이트 패턴의 일측이 상기 p+ 쉴딩 영역의 40 ~ 60% 범위가 오버랩되도록 패터닝하는 것을 특징으로 한다.
상기 액티브 게이트 및 상기 모스 채널 게이트의 측면 및 상부에 상기 p+ 콘택 영역 및 p+ 쉴딩 영역을 오픈하는 절연막 패턴을 형성하는 단계와, 상기 반도체 기판 하부에 드레인 메탈 라인을 형성하고, 상기 절연막 패턴을 포함하는 전체 상부에 소스 메탈 라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 JFET 영역 중앙부에 소스 바이어스된 p+ 쉴딩 영역이 구비됨에 따라 고전압에서도 신뢰성 문제없이 모스 채널 게이트 하단의 산산화막에 낮은 전계가 걸리게 되고, 이로 인해 산화막을 얇은 두께로 형성하는 것이 가능하여 고전압에서도 소자의 신뢰성이 향상화막의 두께를 얇게 형성하는 것이 가능하여 다이오드 턴 온 전압을 감소시킬 수 있는 효과가 있다.
본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 낮은 역방향 누설 전류로 인해 고온 사용에서도 유리한 정적 특성을 가지며, 낮은 게이트-드레인 커패시턴스와 게이트 드레인 차지로 인해 스위칭 시간 및 스위칭 손실이 줄고, 높은 전류 및 고온에서 견딜 수 있는 안정성이 향상된 동적 특성을 가진다.
도 1은 쇼트키 배리어 다이오드를 내장한 SDB-MOSFET 소자를 설명하기 위한 단면도.
도 2는 모스 채널 다이오드를 내장한 MCD-MOSFET 소자를 설명하기 위한 단면도.
도 3은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들.
도 5는 다양한 구조가 적용된 MOSFET 소자의 전계 분포를 비교하기 위한 도면.
도 6은 다양한 구조가 적용된 MOSFET 소자의 항복 전압 특성을 비교하기 위한 그래프.
도 7은 다양한 구조가 적용된 MOSFET 소자의 온 저항 특성을 설명하기 위한 그래프.
도 8은 다양한 구조의 MOFSET 소자의 순 방향 바디 다이오드 특성을 설명하기 위한 그래프.
도 2는 모스 채널 다이오드를 내장한 MCD-MOSFET 소자를 설명하기 위한 단면도.
도 3은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들.
도 5는 다양한 구조가 적용된 MOSFET 소자의 전계 분포를 비교하기 위한 도면.
도 6은 다양한 구조가 적용된 MOSFET 소자의 항복 전압 특성을 비교하기 위한 그래프.
도 7은 다양한 구조가 적용된 MOSFET 소자의 온 저항 특성을 설명하기 위한 그래프.
도 8은 다양한 구조의 MOFSET 소자의 순 방향 바디 다이오드 특성을 설명하기 위한 그래프.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 발명은 컴퓨터가 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있고, 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
최근에는 MOSFET의 스위칭 동작 특성 향상을 위해 MOSFET 내부에 unipolar 소자로 동작하는 다이오드를 내장하는 기술이 개발되고 있다. 쇼트키 배리어 다이오드를 내장한 SDB-MOSFET(Embedded Schottky Diode-MOSFET)과 4H-SiC 및 폴리실리콘의 이종 접합을 이용하여 이종 접합 다이오드를 내장한 MOSFET과 모스 채널 다이오드를 내장한 MCD-MOSFET(Mos Channel Diode-MOSFET) 등이 연구되고 있다.
도 1은 쇼트키 배리어 다이오드를 내장한 SDB-MOSFET 소자를 설명하기 위한 도면이다.
도 1을 참조하면, 하부에 드레인 메탈 라인(100)을 포함하는 반도체 기판(105)이 구비된다. 반도체 기판(105) 상부에 드리프트층(110)이 구비되고, 드리프트층(110) 상부에 전류 확산층(115)이 구비되고, 전류 확산층(115) 상부에 게이트 전압이 바이어스 되는 N+ 폴리실리콘층으로 형성된 게이트 패턴(120)이 구비된다.
전류 확산층(115) 내에는 게이트 패턴(120)의 양측과 일부 중첩된 p 베이스 영역(125)이 구비되고, p 베이스 영역(125) 상단에 n+ 소스 영역(130)이 구비된다. 또한, p 베이스 영역(125) 양측에는 p+ 콘택 영역(135)이 구비된다.
그리고, 게이트 패턴(120) 하부, 측벽 및 상부에 p 베이스 영역(125)이 오픈되는 절연막 패턴(140)이 구비된다. 절연막 패턴(140)을 포함한 전체 상부에 소스 메탈 라인(145)이 구비되고, 소스 메탈 라인(145) 양측에 쇼트키 배리어 접합을 형성하기 위한 메탈 라인(150)이 구비되며, 이는 소스 바이어스로 연결된다.
도 2는 모스 채널 다이오드를 내장한 MCD-MOSFET 소자를 설명하기 위한 도면이다.
도 2를 참조하면, 하부에 드레인 메탈 라인(200)을 포함하는 반도체 기판(205)이 구비된다. 반도체 기판(205) 상부에 드리프트층(210)이 구비된다. 드리프트층(210)은 반도체 기판(205)과 동일한 n타입으로 형성될 수 있다. 드리프트층(210) 상부에 산화막(225) 및 게이트 패턴(230)이 구비된다. 게이트 패턴(230)은 중앙부가 분리되어 서로 일정 간격 이격된 형태로 형성된다. 여기서, 일측의 게이트 패턴(230)은 게이트 전압이 바이어스 되는 액티브 게이트이며, 타측의 게이트 패턴(230)은 소스 전압이 바이어스 되는 모스 채널 게이트로 사용될 수 있다.
게이트 패턴(230)과 일부 중첩된 드리프트층(210) 내에 전류 확산층(215), p 베이스 영역(220) 및 n+ 소스 영역(223)이 구비된다. p 베이스 영역(220) 양측에는 p+ 콘택 영역(235)이 구비된다.
산화막(225) 및 게이트 패턴(230) 측벽과 상부에 p 베이스 영역(220) 및 p+ 콘택 영역(235)이 오픈되는 절연막 패턴(240)이 구비된다. 절연막 패턴(240)을 포함한 전체 상부에 소스 메탈 라인(245)이 구비된다.
본 발명은 3.3KV 이상의 고전압에서도 신뢰성 문제없이 사용할 수 있으며 SBD-MOSFET(도 1 참조) 및 MCD-MOSFET(도 2 참조) 대비 정적 특성 및 동적 특성이 향상된 CIMCD-MOSFET을 제안하고자 한다.
도 3은 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 3을 참조하면, 하부에 드레인 메탈 라인(300)을 포함하는 반도체 기판(305)이 구비된다.
드레인 메탈 라인(300)은 전기적으로 반도체 기판(305)과 접속된다. 이때, 드레인 메탈 라인(300)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 드레인 메탈 라인(300)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다. 또한, 반도체 기판(305)은 제1 도전형을 가지며, 제1 도전형은 n타입일 수 있다.
반도체 기판(305) 상부에 드리프트층(310)이 구비된다. 드리프트층(310)은 반도체 기판(305)으로부터 에피택셜 성장(Epitaxy Growth) 방법을 통해 형성된다. 드리프트층(310)은 반도체 기판(305)과 동일한 제1 도전형을 가지며, 바람직하게는 n타입으로 형성될 수 있다. 드리프트층(310)은 반도체 기판(305)에 비해여 낮은 도핑 농도를 갖는다. 드리프트층(310)은 반도체 소자의 항복 전 압을 결정짓는 역할을 한다.
그리고, 드리프트층(310) 상부에 전류 확산층(Current Spread Layer; 315)이 구비된다. 전류 확산층(315)은 드리프트층(310)에 비해 높은 농도로 형성되어 전류가 잘 흐르도록 돕는 역할을 한다. 전류 확산층(315)의 형성으로 JFET(Junction gate field effect transistor) 저항이 감소되어 온저항이 개선되는 효과를 얻을 수 있다.
전류 확산층(315) 상부에 일정 간격 이격되어 배치된 액티브 게이트(320) 및 모스 채널 게이트(325)가 구비된다. 액티브 게이트(320)는 제1 게이트 산화막(320a) 및 제1 게이트 패턴(320b)으로 구성되고, 제1 게이트 패턴(320b)은 게이트 전압이 바이어스되는 n+ 폴리실리콘으로 형성된다. 또한, 모스 채널 게이트(325)는 제2 게이트 산화막(325a) 및 제2 게이트 패턴(325b)으로 구성되며, 제2 게이트 패턴(325b)은 소스 전압이 바이어스되는 n+ 폴리실리콘으로 형성된다. 여기서, 제2 게이트 산화막(325a)은 제1 게이트 산화막(320a)에 비해 얇은 두께로 형성되며, 제2 게이트 패턴(325b)은 제1 게이트 패턴(320a)에 비해 넓은 선폭 및 높은 높이를 갖도록 형성된다.
전류 확산층(315) 양측에는 액티브 게이트(320) 및 모스 채널 게이트(325)와 일부 중첩되어 채널이 형성되는 p 베이스 영역(335)이 구비되고, p 베이스 영역(335) 상단에는 n+ 소스 영역(340)이 구비된다. 그리고, p 베이스 영역(335)의 양단에는 p+ 콘택 영역(345)이 구비되며, p+ 콘택 영역(345)은 p+ SiC 영역으로 소스 메탈 라인이 컨택되어 높은 전계를 분산시키며, 오믹 컨택(Ohmic contact)을 형성하여 소자와 메탈 라인 사이의 저항을 낮추는 역할을 한다.
그리고, 전류 확산층(315) 중앙부에는 p+ 쉴딩 영역(350)이 구비되며, p+ 쉴딩 영역(350)은 액티브 게이트 영역 및 모스 채널 게이트 영역의 경계면을 중심으로 양측으로 확장되어 형성된다. p+ 쉴딩 영역(350)은 모스 채널 게이트(325)와 일부 중첩되도록 배치된다. 여기서, p+ 쉴딩 영역(350)은 전류 확산층(315) 선폭의 0.3 ~ 0.4배 선폭으로 형성되도록 하며, p 베이스 영역(335) 높이의 0.5 ~ 0.7배 높이로 형성되도록 하는 것이 바람직하다. 이렇게 구비된 p+ 쉴딩 영역(350)으로 인해 모스 채널 게이트(325)의 게이트 산화막에 낮은 전계가 걸리게 되고, 이로 인해 게이트 산화막의 두께를 일정 두께 예컨대, 4 ~ 6nm까지 줄일 수 있다. 이와 같이, 이에 따라 3.3kv급 고전압에서도 소자의 신뢰성의 문제 없이 산화막의 두께를 얇게 형성할 수 있게 되어 다이오드 턴 온 전압을 감소시킬 수 있다. 문제가 야기되지 않는다.
액티브 게이트(320) 및 모스 채널 게이트(325)의 측면 및 상부에는 절연막(330)이 형성되며, 절연막(330)은 p베이스 영역(335) 양측의 p+ 콘택 영역(345), p+ 쉴딩 영역(350) 및 모스 채널 게이트(325)의 제2 게이트 패턴(325a)은 일부가 노출되는 형태로 형성된다. 액티브 게이트(320) 및 모스 채널 게이트(325)을 포함하는 전체 상부에 소스 메탈 라인(355)이 구비된다. 소스 메탈 라인(355)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 소스 메탈 라인(355)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.
도 4a 내지 도 4j는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도이다.
먼저, 도 4a를 참조하면, 제1 도전형의 반도체 기판(400)을 준비한다. 제1 도전형은 n 타입일 수 있다.
이어서, 반도체 기판(400) 상부에 드리프트층(405)을 형성한다. 드리프트층(405)은 반도체 기판(400)과 동일한 제1 도전형을 가지며, 바람직하게는 n타입으로 형성될 수 있다. 드리프트층(405)은 에피택셜 성장(Epitaxy Growth) 방법으로 형성할 수 있다. 반도체 기판(400)에 비해 낮은 도핑 농도를 갖는 드리프트층(405)은 반도체 소자의 항복 전압을 결정짓는 역할을 한다.
다음으로, 드리프트층(405) 상단에 전류 확산층(Current Spread Layer; 410)을 형성한다. 전류 확산층(410)은 반도체 기판(400) 및 드리프트층(405)과 동일한 제1 도전형을 가지며, 바람직하게는 n타입으로 형성될 수 있다. 전류 확산층(410)은 에피택셜 성장(Epitaxy Growth) 방법으로 형성할 수 있으며, 드리프트층(405)에 비해 높은 도핑 농도로 형성하여 전류가 잘 흐르도록 도와주는 역할을 하고, 낮은 온저항을 가질 수 있도록 한다.
도 4b를 참조하면, 전류 확산층(410) 내에 p 베이스 영역(415)을 형성하고, p 베이스 영역(415) 상단에 n+ 소스 영역(420)을 형성한다. p 베이스 영역(415) 및 n+ 소스 영역(420)은 이중 임플란트(double implantation) 공정을 통해 전체 상부에 일정 농도의 불순물을 도핑하여 진행할 수 있다. 여기에서, n형 불순물은 질소(nitrogen), 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중 적어도 어느 하나를 포함할 수 있고, p형 불순물은 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나를 포함할 수 있다.
도 4c를 참조하면, 소스 콘택 영역의 전류 확산층(410) 내에 p+ 콘택 영역(425)을 형성한다. p+ 콘택 영역(425)은 p형 불순물인 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 이온을 주입하여 형성할 수 있다.
이어서, 전류 확산층(410)의 중앙부에 p+ 쉴딩 영역(430)을 형성한다. p+ 쉴딩 영역(430)은 후속으로 형성되는 모스 채널 게이트와 일부 중첩되는 위치에 형성한다. 여기서, p+ 쉴딩 영역(430)의 선폭(w1)은 전류 확산층(410) 선폭(w2)의 0.3 ~ 0.4배가 되도록 형성하며, p+ 쉴딩 영역(430)의 높이(h1)는 p 베이스 영역(415) 높이(h2)의 0.5 ~ 0.7배가 되도록 형성하는 것이 바람직하다. 이때, p+ 쉴딩 영역(430) 양측으로 적어도 1nm 이상의 전류 확산층(410)이 남겨지도록 하는 것이 바람직하다.
도 4d를 참조하면, p 베이스 영역(415), n+ 소스 영역(420) 및 p+ 콘택 영역(425) 및 p+ 쉴딩 영역(430)을 포함하는 전류 확산층(410) 전체 표면에 일정 두께의 산화막(435)을 형성한다. 산화막(435)은 열산화 공정(Thermal oxidation)을 통해 형성할 수 있으나 이에 한정되는 것은 아니며, 공지된 절연 물질을 열증착, 전자빔 증착, 스퍼터링, 화학기상증착(Chemicla Vapor Deposition), 원자층 증착(Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다.
이어서, 도 4e를 참조하면, 액티브 게이트 영역(A)의 산화막(435) 상부에 모스 채널 게이트 영역(B)의 산화막(435)을 오픈하는 마스크 패턴(미도시)를 형성한다. 이후, 마스크 패턴을 식각 마스크로 노출된 모스 채널 게이트 영역(B)의 산화막(435)을 일정 두께 식각한다. 이에 따라 모스 채널 게이트 영역(B)의 산화막(435)의 두께(t2)는 액티브 게이트 영역(A)의 산화막(435)의 두께(t1)보다 얇은 상태가 된다(t1≥t2). 전류 확산층(415)의 중앙에 형성된 p+ 쉴딩 영역(430)으로 인해 모스 채널 게이트 영역(B)의 산화막(435)에 낮은 전계가 걸리게 되고, 이로 인해 고전압에서도 신뢰성 문제 없이 산화막(435)의 두께를 4 ~ 6nm 정도로 얇게 형성하는 것이 가능하여 다이오드 턴 온 전압을 감소시킬 수 있다. 문제가 야기되지 않는다.
도 4f를 참조하면, 산화막(435)이 상부에 게이트 도전물질(440)을 형성한다. 게이트 도전물질(440)은 실리콘계 물질(폴리실리콘, 비정질실리콘 등)이나 금속 물질 등으로 형성할 수 있으며, 바람직하게는 n타입 폴리실리콘으로 형성할 수 있다. 이후, 에치 백 공정을 진행하여 게이트 도전물질(440) 상부가 평탄화 되도록 한다.
도 4g를 참조하면, 게이트 도전물질(440) 상부에 액티브 게이트 및 모스 채널 게이트를 정의하는 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 게이트 도전물질(440)을 식각하여 각각 분리된 제1 게이트 패턴(440a) 및 제2 게이트 패턴(440b)을 형성한다. 이후, 식각 마스크로 사용된 마스크 패턴을 제거한다. 여기서, 제1 게이트 패턴(440a)은 액티브 게이트로 정의되며, 제2 게이트 패턴(440b)은 모스 채널 게이트로 정의된다. 이때, 제2 게이트 패턴(440b)의 선폭(w4)은 제1 게이트 패턴(440a)의 선폭(w3)보다 크게 형성할 수 있으며(w4≥w3), 제2 게이트 패턴(440b)의 높이(h4) 역시 제1 게이트 패턴(440a)의 높이(h3)보다 높게 형성할 수 있다(h4≥h3).
또한, 제2 게이트 패턴(440b)의 일측은 p+ 쉴딩 영역(430)과 일부 오버랩되며, 바람직하게는 제2 게이트 패턴(440b)이 p+ 쉴딩 영역(430)의 40 ~ 60% 정도와 오버랩되도록 한다. 제2 게이트 패턴(440b)의 타측은 p 베이스 영역(415) 및 n+ 소스 영역(420)과 오버랩되도록 한다.
도 4h를 참조하면, 제1 게이트 패턴(440a) 및 제2 게이트 패턴(440b)이 형성된 전체 상부에 절연막(445)를 형성한다. 절연막(445)은 산화 공정을 통해 형성된 산화막일 수 있다.
도 4i를 참조하면, 절연막(445) 상부에 콘택 예정 영역을 오픈하는 마스크 패턴(미도시)을 형성한다. 마스크 패턴을 식각 마스크로 절연막(445)을 식각하여 p+ 콘택 영역(425), p+ 쉴딩 영역(430) 및 모스 채널 게이트의 제2 게이트 패턴(440b)을 일부 노출시키는 절연막 패턴(445a)을 형성한다. 이후, 식각 마스크로 사용된 마스크 패턴을 제거한다.
도 4j를 참조하면, 반도체 기판(400) 하부에 드레인 메탈 라인(450)을 형성하고, p+ 콘택 영역(425)을 포함하는 절연막 패턴(445a) 전체 상부에 소스 메탈 라인(455)을 형성한다. 드레인 메탈 라인(450)은 반도체 기판(400)의 후면이 상부면이 되도록 한 후 도전성 물질을 증착하여 형성할 수 있다. 드레인 메탈 라인(450) 및 소스 메탈 라인(455)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 드레인 메탈 라인(450) 및 소스 메탈 라인(455)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.
도 3 및 도 4에 도시된 바와 같이, 본 발명은 소스 바이어스된 p+ 쉴딩 영역이 구비된 CIMCD-MOSFET(center implanted mos channel diode MOSFET) 구조로 인해 모스 채널 다이오드 부근 산화막에 낮은 전계가 걸리게 되므로, 고전압에서도 신뢰성 문제없이 산화막의 두께를 얇게 형성하여 다이오드 턴 온 전압을감소시킬 수 있는 효과를 제공할 수 있다.
본 발명에서 제안한 CIMCD-MOSFET의 정적 특성 및 동적 특성을 SBD-MOSFET 및 MCD-MOSEFT과 비교하여 설명하면 다음과 같다.
도 5는 다양한 구조가 적용된 MOSFET 소자의 전계 분포를 비교하기 위한 도면이다.
도 5(a)는 오프 상태 시 MCD-MOSFET의 전계 분포를 나타낸 것이고, 도 5(b)는 오프 상태 시 CIMCD-MOSFET의 전계 분포를 나타내는 도면이다. 도 5를 참조하면, p+ 쉴딩 영역이 없는 MCD-MOSFET(도 5(a))은 2000V의 드레인 전압에도 10.4MV/cm의 매우 큰 전계가 걸리므로 게이트 하단에 위치한 산화막의 신뢰성에 영향을 주는 것을 볼 수 있다.
반면, CIMCD-MOSFET(도 5(b))은 전류 확산층 중앙부에 형성된 p+ 쉴딩 영역(500)에 의해 산화막에 가장 적은 전계가 걸리며, 소스 바이어스된 모스 채널 게이트 하단에 위치한 산화막의 두께를 약 5nm로 작게 설계하더라도 3MV/cm 이하의 전계가 걸리는 것을 알 수 있다. 이에 따라 본 발명의 일 실시예에 따른 CIMCD-MOSFET은 산화막의 두께를 5nm까지 줄일 수 있으며, 3.3KV의 고전압에서도 소자의 신뢰성 문제를 야기하지 않는다.
도 6은 다양한 구조가 적용된 MOSFET 소자의 항복 전압 특성을 비교하기 위한 그래프이다.
도 6을 참조하면, 300K(실선) 및 450K(점선)에서의 누설 전류 및 항복 전압의 크기를 나타내는 그래프로, 'A'와 같이 450K 온도에서의 SBD-MOSFET은 역방향 누설 전류가 다른 구조의 MOSFET에 비해 매우 큰 것을 알 수 있다. 이는 온도에 취약한 SBD-MOSFET의 특성을 보여준다. 즉, 본 발명의 일 실시예에 따른 CIMCD-MOSFET는 고온에서 SBD-MOSFET 대비 더 낮은 역방향 누설 전류를 가지므로 고온 사용에서 유리한 효과를 얻을 수 있다.
도 7은 다양한 구조가 적용된 MOSFET 소자의 온 저항 특성을 설명하기 위한 그래프이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 CIMCD-MOSFET의 온 저항이 가장 낮은 것을 알 수 있다. 온 저항은 드레인 전압이 가장 낮은 라이너(linear)한 영역에서 측정하며, MCD-MOSFET은 한쪽의 채널만을 사용하기 때문에 온 저항이 매우 커지게 된다. 그러나, CIMCD-MOSFET은 전류 확산층의 중앙부에 위치한 P+ 쉴딩 영역으로 인해 드리프트 농도를 증가시킬 수 있으며, 이로 인해 드리프트 저항이 지배적인 3.3kv급 소자에서 온 저항이 감소하는 효과를 얻을 수 있다. 또한, 숏 서킷 타임에 영향을 미치는 포화 전류 특성 역시 CIMCD-MOSFET이 가장 작으므로 CIMCD-MOSFET의 숏 서킷 타임이 SBD-MOSFET 대비 훨씬 더 길어 높은 전류 및 고온에서 견딜 수 있는 소자의 안정성이 향상되는 효과를 얻을 수 있다.
도 8은 다양한 구조의 MOFSET 소자의 순 방향 바디 다이오드 특성을 설명하기 위한 그래프이다.
도 8을 참조하면, SBD-MOFET 소자는 내장 쇼트키 배리어 다이오드가 동작하여 가장 낮은 턴 온 전압을 가지며, 모스 채널 다이오드가 동작하는 CIMCD-MOSFET, 내장 PiN 다이오드가 동작하는 CD-MOSFET 소자의 순서로 높은 턴 온 전압을 갖는다. 다이오드 턴 온 전압이 낮을수록 다이오드의 전력 소모가 감소되는데, 본 발명의 CIMCD-MOSFET 소자의 경우 모스 채널 게이트 하단의 산화막을 매우 얇게 약 5nm 수준으로 형성하여도 신뢰성에 문제가 야기되지 않으므로, 턴 온 전압을 낮출 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
300, 450 : 드레인 메탈 라인 305, 400 : 반도체 기판
310, 405 : 드리프트층 315, 410 : 전류 확산층
320 : 액티브 게이트 320a : 제1 게이트 산화막
320b, 440a : 제1 게이트 패턴 325 : 모스 채널 게이트
325a : 제2 게이트 산화막 325b, 440b : 제2 게이트 패턴
335 : p 베이스 영역 340 : n+ 소스 영역
345, 425 : p+ 콘택 영역 350, 430 : p+ 쉴딩 영역
330, 445 : 절연막 355, 455 : 소스 메탈 라인
435 : 산화막 440 : 게이트 도전물질
445a : 절연막 패턴
A : 액티브 게이트 영역 B : 모스 채널 게이트 영역
310, 405 : 드리프트층 315, 410 : 전류 확산층
320 : 액티브 게이트 320a : 제1 게이트 산화막
320b, 440a : 제1 게이트 패턴 325 : 모스 채널 게이트
325a : 제2 게이트 산화막 325b, 440b : 제2 게이트 패턴
335 : p 베이스 영역 340 : n+ 소스 영역
345, 425 : p+ 콘택 영역 350, 430 : p+ 쉴딩 영역
330, 445 : 절연막 355, 455 : 소스 메탈 라인
435 : 산화막 440 : 게이트 도전물질
445a : 절연막 패턴
A : 액티브 게이트 영역 B : 모스 채널 게이트 영역
Claims (11)
- 액티브 게이트 영역 및 모스 채널 게이트 영역을 포함하는 반도체 기판;
상기 반도체 기판 상부에 구비된 드리프트층 및 전류 확산층(Current Spread Layer);
상기 전류 확산층 양측에 형성된 p 베이스 영역, p 베이스 영역 상단에 형성된 n+ 소스 영역 및 p 베이스 영역 일단에 형성된 p+ 콘택 영역;
상기 전류 확산층 내 중앙부에 구비되며, 상기 액티브 게이트 영역 및 상기 모스 채널 게이트 영역 경계면을 중심으로 양측으로 확장되어 형성되는 p+ 쉴딩 영역;
상기 액티브 게이트 영역의 상기 전류 확산층 상부에 구비된 액티브 게이트; 및
상기 모스 채널 게이트 영역의 상기 전류 확산층 상부에서 상기 액티브 게이트와 일정 간격 이격되어 구비되며, 상기 p+ 쉴딩 영역과 오버랩되도록 배치된 모스 채널 게이트를 포함하되,
상기 p+ 쉴딩 영역은
상기 모스 채널 게이트와 일부 중첩되는 위치에 배치되어 상기 모스 채널 게이트의 산화막 두께가 상기 액티브 게이트의 산화막 두께보다 얇게 형성되도록 하여 다이오드 턴 온 전압을 감소시킬 수 있는 것을 특징으로 하는 MOSFET 소자.
- 제1 항에 있어서,
상기 액티브 게이트는
제1 산화막 패턴; 및
제1 게이트 패턴의 적층으로 형성되며, 상기 제1 게이트 패턴은 게이트 전압이 바이어스되는 n+ 폴리실리콘으로 형성된 것을 특징으로 하는 MOSFET 소자.
- 제2 항에 있어서,
상기 모스 채널 게이트는
상기 제1 산화막 패턴보다 얇은 두께를 가지는 제2 산화막 패턴; 및
상기 제1 게이트 패턴보다 큰 선폭과 높은 높이를 가지는 제2 게이트 패턴의 적층으로 형성되며, 상기 제2 게이트 패턴은 소스 전압이 바이어스되는 n+ 폴리실리콘으로 형성된 것을 특징으로 하는 MOSFET 소자.
- 제1 항에 있어서,
상기 p+ 쉴딩 영역은 상기 전류 확산층 선폭의 0.3 ~ 0.4배 선폭으로 형성되며, 상기 p 베이스 영역 높이의 0.5 ~ 0.7배 높이로 형성된 것을 특징으로 하는 MOSFET 소자.
- 제1 항에 있어서,
상기 모스 채널 게이트의 일측은 상기 p+ 쉴딩 영역의 40 ~ 60% 범위 내에서 오버랩되며, 상기 모스 채널 게이트의 타측은 상기 p 베이스 영역 및 n+ 소스 영역과 일정 선폭 오버랩된 것을 특징으로 하는 MOSFET 소자.
- 제1 항에 있어서,
상기 반도체 기판의 하부에 구비된 드레인 메탈 라인; 및
상기 액티브 게이트 및 상기 모스 채널 게이트를 포함하는 전체 상부에 구비된 소스 메탈 라인을 더 포함하는 것을 특징으로 하는 MOSFET 소자.
- 액티브 게이트 영역 및 모스 채널 게이트 영역을 포함하는 반도체 기판 상부에 드리프트층 및 전류 확산층(Current Spread Layer)을 형성하는 단계;
상기 전류 확산층 양측에 p 베이스 영역을 형성하고 상기 p 베이스 영역 상단에 n+ 소스 영역을 형성하되, 상기 p 베이스 영역 및 상기 n+ 소스 영역은 이중 임플란트(double implantation) 공정을 통해 전체 상부에 일정 농도의 불순물을 도핑하여 진행하는 단계;
상기 전류 확산층 내 p+ 콘택 영역 및 p+ 쉴딩 영역을 형성하되, 상기 p+ 쉴딩 영역은 상기 전류 확산층의 중앙부 상단에 위치되도록 이온 주입을 진행하는 단계; 및
상기 전류 확산층 상부에 액티브 게이트 및 상기 액티브 게이트와 일정 간격 이격되며 상기 p+ 쉴딩 영역과 오버랩된 모스 채널 게이트를 형성하는 단계를 포함하되,
상기 p+ 쉴딩 영역은
상기 모스 채널 게이트와 일부 중첩되는 위치에 배치되어 상기 모스 채널 게이트의 산화막 두께가 상기 액티브 게이트의 산화막 두께보다 얇게 형성되도록 하여 다이오드 턴 온 전압을 감소시킬 수 있는 것을 특징으로 하는 MOSFET 소자 제조 방법.
- 제7 항에 있어서,
상기 액티브 게이트 및 상기 모스 채널 게이트를 형성하는 단계는
상기 전류 확산층을 포함하는 전체 상부에 산화막을 형성하는 단계;
상기 모스 채널 게이트 영역의 상기 산화막을 일정 두께 식각하는 단계;
상기 산화막 상부에 게이트 도전물질을 형성하는 단계;
상기 게이트 도전물질을 식각하여 게이트 패턴을 형성하되, 상기 모스 채널 게이트 영역의 게이트 패턴이 상기 액티브 게이트 영역의 게이트 패턴에 비해 넓은 선폭을 가지도록 식각 공정을 진행하는 것을 특징으로 하는 MOSFET 소자 제조 방법.
- 제7 항에 있어서,
상기 p+ 쉴딩 영역은 상기 액티브 게이트 영역 및 상기 모스 채널 게이트 영역의 경계부에서 상기 전류 확산층의 0.3 ~ 0.4배의 선폭 및 상기 p 베이스 영역의 0.5 ~ 0.7배의 높이로 형성하는 것을 특징으로 하는 MOSFET 소자 제조 방법.
- 제8 항에 있어서,
상기 모스 채널 게이트를 형성하는 단계에서
상기 모스 채널 게이트는 상기 게이트 패턴의 일측이 상기 p+ 쉴딩 영역의 40 ~ 60% 범위가 오버랩되도록 패터닝하는 것을 특징으로 하는 MOSFET 소자 제조 방법.
- 제7 항에 있어서,
상기 액티브 게이트 및 상기 모스 채널 게이트의 측면 및 상부에 상기 p+ 콘택 영역 및 p+ 쉴딩 영역을 오픈하는 절연막 패턴을 형성하는 단계; 및
상기 반도체 기판 하부에 드레인 메탈 라인을 형성하고, 상기 절연막 패턴을 포함하는 전체 상부에 소스 메탈 라인을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 MOSFET 소자 제조 방법.
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| KR1020220034054A KR102583235B1 (ko) | 2022-03-18 | 2022-03-18 | Mosfet 소자 및 그 제조 방법 |
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Cited By (2)
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|---|---|---|---|---|
| CN117497600A (zh) * | 2023-12-28 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 超结碳化硅晶体管的结构、制造方法及电子设备 |
| CN117673161A (zh) * | 2024-02-01 | 2024-03-08 | 深圳天狼芯半导体有限公司 | 平面栅碳化硅器件及其制备方法、芯片 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040082019A (ko) | 2003-03-17 | 2004-09-23 | 삼성전자주식회사 | 두 개로 분리된 게이트 및 자기정렬된옥사이드-나이트라이드-옥사이드를 갖는 국부적실리콘-옥사이드-나이트라이드-옥사이드-실리콘형 구조체및 그 제조방법 |
| KR20090032894A (ko) * | 2007-09-28 | 2009-04-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 형성 방법 |
| KR20180020244A (ko) | 2015-07-10 | 2018-02-27 | 실리콘 스토리지 테크놀로지 인크 | 플로팅 게이트, 워드 라인, 소거 게이트를 갖는 분리형 게이트 비휘발성 메모리 셀 |
| JP2021034627A (ja) * | 2019-08-27 | 2021-03-01 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
| KR102244200B1 (ko) * | 2019-11-29 | 2021-04-26 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
| KR20220003229A (ko) * | 2020-07-01 | 2022-01-10 | 서강대학교산학협력단 | 실리콘카바이드 트랜지스터 및 이의 제조방법 |
-
2022
- 2022-03-18 KR KR1020220034054A patent/KR102583235B1/ko active IP Right Grant
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040082019A (ko) | 2003-03-17 | 2004-09-23 | 삼성전자주식회사 | 두 개로 분리된 게이트 및 자기정렬된옥사이드-나이트라이드-옥사이드를 갖는 국부적실리콘-옥사이드-나이트라이드-옥사이드-실리콘형 구조체및 그 제조방법 |
| KR20090032894A (ko) * | 2007-09-28 | 2009-04-01 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 형성 방법 |
| KR20180020244A (ko) | 2015-07-10 | 2018-02-27 | 실리콘 스토리지 테크놀로지 인크 | 플로팅 게이트, 워드 라인, 소거 게이트를 갖는 분리형 게이트 비휘발성 메모리 셀 |
| JP2021034627A (ja) * | 2019-08-27 | 2021-03-01 | 株式会社東芝 | 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 |
| KR102244200B1 (ko) * | 2019-11-29 | 2021-04-26 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
| KR20220003229A (ko) * | 2020-07-01 | 2022-01-10 | 서강대학교산학협력단 | 실리콘카바이드 트랜지스터 및 이의 제조방법 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117497600A (zh) * | 2023-12-28 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 超结碳化硅晶体管的结构、制造方法及电子设备 |
| CN117497600B (zh) * | 2023-12-28 | 2024-05-07 | 深圳天狼芯半导体有限公司 | 超结碳化硅晶体管的结构、制造方法及电子设备 |
| CN117673161A (zh) * | 2024-02-01 | 2024-03-08 | 深圳天狼芯半导体有限公司 | 平面栅碳化硅器件及其制备方法、芯片 |
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