KR20230050726A - Mosfet 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 일 실시예에 따른 MOSEFT 소자는 반도체 기판 상부에 순차적으로 형성된 드리프트층 및 전류 확산층(Current Spread Layer)과, 상기 전류 확산층 상부에 구비되며, 일정 간격 이격되어 분리된 게이트 패턴과, 상기 게이트 패턴 일측의 상기 전류 확산층 내에 형성된 소스 영역 및 채널 영역과, 상기 게이트 패턴들 측벽 및 상부에 형성되며, 상기 소스 영역을 오픈시키는 층간 절연막과, 상기 분리된 게이트 패턴들 사이의 상기 층간 절연막 및 상기 전류 확산층 내에 구비된 도전 패턴과, 상기 도전 패턴 하단에 배치된 전계 보호 영역(Electric field protection region)을 포함하는 것을 특징으로 한다.
Description
본 발명은 MOSFET 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 분리된 게이트 패턴들 사이에 전류 확산층과 접촉하는 도전 패턴을 배치하여 이종 접합 다이오드가 집적된 MOSFET 소자 및 그 제조 방법에 관한 것이다.
4H 탄화규소(4H-SiC)는 대표적인 와이드 밴드 갭(wide bandgap) 물질로 실리콘에 비해 높은 항복 전압, 낮은 온저항과 높은 열 전도성을 갖는다. 이를 통해 고전압 파워를 사용했을 때 큰 이점을 얻을 수 있다. 그 중 SiC 플래너 MOSFET은 기존에 인버터, 컨버터로 사용되는 실리콘 IGBT에 비해 스위칭 동작시에 낮은 에너지 손실과 작은 칩 사이즈, 우수한 고온 특성 등을 보인다. 3.3 kV 급 SiC 플래너 MOSFET은 상용화된 가장 높은 전압 레벨의 소자로써 컨버터(converter)나 트랙션 드라이브(traction drive) 등으로 사용되고 이와 관련된 많은 연구가 진행되고 있다. 특히 SiC MOSFET에서 중요한 특성으로는 낮은 온저항, 높은 항복 전압, 낮은 기생 캐패시턴스, 낮은 게이트 산화막의 전계, 낮은 스위칭 에너지 손실 등이 있다.
한국 등록특허 10-2100863호는 SiC MOSFET 전력 반도체 소자에 관한 것으로, 제1 도전형의 드리프트층을 포함하는 기판; 상기 기판의 상부에 형성되되 제1 도전형의 SiC 에피층; 상기 SiC 에피층 상부에 형성된 게이트 산화막 및 게이트 전극을 구비하는 게이 트 구조체; 상기 게이트 구조체의 양측에 각각 형성된 제2 도전형의 웰 영역; 상기 웰 영역 내에 형성되되 상기 게이트 구조체에 접하는 제1 도전형의 소스 영역; 상기 SiC 에피층에 형성되되 상기 게이트 구조체의 양측에 각 각 배치된 트렌치 산화물 패턴; 및 상기 SiC 에피층과 트렌치 산화물 패턴 사이에 개재된 제2 도전형의 도핑 영역; 을 포함한다.
등록특허 제10-2247767호는 균일한 두께의 트렌치 산화막을 형성하는 SiC 트렌치 MOSFET 및 그것의 제조 방법에 관한 것으로, 트렌치(trench) 구조 MOSFET의 제 조 방법에 있어서, 기판(substrate)을 형성하는 단계, 상기 기판 상에 드리프트층을 형성하는 단계, 상기 기판과 상기 드리프트층에 트렌치(trench)를 형성하는 단계, 상기 형성된 트렌치에 비등방성(Anisotropic) 증착 방식으로 제1 산화막을 형성하는 단계, 및 상기 제1 산화막이 형성된 트렌치에 등방성(Isotropic) 증착 방식으로 제2 산화막을 형성하는 단계를 포함한다.
본 발명의 일 실시예는 분리된 게이트 전극을 형성하고, 게이트 전극들 사이에 p+ 도전패턴을 배치하여 이종 접합 다이오드가 형성되도록 함으로써, 역회복 시 디바이스 내에서 소수 캐리어(hole)가 저장되지 않아 역회복 특성을 향상시키는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예는 게이트 전극들 사이에 배치된 도전 패턴 하부에 전계 보호 영역을 형성함에 따라 게이트 산화막에 인가되는 전계를 낮출 수 있을 뿐 아니라 누설 전류를 억제하고, 쉴드 영역에 집중되는 전계를 완화해주어 소자의 정적 특성의 저하없이 역회복 특성을 향상시키는 MOSFET 소자 및 그 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 MOSFET 소자는 반도체 기판 상부에 순차적으로 형성된 드리프트층 및 전류 확산층(Current Spread Layer)과, 상기 전류 확산층 상부에 구비되며, 일정 간격 이격되어 분리된 게이트 패턴과, 상기 게이트 패턴 일측의 상기 전류 확산층 내에 형성된 소스 영역 및 채널 영역과, 상기 게이트 패턴들 측벽 및 상부에 형성되며, 상기 소스 영역을 오픈시키는 층간 절연막과, 상기 분리된 게이트 패턴들 사이의 상기 층간 절연막 및 상기 전류 확산층 내에 구비된 도전 패턴과, 상기 도전 패턴 하단에 배치된 전계 보호 영역(Electric field protection region)을 포함하는 것을 특징으로 한다.
상기 반도체 기판, 상기 드리프트층 및 상기 전류 확산층은 n타입 4H-SiC 영역이며, 상기 채널 영역 및 상기 전계 보호 영역은 p타입 4H-SiC 영역인 것을 특징으로 한다.
상기 소스 영역 및 채널 영역 하부에 구비된 쉴드 영역을 더 포함하며, 상기 쉴드 영역은 p+ 타입으로 형성되는 것을 특징으로 한다.
상기 도전 패턴은 p+ 폴리실리콘층으로 형성되며, 상기 도전 패턴의 하단 측벽과 상기 드리프트층의 접촉으로 이종 접합 다이오드(heterojunction diode)가 형성되는 것을 특징으로 한다.
상기 소스 영역 및 상기 도전 패턴과 연결되어 상기 층간 절연막 상부에 형성된 소스 메탈 라인과, 상기 반도체 기판 하부에 드레인 메탈 라인을 더 포함하며, 상기 소스 메탈 라인 및 드레인 메탈 라인은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법은 반도체 기판 상부에 드리프트층 및 전류 확산층(Current Spread Layer)을 순차적으로 형성하는 단계와, 상기 전류 확산층 내에 쉴드 영역, 소스 영역 및 채널 영역을 형성하는 단계와, 상기 전류 확산층 일부를 식각하여 트렌치를 형성하는 단계와, 이온 주입 공정을 통해 상기 트렌치 저부에 전계 보호 영역(Electric field protection region)을 형성하는 단계와, 상기 전류 확산층 상부에 상기 소스 영역 및 상기 채널 영역과 일부 중첩되며, 상기 트렌치 양측에 분리되어 이격된 게이트 패턴들을 형성하는 단계와, 상기 게이트 패턴들을 포함하는 전체 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 식각하여 상기 전계 보호 영역이 형성된 상기 트렌치를 노출시키는 층간 절역막 패턴을 형성하는 단계와, 상기 트렌치 및 상기 층간 절연막 패턴들 사이에 도전물질을 매립하여 상기 전류 확산층과 접촉하는 도전 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 드리프트층은 에피택셜 성장(Epitaxy Growth) 방법으로 형성하고, 상기 전류 확산층 및 채널 영역은 이온 주입 방법으로 형성하며, 상기 반도체 기판, 상기 드리프트층 및 상기 전류 확산층은 n타입 4H-SiC 영역이며, 상기 채널 영역은 p타입 4H-SiC 영역인 것을 특징으로 한다.
상기 전계 보호 영역은 p형 불순물인 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 이온을 주입하여 진행하며, 이온 주입 공정을 통해 고농도의 p+ SiC 영역을 형성하는 것을 특징으로 한다.
상기 도전 패턴을 형성하는 단계는 상기 트렌치를 포함하는 상기 층간 절연막 상부에 p+ 폴리실리콘층을 형성하는 단계와, 상기 층간 절연막이 노출될때까지 평탄화 공정을 진행하는 단계를 포함하며, 상기 도전 패턴의 하단 측벽과 상기 드리프트층의 접촉으로 이종 접합 다이오드(heterojunction diode)가 형성되는 것을 특징으로 한다.
상기 반도체 기판 하부에 드레인 메탈 라인을 형성하는 단계와, 상기 층간 절연막 상부에 상기 소스 영역 및 상기 도전 패턴과 연결된 소스 메탈 라인을 형성하는 단계를 더 포함하며, 상기 소스 메탈 라인 및 상기 드레인 메탈 라인은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 중 선택된 어느 하나를 포함하는 것을 특징으로 한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 분리된 게이트 전극을 형성하고, 게이트 전극들 사이에 p+ 도전패턴을 배치하여 이종 접합 다이오드를 형성함으로써, 역회복 시 디바이스 내에서 소수 캐리어(hole)가 저장되지 않아 역회복 특성을 향상시키는 효과가 있다.
본 발명의 일 실시예에 따른 MOSFET 소자 및 그 제조 방법은 게이트 전극들 사이에 배치된 도전 패턴 하부에 전계 보호 영역을 형성함에 따라 게이트 산화막에 인가되는 전계를 낮출 수 있을 뿐 아니라 누설 전류를 억제하고, 쉴드 영역에 집중되는 전계를 완화해주어 소자의 정적 특성의 저하없이 역회복 특성을 향상시키는 효과가 있다.
도 1은 일반적인 MOSFET 소자를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 3a 내지 도 3l는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 MOSFET 소자를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 MOSFET 소자의 전도도 특성을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 MOSFET 소자의 홀 커런트 밀도 분포를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 MOSFET 소자의 역회복 특성을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 MOSFET 소자의 전계 분포를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 MOSFET 소자의 누설 전류 및 항복 전압 특성을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 MOSFET 소자의 기생 캐패시턴스를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 3a 내지 도 3l는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 MOSFET 소자를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시예에 따른 MOSFET 소자의 전도도 특성을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 MOSFET 소자의 홀 커런트 밀도 분포를 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 MOSFET 소자의 역회복 특성을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 MOSFET 소자의 전계 분포를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 MOSFET 소자의 누설 전류 및 항복 전압 특성을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 MOSFET 소자의 기생 캐패시턴스를 설명하기 위한 도면이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
본 발명은 컴퓨터가 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있고, 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산 방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1은 일반적인 MOSFET 소자를 도시한 단면도이다.
도 1을 참조하면, 일반적인 플래너 타입의 MOSFET(conventional planar MOSFET; C-MOSFET) 소자를 도시한 것으로, 하부에 드레인 메탈 라인(100)을 포함하는 반도체 기판(105)이 구비되고, 반도체 기판(105) 상부에 드리프트층(110)이 및 전류 확산층(113)이 구비된다. 전류 확산층(113) 상부에 게이트 산화막(125) 및 플래너 타입의 게이트 전극(130)이 구비된다. 전류 확산층(113) 내에는 게이트 전극(130) 양측과 중첩된 채널 영역(115) 및 소스 영역(120)이 구비되며, 채널 영역(115)은 p타입 불순물로 도핑 될 수 있으며, 소스 영역(120)은 n+ 소스 영역(120a) 및 p+ 소스 영역(120b)를 포함할 수 있다. 채널 영역(115) 및 소스 영역(120) 하부의 전류 확산층(113)내에 p타입 쉴드 영역(123)이 구비된다.
게이트 산화막(125) 및 게이트 전극(130) 측벽 및 상부에 소스 영역(120)이 오픈되는 절연막 패턴(135)이 구비되고, 절연막 패턴(135)을 포함한 전체 상부에 소스 메탈 라인(140)이 구비된다.
도 1과 같은 MOSFET 구조는 p타입 쉴드 영역(123)과 n타입 드리프트층(110)이 이루는 기생 pn 바디 다이오드가 형성되며, 이러한 pn 다이오드는 DC-DC 컨버터 등의 스위치 회로에서 환류 다이오드(freewheeling diode)로 이용된다. 그러나, 기존 실리콘 MOFET 소자와 달리 기생 바디 다이오드는 높은 턴 온 전압(turn on voltage)를 갖기 때문에 이로 인해 역회복 시간이 길거나 역회복 전하가 높아 큰 에너지 손실을 유발한다. 이를 해결하기 위해 보통 파워 모듈에서는 쇼트키 다이오드를 병렬로 연결하여 사용하고 있지만 추가적인 쇼트키 다이오드는 칩의 면적이 증가하고 추가적인 기생 인덕턴스, 캐패시턴스 및 높은 공정 비용을 발생시켜 이를 개선하고자 하는 연구가 진행되고 있다.
최근 이러한 쇼트키 다이오드를 SiC MOSFET 소자 내에 집적시키려는 연구가 진행되고 있으나, 쇼트키 다이오드를 집적하기 위해 MOSFET 소자의 셀 면적이 늘어나 항복 전압 및 온 저항 특성이 악화되거나 쇼트키 다이오드로 인한 과도한 누설 전류가 발생하는 문제점이 있다.
본 발명은 이와 같은 문제점을 극복하기 위해 이종 접합 다이오드(Heterojunction Diode)가 집적된 SiC MOSFET 구조(HJD-MOSFET)를 제안하고자 한다.
도 2는 본 발명의 일 실시예에 따른 MOSFET 소자를 도시한 단면도이다.
도 2를 참조하면, 하부에 드레인 메탈 라인(225)을 포함하는 반도체 기판(201)이 구비된다.
드레인 메탈 라인(225)은 전기적으로 반도체 기판(201)과 접속된다. 이때, 드레인 메탈 라인(225)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 드레인 메탈 라인(225)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다. 또한, 반도체 기판(201)은 제1 도전형을 가지며, 제1 도전형은 n타입일 수 있다.
반도체 기판(201) 상부에 드리프트층(203)이 구비된다. 드리프트층(203)은 반도체 기판(201)으로부터 에피택셜 성장(Epitaxy Growth) 방법을 통해 형성된다. 드리프트층(203)은 반도체 기판(201)과 동일한 제1 도전형을 가지며, 바람직하게는 n타입으로 형성될 수 있다. 드리프트층(203)은 반도체 기판(201)에 비해 낮은 도핑 농도를 갖고, 이러한 드리프트층(203)은 반도체 소자의 항복 전압을 결정짓는 역할을 한다. 그리고, 드리프트층(203) 상부에 드리프트층(203)에 비해 높은 농도를 갖는 전류 확산층(Current Spread Layer; 205)이 구비된다. 전류 확산층(205)의 형성으로 JFET(Junction gate field effect transistor) 저항이 감소되어 온저항이 개선되는 효과를 얻을 수 있다.
전류 확산층(205) 상부에 일정 간격 이격되어 분리된 두 개의 게이트 패턴(215)이 구비되고, 게이트 패턴(215) 하부에는 게이트 산화막(216)이 구비된다. 게이트 패턴(215)은 제1 도전형 폴리실리콘으로 형성되며, 바람직하게는 n타입으로 형성될 수 있다.
각각의 게이트 패턴(215) 일측의 전류 확산층(205) 내에 소스 영역(209) 및 채널 영역(211)이 구비된다. 소스 영역(209)은 게이트 패턴(215)과 일부 중첩되며, n+ 소스 영역(209a)과 p+ 소스 영역(209b)를 포함한다. p+ 소스 영역(209b)은 오믹 콘택의 저항을 낮추고 기생 BJT(bipolar junction transistor)의 턴 온을 억제하기 위해 배치된다.
소스 영역(209) 및 채널 영역(211) 하부에는 쉴드 영역(207)이 구비되며, 쉴드 영역(207)은 p+ 타입으로 형성되며, 채널 영역(211) 하부에 배치되어 드레인으로부터의 강한 전계를 막아주는 역할을 한다.
게이트 패턴(215)들 측벽 및 상부에 소스 영역을 오픈시키는 층간 절연막(217)이 배치되며, 게이트 패턴(215)들 사이의 층간 절연막(217) 및 전류 확산층(205) 내에 도전 패턴(223)이 배치된다. 도전 패턴(223) 하단 일부는 전류 확산층(205)과 중첩되도록 배치된다. 도전 패턴(223)은 제2 도전형 폴리실리콘으로 형성하며, 바람직하게는 p타입 폴리실리콘으로 형성될 수 있다. 도전 패턴(223)의 형성으로, p+ 폴리실리콘과 n- 드리프트층의 접합으로 이루어진 이종 접합 다이오드(heterojunction diode)가 형성된다.
도전 패턴(223) 하단에는 전계 보호 영역(221)이 구비되어, 상부에 형성된 도전 패턴(223)을 강한 전계로부터 보호하는 역할을 한다. 전계 보호 영역(221)은 고농도의 p타입 SiC 영역인 것이 바람직하다.
도전 패턴(223)을 포함하는 층간 절연막(217) 상부에 소스 영역(209)과 연결되는 소스 메탈 라인(219)이 구비된다. 소스 메탈 라인(219)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 소스 메탈 라인(219)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 MOSFET 소자의 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 제1 도전형의 반도체 기판(301)을 준비한다. 제1 도전형은 n타입일 수 있다.
이어서, 반도체 기판(301) 상부에 드리프트층(303)을 형성한다. 드리프트층(303)은 반도체 기판(301)으로부터 에피택셜 성장(Epitaxy Growth) 방법으로 형성할 수 있다. 드리프트층(303)은 반도체 기판(301)과 동일한 제1 도전형을 가지며, 바람직하게는 n타입으로 형성될 수 있다. 반도체 기판(301)에 비해 낮은 도핑 농도를 갖는 드리프트층(303)은 반도체 소자의 항복 전압을 결정짓는 역할을 한다.
다음으로, 이온 주입 공정을 진행하여 드리프트층(303) 상단에 전류 확산층(Current Spread Layer; 305)을 형성한다. 전류 확산층(305)은 드리프트층(303)에 비해 높은 도핑 농도로 형성하여 낮은 온저항을 가질 수 있도록 한다.
도 3b를 참조하면, 이온 주입 공정을 진행하여 전류 확산층(305) 내에 쉴드 영역(307) 및 채널 영역(309)을 형성한다. 쉴드 영역(307)및 채널 영역(309)은 p형 불순물인 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 이온을 주입하여 형성할 수 있다. 이때, 쉴드 영역(307)은 고농도의 p+ 영역으로 형성되며, 채널 영역(309)은 쉴드 영역(307) 상단에 p- 영역으로 형성된다.
이어서, 추가 이온 주입 공정을 진행하여 채널 영역(309) 중앙부에 n+ 소스 영역(311a)을 형성한다. n+ 소스 영역(311a)은 n형 불순물인 질소(N), 비소(As), 인(P), 비스무스(Bi) 및 안티몬(Sb) 중 적어도 어느 하나의 이온을 주입하여 형성할 수 있다.
도 3c를 참조하면, 쉴드 영역(307), 채널 영역(309), 및 n+ 소스 영역(311a)이 형성된 전류 확산층(305) 상부에 이종 접합 다이오드 예정 영역의 전류 확산층(305)을 오픈시키는 마스크 패턴(미도시)을 형성하고, 이 마스크 패턴(미도시)을 식각 마스크로 전류 확산층(305)을 일정 깊이 식각하여 트렌치(312)를 형성한다. 이후, 마스크 패턴(미도시)을 제거한다.
도 3d를 참조하면, 트렌치(312)가 형성된 전체 상부에 이온 주입을 위한 산화막 패턴(314)를 형성한다. 이때, 산화막 패턴(314)은 트렌치(312) 및 n+ 소스 영역(311a) 일측의 채널 영역(309)이 오픈되도록 형성하는 것이 바람직하다. 산화막 패턴(314)을 마스크로 이온 주입 공정을 진행하여 트렌치(312) 저부에 전계 보호 영역(323)을 형성하고, n+ 소스 영역(311a) 일측에 p+ 소스 영역(311b)를 형성한다. 이때, 이온 주입 공정은 p형 불순물인 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 이온을 주입하여 진행하며, 이러한 이온 주입 공정으로 트렌치(312) 저부에는 고농도의 p+ SiC 영역인 전계 보호 영역(323)이 형성될 수 있다. 전계 보호 영역(323)의 형성으로 게이트 산화막에 인가되는 최대 전계를 대폭 낮출 수 있다. 또한, 쉴드 영역(307)에 집중되는 전계를 완화해주어 더 큰 항복 전압을 갖게 됨에 따라 소자의 정적 특성의 저하없이 역회복 특성을 개선할 수 있다.
이어서, 전계 보호 영역(323) 및 p+ 소스 영역(311b)을 형성한 후 이온 주입 공정의 마스크로 사용한 산화막 패턴(314)을 제거한다.
도 3e를 참조하면, 전계 보호 영역(323)을 포함하는 전체 표면에 게이트 산화막(315)를 형성한다. 게이트 산화막(315)은 열 산화 공정(Thermal oxidation)을 통해 형성할 수 있으나 이에 한정되는 것은 아니며, 공지된 절연 물질을 열증착, 전자빔 증착, 스퍼터링, 화학기상증착(Chemicla Vapor Deposition), 원자층 증착(Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다.
도 3f를 참조하면, 게이트 산화막(315) 상부에 게이트 도전물질(317)을 형성한다. 게이트 도전물질(317)은 제1 도전형 폴리실리콘층으로 형성하며, 제1 도전형은 n타입인 것이 바람직하다. 게이트 도전물질(317)은 실리콘계 물질(폴리실리콘, 비정질실리콘 등)이나 금속 물질 등으로 형성할 수 있다.
도 3g를 참조하면, 게이트 도전물질(317) 상부의 게이트 예정 영역 상부에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 게이트 도전물질(317)을 식각하여 일정 간격 이격되어 분리된 게이트 패턴(317a)형성한다. 이후, 식각 마스크로 사용된 마스크 패턴을 제거한다.
도 3h를 참조하면, 게이트 패턴(317a)을 포함하는 전체 상부에 층간 절연막(319)을 형성한다. 층간 절연막(319)은 산화막으로 형성할 수 있다.
도 3i를 참조하면, 전계 보호 영역(323) 상부에 형성된 층간 절연막(319)을 오픈하는 마스크 패턴(미도시)을 형성한다. 마스크 패턴(미도시)을 식각 마스크로 층간 절연막(319)을 비등방성 식각하여 전계 보호 영역(323)을 노출시킨다. 이때, 전계 보호 영역(323) 상부 측면에 전류 확산층(305) 일부가 노출되어 이종 접합 다이오드가 집적될 영역(321)이 형성된다. 이후, 마스크 패턴을 제거한다.
도 3j를 참조하면, 전계 보호 영역(323) 및 식각된 층간 절연막(319)을 포함하는 전체 상부에 도전물질을 증착하고, 층간 절연막(319)이 노출될때까지 평탄화 공정을 진행하여 도전 패턴(325)을 형성한다. 이때, 도전물질은 게이트 도전물질과 반대인 제2 도전형으로 형성하며, p+ 폴리실리콘층을 사용하는 것이 바람직하다. 도전 패턴(325)의 형성으로 도전패턴(325)의 p+ 폴리실리콘층과 드리프트층(305)의n- 드리프트층의 접합으로 이루어진 이종 접합 다이오드(heterojunction diode)가 형성된다. 이종 접합 다이오드의 형성으로 역회복 특성이 개선되는 효과를 얻을 수 있다.
도 3k를 참조하면, 층간 절연막(319) 상부에 소스 영역(311)을 오픈시키는 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 층간 절연막(319)을 식각하여 소스 영역(311)을 노출하는 오믹 콘택홀(327)을 형성한다. 층간 절연막(319)의 식각 공정은 비등방성 식각 공정으로 진행되는 것이 바람직하다. 이후, 마스크 패턴을 제거한다.
도 3l를 참조하면, 반도체 기판(301) 하부에 드레인 메탈 라인(329)을 형성하고, 오믹 콘택홀(327)을 포함하는 층간 절연막(319) 상부에 소스 메탈 라인(331)을 형성한다. 드레인 메탈 라인(329)은 반도체 기판(301)의 후면이 상부면이 되도록 한 후 도전성 물질을 증착하여 형성할 수 있다. 드레인 메탈 라인(329) 및 소스 메탈 라인(331)은 전극으로 사용되는 공지된 도전성 물질일 수 있다. 예컨대, 드레인 메탈 라인(329) 및 소스 메탈 라인(331)은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 일 수 있으나 이에 한정되지 아니한다.
도 4는 본 발명의 일 실시예에 따른 MOSFET 소자를 설명하기 위한 도면이다.
도 4를 참조하면, 열평형 상태의 전류 확산층(도 2의 '205')과 도전 패턴(도 2의 '223')의 접합부(도 2의 A - A')의 밴드 다이어그램을 나타낸 것으로, n타입의 SiC(전류 확산층)와 p+ 폴리실리콘(도전 패턴)이 접하면 밴드 갭 차이에 의해 적절한 크기의 전자 전위 장벽 높이(electron potential barrier height)가 형성된다. 이로 인해 p+ 폴리실리콘인 도전 패턴에 포지티브 바이어스(positive bias)가 인가될 경우 바디 다이오드보다 낮은 턴 온 전압(turn on voltage)을 가질 수 있으며, 전류 확산층에 높은 전압이 인가될 경우 배리어에 의하여 이종 접합 다이오드(heterojunction diode)는 높은 항복 전압을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 MOSFET 소자의 전도도 특성을 설명하기 위한 도면이다.
도 5(a)를 참조하면, 포워드 전도도(forward conduction) 특성을 도시한 것으로, HDJ-MOSFET 소자는 JFET 영역에 p+ 폴리실리콘층과 전계 보호 영역으로 인해 전류가 방해를 받지만 C-MOSFET 소자보다 전류 확산층의 농도를 높여 동일한 수준의 온 저항을 얻을 수 있음을 알 수 있다.
도 5(b)를 참조하면, 리버스 전도도(reverse conduction) 특성을 도시한 것으로, 이종 접합 다이오드로 인해 HJD-MOSFET 소자는 C-MOSFET 소자보다 낮은 턴 온 전압을 갖는 것을 알 수 있다.
도 6은 본 발명의 일 실시예에 따른 MOSFET 소자의 홀 커런트 밀도 분포를 설명하기 위한 도면이다.
도 6(a)는 일반적인 C-MOSFET 소자를 도시한 것이고, 도 6(b)는 본 발명의 HJD-MOSFET 소자를 도시한 것이다. 도 6을 참조하면, 단극성 소자이기 때문에 이종 접합 다이오드가 턴 온이 되어도 C-MOSFET 소자(도 6(a) 참조.)와 달리 전류 확산층과 드리프트층 사이에 홀이 주입되지 않음을 알 수 있고(도 6(b) 참조.), 바디 다이오드가 턴 온 되지 않고 억제되었음을 알 수 있다.
도 7은 본 발명의 일 실시예에 따른 MOSFET 소자의 역회복 특성을 설명하기 위한 도면이다.
도 7을 참조하면, 일반적인 C-MOSFET 소자에 비해 HJD-MOSFET소자는 역회복 전하(reverse-recovery charge) 및 역회복 시간(reverse-recovery time)이 감소됨을 알 수 있다. 즉, HJD-MOSFET 소자는 일반적인 C-MOSEFT 소자에 비해 역회복 특성이 향상되었음을 확인할 수 있다.
도 8은 본 발명의 일 실시예에 따른 MOSFET 소자의 전계 분포를 설명하기 위한 도면이다.
도 8을 참조하면, 오프 상태에서의 일반적인 C-MOSFET 소자(도 8(a) 참조. 와 HJD-MOSFET 소자(도 8(b) 참조.)의 전계 분포를 나타낸 것으로, HDJ-MOSFET 소자의 전계 보호 영역(800)은 고전압에 의해 과도한 전기장을 막아 주기 때문에 게이트 산화막(810)의 전기장을 줄여주고 C-MOSFET 소자에 비해 50% 감소된 전계를 보인다. 또한, 전계 보호 영역(800)의 전계 분담으로 인해 p+ 쉴드 영역(820)의 최대 전계 값이 낮아지며 이에 따라 항복전압이 상승된다. 또한, 전계 보호 영역(800)의해 p+ 폴리실리콘인 도전 패턴(830)과 전류 확산층(840) 사이의 과도한 전계를 막아주어 누설 전류를 감소시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 MOSFET 소자의 누설 전류 및 항복 전압 특성을 설명하기 위한 도면이다.
도 9를 참조하면, 일반적인 C-MOSFET 소자보다 낮은 누설 전류를 보이며, 이종 접합 다이오드를 집적하여도 정적 특성의 저하가 발생하지 않는 것을 확인할 수 있다.
도 10은 본 발명의 일 실시예에 따른 MOSFET 소자의 기생 캐패시턴스를 설명하기 위한 도면이다.
도 10을 참조하면, HJD-MOSFET소자는 게이트 영역의 면적 감소로 인해 기존에 비해 Ciss가 약간 감소하고, Coss는 거의 비슷한 수준을 유지한 것을 알 수 있다. 그리고, MOSFET 소자의 스위칭 특성에 가장 큰 영향을 끼치는 Cgd 특성은 매우 낮아진 것을 알 수 있다. 이는 게이트 영역의 면적이 감소되고, 소스 영역에 연결된 전계 보호 영역 및 p+ 폴리실리콘의 도전 패턴이 게이트와 드레인 사이의 캐패시티브 커플링을 막아주기 때문이며, 이러한 특성으로 인해 HJD-MOSFET 소자는 짧은 스위칭 타임 및 스위칭 에너지 손실도를 갖는다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 MOSFET 소자는 분리된 게이트 전극을 형성하고, 게이트 전극들 사이에 p+ 도전패턴을 배치하여 이종 접합 다이오드를 형성함으로써, 역회복 시 디바이스 내에서 소수 캐리어(hole)가 저장되지 않아 역회복 특성이 향상되는 효과를 얻을 수 있다.
또한, 도전 패턴 하부에 전계 보호 영역을 형성함에 따라 게이트 산화막에 인가되는 전계를 낮출 수 있을 뿐 아니라 누설 전류를 억제할 수 있다. 전계 보호 영역이 쉴드 영역에 집중되는 전계를 완화해주어 큰 항복 전압을 갖고, 결과적으로 소자의 정적 특성의 저하 없이 역회복 특성을 개선할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 225, 329 : 드레인 메탈 라인
105, 201, 301 : 반도체 기판
113, 205, 305 : 전류 확산층 125, 216, 315 : 게이트 산화막
130 : 게이트 전극 120, 209, 311 : 소스 영역
110, 203, 303 : 드리프트층 115,211, 309 : 채널 영역
120a, 209a, 311a : n+ 소스 영역
120b, 209b, 311b : p+ 소스 영역
123, 207, 307 : 쉴드 영역 135 : 절연막 패턴
140, 219, 331 : 소스 메탈 라인 215, 317a : 게이트 패턴
217, 319 : 층간 절연막 221, 323 : 전계 보호 영역
223, 325 : 도전 패턴 317 : 게이트 도전물질
312 : 트렌치 327 : 오믹 콘택홀
113, 205, 305 : 전류 확산층 125, 216, 315 : 게이트 산화막
130 : 게이트 전극 120, 209, 311 : 소스 영역
110, 203, 303 : 드리프트층 115,211, 309 : 채널 영역
120a, 209a, 311a : n+ 소스 영역
120b, 209b, 311b : p+ 소스 영역
123, 207, 307 : 쉴드 영역 135 : 절연막 패턴
140, 219, 331 : 소스 메탈 라인 215, 317a : 게이트 패턴
217, 319 : 층간 절연막 221, 323 : 전계 보호 영역
223, 325 : 도전 패턴 317 : 게이트 도전물질
312 : 트렌치 327 : 오믹 콘택홀
Claims (10)
- 반도체 기판 상부에 순차적으로 형성된 드리프트층 및 전류 확산층(Current Spread Layer);
상기 전류 확산층 상부에 구비되며, 일정 간격 이격되어 분리된 게이트 패턴;
상기 게이트 패턴 일측의 상기 전류 확산층 내에 형성된 소스 영역 및 채널 영역;
상기 게이트 패턴들 측벽 및 상부에 형성되며, 상기 소스 영역을 오픈시키는 층간 절연막;
상기 분리된 게이트 패턴들 사이의 상기 층간 절연막 및 상기 전류 확산층 내에 구비된 도전 패턴; 및
상기 도전 패턴 하단에 배치된 전계 보호 영역(Electric field protection region)
을 포함하는 것을 특징으로 하는 MOSFET 소자.
- 제1 항에 있어서,
상기 반도체 기판, 상기 드리프트층 및 상기 전류 확산층은 n타입 4H-SiC 영역이며, 상기 채널 영역 및 상기 전계 보호 영역은 p타입 4H-SiC 영역인 것을 특징으로 하는 MOSFET 소자.
- 제1 항에 있어서,
상기 소스 영역 및 채널 영역 하부에 구비된 쉴드 영역을 더 포함하며, 상기 쉴드 영역은 p+ 타입으로 형성되는 것을 특징으로 하는 MOSFET 소자.
- 제1 항에 있어서,
상기 도전 패턴은 p+ 폴리실리콘층으로 형성되며, 상기 도전 패턴의 하단 측벽과 상기 드리프트층의 접촉으로 이종 접합 다이오드(heterojunction diode)가 형성되는 것을 특징으로 하는 MOSFET 소자.
- 제1 항에 있어서,
상기 소스 영역 및 상기 도전 패턴과 연결되어 상기 층간 절연막 상부에 형성된 소스 메탈 라인; 및
상기 반도체 기판 하부에 드레인 메탈 라인을 더 포함하며,
상기 소스 메탈 라인 및 드레인 메탈 라인은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 MOSEFT 소자.
- 반도체 기판 상부에 드리프트층 및 전류 확산층(Current Spread Layer)을 순차적으로 형성하는 단계;
상기 전류 확산층 내에 쉴드 영역, 소스 영역 및 채널 영역을 형성하는 단계;
상기 전류 확산층 일부를 식각하여 트렌치를 형성하는 단계;
이온 주입 공정을 통해 상기 트렌치 저부에 전계 보호 영역(Electric field protection region)을 형성하는 단계;
상기 전류 확산층 상부에 상기 소스 영역 및 상기 채널 영역과 일부 중첩되며, 상기 트렌치 양측에 분리되어 이격된 게이트 패턴들을 형성하는 단계;
상기 게이트 패턴들을 포함하는 전체 상부에 층간 절연막을 형성하는 단계;
상기 층간 절연막을 식각하여 상기 전계 보호 영역이 형성된 상기 트렌치를 노출시키는 층간 절역막 패턴을 형성하는 단계; 및
상기 트렌치 및 상기 층간 절연막 패턴들 사이에 도전물질을 매립하여 상기 전류 확산층과 접촉하는 도전 패턴을 형성하는 단계
를 포함하는 것을 특징으로 하는 MOSFET 제조 방법.
- 제6 항에 있어서,
상기 드리프트층은 에피택셜 성장(Epitaxy Growth) 방법으로 형성하고, 상기 전류 확산층 및 채널 영역은 이온 주입 방법으로 형성하며, 상기 반도체 기판, 상기 드리프트층 및 상기 전류 확산층은 n타입 4H-SiC 영역이며, 상기 채널 영역은 p타입 4H-SiC 영역인 것을 특징으로 하는 MOSFET 제조 방법.
- 제6 항에 있어서,
상기 전계 보호 영역은 p형 불순물인 알루미늄(Al), 붕소(B), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 이온을 주입하여 진행하며, 이온 주입 공정을 통해 고농도의 p+ SiC 영역을 형성하는 것을 특징으로 하는 MOSFET 제조 방법.
- 제6 항에 있어서, 상기 도전 패턴을 형성하는 단계는
상기 트렌치를 포함하는 상기 층간 절연막 상부에 p+ 폴리실리콘층을 형성하는 단계; 및
상기 층간 절연막이 노출될때까지 평탄화 공정을 진행하는 단계를 포함하며,
상기 도전 패턴의 하단 측벽과 상기 드리프트층의 접촉으로 이종 접합 다이오드(heterojunction diode)가 형성되는 것을 특징으로 하는 MOSFET 제조 방법.
- 제6 항에 있어서,
상기 반도체 기판 하부에 드레인 메탈 라인을 형성하는 단계; 및
상기 층간 절연막 상부에 상기 소스 영역 및 상기 도전 패턴과 연결된 소스 메탈 라인을 형성하는 단계를 더 포함하며, 상기 소스 메탈 라인 및 상기 드레인 메탈 라인은 In, Co, Si, Ge, Au, Pd, Pt, Ru, Re, Mg, Zn, Hf, Ta, Rh, Ir, W, Ti, Ag, Cr, Mo, Nb, Al, Ni, Cu, 또는 WTi 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 MOSEFT 소자의 제조 방법.
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| KR1020210133894A KR20230050726A (ko) | 2021-10-08 | 2021-10-08 | Mosfet 소자 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN117497601A (zh) * | 2023-12-28 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 平面型碳化硅晶体管的结构、制造方法及电子设备 |
| CN117497579A (zh) * | 2023-12-28 | 2024-02-02 | 深圳天狼芯半导体有限公司 | 碳化硅igbt的结构、制造方法及电子设备 |
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| CN117690969A (zh) * | 2024-02-04 | 2024-03-12 | 深圳天狼芯半导体有限公司 | 一种碳化硅功率器件及其制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102100863B1 (ko) | 2018-12-06 | 2020-04-14 | 현대오트론 주식회사 | SiC MOSFET 전력 반도체 소자 |
| KR102247767B1 (ko) | 2019-12-31 | 2021-05-03 | 포항공과대학교 산학협력단 | 균일한 두께의 트렌치 산화막을 형성하는 SiC 트렌치 MOSFET 및 그것의 제조 방법 |
-
2021
- 2021-10-08 KR KR1020210133894A patent/KR20230050726A/ko unknown
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