KR102247767B1 - 균일한 두께의 트렌치 산화막을 형성하는 SiC 트렌치 MOSFET 및 그것의 제조 방법 - Google Patents
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Abstract
본 발명은 SiC MOSFET 제조 방법에 관한 것이다. 보다 구체적으로 본 발명은, 트렌치(trench) 구조 MOSFET의 제조 방법에 있어서, 기판(substrate)을 형성하는 단계, 상기 기판 상에 드리프트층을 형성하는 단계, 상기 기판과 상기 드리프트층에 트렌치(trench)를 형성하는 단계, 상기 형성된 트렌치에 비등방성(Anisotropic) 증착 방식으로 제 1 산화막을 형성하는 단계, 및 상기 제 1 산화막이 형성된 트렌치에 등방성(Isotropic) 증착 방식으로 제 2 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법에 관한 것이다.
Description
본 발명은 균일한 두께의 트렌치 산화막을 형성하는 SiC 트렌치 MOSFET에 관한 것으로, 보다 구체적으로는 트렌치 바닥면과 옆면의 산화막 성장속도를 동일하게 맞춰 균일한 두께의 트렌치 산화막을 형성하는 제조 방법 및 그것을 이용한 SiC 트렌치 MOSFET에 관한 것이다.
사이리스터, MOSFET 및 IGBT 등의 전력반도체 소자는 산업, 가전 및 통신 등의 다양한 분야에서 실리콘 기반의 전력반도체 소자가 활용되고 있다. 이러한 전력반도제 소자는 다양한 응용분야에서 높은 전압 저지능력, 큰 전류 통전 능력 및 빠른 스위칭 특성 등이 요구되고 있다.
최근의 전력변환장치들은 고온 동작특성 및 고 효율화에 대한 요구가 대두되고 있는데, 일반적인 실리콘 전력반도체소자는 물질적인 특성한계로 고온에서의 동작 시 소자 특성이 떨어지는 특징을 가진다.
이에 대하여 실리콘에 비해 밴드갭이 넓은 SiC 및 GaN 등의 와이드 밴드갭(wide bandgap) 반도체 물질을 이용한 반도체소자의 개발이 활발히 진행되고 있다.
SiC(silicon carbide, 탄화 규소)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연 파괴 전계가 3 X 106 V/cm 로서 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출은 우수한특성을 나타낸다. 결국 동일한 등급의 전력 반도체 소자 제작 시, 쿨링(Cooling) 시스템을 최소화할 수 있을 뿐만 아니라, 소자 크기 역시 줄일 수 있어 생산 단가를 낮출 수 있게 한다.
특히 SiC는 단결정 성장을 통한 웨이퍼화가 용이하고 소자 제작공정이 기존 실리콘공정과 유사하여 실리콘 전력소자를 대체하는 반도체 물질로 많은 연구가 진행되고 있다.
이러한 SiC 전력 반도체 소자는 실리콘 기반의 전력반도체 소자에 비해 전력밀도를 3 ~10배까지 높일 수 있다. SiC의 우수한 물성으로 전력스위칭 소자로 적용할 경우 실리콘을 적용한 스위칭 소자에 비하여 1/10의 크기로 제조될 수 있으며, 스위칭 소자로 인한 전력손실도 현저하게 줄일 수 있다.
SiC의 절연 파괴 전계가 실리콘에 비하여 10배 정도 높고, 동일한 전압을 견디기 위한 드리프트층(이동 영역)의 두께는 실리콘에 비해 1/10 정도로 제조될 수 있기 때문에 동일한 전압인 경우 온-저항을 현저하게 줄일 수 있다.
SiC MOSFET의 드리프트층 영역의 비저항이 증가하면, MOSFET의 항복 전압이 증가하여, 고전압에서의 MOSFET의 동작 특성이 향상될 수 있다. 하지만 드리프트 영역의 비저항이 증가하면, 드리프트 영역의 온 저항값도 따라서 증가하게 된다.
SiC MOSFET은 일반적으로 플래너 (planar) 타입으로 개발되고 있으며, 고내압 디바이스로 널리 사용되고 있는 실리콘 IGBT소자에 비해 낮은 스위칭 손실 특성으로 인해 낮은 에너지 손실을 가져올 수 있다.
하지만, SiC 플래너 MOSFET은 JFET영역에서 추가적인 저항 성분이 존재하기 때문에 턴-온 상태의 저항이 상대적으로 높다는 단점이 존재한다. 이를 개선시키기 위하여 트렌치 (trench) MOSFET 구조가 제안되고 있으며, 트렌치 구조를 적용했을 시 JFET 저항이 존재하지 않아 SiC 재료 본래의 성능에 가까운 낮은 턴-온 저항을 기대할 수 있다.
이러한 트렌치 MOSFET을 만들기 위한 공정은, 기판에 트렌치를 형성하고, 형성된 트렌치에 게이트 산화막을 성장시키는 공정을 포함하고 있다.
하지만, 이와 같이 기판에 형성되는 트렌치는 약 1μm 정도의 깊이로 형성되는데, 트렌치의 벽면과 바닥면의 스테이트(state) 차이로 인하여 성장률 차이가 크다는 문제가 존재한다. 성장률이 다르게 되면, 옥시데이션(oxidation) 결과 게이트 산화물의 두께가 균일하지 못할 것이다.
대한민국 등록특허 제10-0533966호는, 트렌치 내부에 균일한 산화막을 형성하기 위하여, ALD(Atomic Layer Deposition, 원자층증착법)을 이용하여 산화막을 증착시키고 있다. 하지만, 이러한 ALD의 경우에는 고품질의 균일 산화막을 형성할 수는 있으나 대면적이 어렵고 높은 공정 비용이며 낮은 수율을 갖는다는 문제점이 존재한다.
게이트 산화물의 두께가 균일하지 않다면, 이는 결국 MOSFET의 성능에 부정적인 영향을 줄 수 있을 것이다. 따라서, 소자의 신뢰성을 향상시키기 위하여, 기판에 형성되어 있는 트렌치에 균일한 두께의 게이트 산화막을 성장시킬 수 있는 방법에 대한 연구가 요구되는 실정이다.
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 트렌치에 균일한 산화막을 형성할 수 있는 제조 공정을 제공하는 것을 그 목적으로 한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 트렌치(trench) 구조 MOSFET의 제조 방법에 있어서, 기판(substrate)을 형성하는 단계; 상기 기판 상에 드리프트층을 형성하는 단계; 상기 기판과 상기 드리프트층에 트렌치(trench)를 형성하는 단계; 상기 형성된 트렌치에 비등방성(Anisotropic) 증착 방식으로 제 1 산화막을 형성하는 단계; 및 상기 제 1 산화막이 형성된 트렌치에 등방성(Isotropic) 증착 방식으로 제 2 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법을 제공한다.
상기 제 1 및 제 2 산화막 간에 연속성(continuity)을 향상시키기 위한 어닐링(anealing)을 수행하는 단계를 더 포함될 수 있다.
상기 비등방성 증착 방식은, 전자선(E-beam) 증착 또는 스퍼터(Sputter)에 의한 증착일 수 있다.
상기 등방성 증착 방식은 열산화(thermal oxidation) 방식일 수 있다.
상기 제 1 산화막은, 상기 형성된 트렌치의 바닥면만 형성되고, 벽면에는 형성되지 않을 수 있다.
상기 제 2 산화막은 상기 제 1 산화막이 형성된 바닥면과 벽면에 모두 형성될 수 있다.
본 발명에 따른 MOSFET의 제조 방법의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 보다 간단한 산화 공정으로도 트렌치에 균일한 두께의 산화막을 형성시킬 수 있다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 낮은 비용으로 대면적을 커버할 수 있는 산화막 형성 방법을 제공할 수 있다는 장점이 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다.
도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다.
도 8은 트렌치에 형성된 게이트 산화막(gate oxide)을 도시하는 도면이다.
도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다.
도 8은 트렌치에 형성된 게이트 산화막(gate oxide)을 도시하는 도면이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 8은 트렌치에 형성된 게이트 산화막(gate oxide)을 도시하는 도면이다.
도시된 도면을 참조하면, 트렌치 벽면에 형성된 게이트 산화막(1101)의 두께는 트렌치 바닥면에 형성된 게이트 산화막(1102)의 두께 보다 더 두껍게 형성되어 있다. 그 이유는, 트렌치 벽면의 결정 방향과 트렌치 바닥면의 결정 방향이 다르기 때문이다.
트렌치 벽면의 결정은 바닥면 보다 상대적으로 더 높은 표면 스테이트를 갖는다.
표면 스테이트란, 반도체 표면과 접합계면 등에 존재하는 에너지 준위를 말한다. 이것은 물질 내부와의 불연속성에 기인하는 구조결함, 기체분자의 흡착, 산화층의 존재 등에 의해 생긴다.
즉, SiC 기판 상에서 이러한 표면 스테이트는, 댕글링 본드(dangling bond)에 의해서 형성될 것이다. 이러한 댕글링 본드에 의해서 높아진 벽면의 표면 스테이트는, 결국 게이트 산화막의 성장률을 높이게 되고, 동일한 산화 과정을 거치더라도 벽면의 산화막 두께가 더 두꺼워지는 것이다.
이렇게 일부 산화막이 두꺼워져서 전체적으로 산화막의 두께가 일정하지 않다면, 이로 인해 제작된 소자의 신뢰성이 낮아질 우려가 존재한다.
실험 결과에 따르면, 벽면의 산화막 성장 속도는 바닥면의 속도 보다 약 3배 정도 빠르기 때문에, 본 발명에서는 이러한 속도의 균형을 맞추도록 제안한다.
도 1은 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다.
도 2 내지 도 7은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다. 이하, 도 1의 순서도와 함께 도 2 내지 도 7의 기판의 변화를 함께 참조하여 설명한다.
도 2를 참조하면, 기판(201)이 제공되고 있으며(S101 단계), 기판 상에 드리프트층(202)이 형성(S102 단계)되어 있다. 이때, 기판(201)과 드리프트층(202)은 N 타입 도펀트(dopant)로 도핑될 수 있다.
드리프층을 형성하는 단계에서는, 예를 들면 질소(N)와 같은 불순물이 주입되어 형성된 N 타입 반도체 웨이퍼가 제공된다. 또한, 상기 제1도전형 드리프트층(202)은 질소(N)와 같은 불순물이 주입되어 형성된 N 타입 에피텍셜층일 수도 있다. 이러한 제1도전형 드리프트층(202)의 농도는 대략 1×1015 cm-3 정도이고, 두께는 대략 8 ~ 15 ㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
이어서, S103 단계인 트렌치(trench)를 형성하는 단계로 진행할 수 있다. 예를 들어, 트렌치를 형성하기 위하여, 도 3에서와 같이 하드 마스크(301, hard mask)로 패터닝하고, 도 4에서와 같이 RIE(Reactive Ion Etching)을 이용하여 트렌치(401)를 에칭시킬 수 있다. 하지만, 이러한 트렌치 형성 방법에 한정되는 것은 아니다.
도 5는 트렌치(401)가 에칭되고 난 후, 하드 마스크(301)를 제거한 상태를 도시한다.
상술한 바와 같이 이와 같이 형성된 트렌치(401) 상에 게이트 산화막을 바로 형성시키게 될 경우, 벽면에서의 성장이 더 빠르기 때문에 산화막의 두께가 균일하지 못하다는 단점이 있다. 따라서, 본 발명에서는, 성장이 상대적으로 느린 트렌치의 상면(501, Top)과 트렌치의 바닥면(502, Bottom)에 먼저 산화막을 성장시키는 방식을 통하여, 전체 산화막의 두께를 균일하게 성장시키도록 제안한다.
다시 말해, 본 발명의 일실시예에서는 상기 트렌치(401)에 바로 게이트 산화(gate oxidation)를 진행하는 것이 아니라, 성장이 느린 바닥면에 먼저 게이트 제 1 산화막을 형성하는 제 1 공정을 진행하고, 그 후 전체적으로 제 2 산화막을 성장시키는 제 2 공정을 진행하는 단계적인 성장을 제안하는 것이다.
구체적으로 도 1의 순서도로 복귀하여 S104 단계에서, 상기 드리프트층(202)에 비등방성 공정으로 제 1 산화막을 형성시킨다. 상기 제 1 산화막은 산화 규소막(silicon oxide)일 수 있다.
예를 들면, 비등방성 공정으로 전자선(E-beam)이나 스퍼터(sputter) 증착(deposition) 방식으로 산화막이 형성될 수 있을 것이다.
이러한 비등방성 공정에 의해 상기 트렌치(401)의 상면(501)과 바닥면(502)에 제 1 산화막(503)이 성장될 수 있다. 예를 들면, 약 40 ~ 50nm 정도의 두께로 제 1 산화막(503)을 형성된다.
도 6은 본 발명의 일실시예에 따라, 비등방성 공정에 의해 제 1 산화막(503)을 성장시킨 상태를 도시한다. 도 6에 도시된 바와 같이 S104 단계에서의 제 1 산화막(503)은 벽면(504)을 제외한 상면(501)과 바닥면(502)에서만 이루어질 것이다.
이와 같이 제 1 산화막(503)이 먼저 생성된 트렌치에 등방성(Isotropic) 증착으로 제 2 산화막(701, 702)을 형성(S105 단계)한다. 예를 들어, S104 단계에서 트렌치의 바닥면(502)에 약 40 ~ 50 nm의 제 1 산화막(503)이 형성되면, S105 단계의 게이트 산화 과정에 의해서 10 nm의 제 2 산화막(701)이 추가로 성장되어, 바닥면(502)에는 전체 두께가 약 50 ~ 60 nm의 산화막(제 1 및 제 2 산화막 모두 포함)이 될 수 있을 것이다.
그리고, 벽면(504)에서는 S105 단계의 게이트 산화 과정에 의해서 약 60 nm의 제 2 산화막(702)이 성장된다면 바닥면(502)의 두께와 비슷한 두께가 될 수 있을 것이다.
상기 등방성 증착은, 열산화(thermal oxidation)(dry 또는 wet) 방식으로 산화막을 형성시키는 방식일 수 있다.
상기 공정에 의하면 바닥면(502)의 산화막은 비등방성 공정에 의해서 생성된 제 1 산화막(503)과 등방성 공정에 의해서 생성된 제 2 산화막(701)이 적층되는 방식으로 형성된다. 제 1 및 제 2 산화막(503, 701)은 서로 다른 공정에 의해서 형성되었기 때문에, 제 1 및 제 2 산화막(503, 701) 표면이 맞닿는 지점에서의 연속성(continuity)이 떨어지거나 구조에 있어서 비틀어짐이 존재할 수 있을 것이다. 또한 제 1 및 제 2 산화막(503, 701)은 품질이나 특성이 다소 달라질 수 있다.
특히 SiC 기판에서 생성된 산화막에 카본 클러스터(Carbon Cluster)가 생성되어 항복전압 감소를 유발한다던지의 문제점이 발생할 수 있는데, 이러한 카본 클러스터를 감소시킬 필요성이 있다.
따라서, 본 발명에서는 추가적으로 바닥면(502)에서 제 1 및 제 2 산화막(503, 701) 간의 연속성이 유지되고, 카본 클러스터가 감소될 수 있도록, 어닐링 단계(S106)를 더 수행하도록 제안한다.
상기 어닐링 단계는, 구체적으로 온도 약 1100 ~ 1200°의 NO 분위기에서 이루어지는 POA(post oxidation annealing)일 수 있다.
이상으로 본 발명에 따른 MOSFET 제조 방법의 실시예를 설시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.
Claims (7)
- 트렌치(trench) 구조 SiC MOSFET의 제조 방법에 있어서,
기판(substrate)을 형성하는 단계;
상기 기판 상에 드리프트층을 형성하는 단계;
상기 기판과 상기 드리프트층에 트렌치(trench)를 형성하는 단계;
상기 형성된 트렌치에 비등방성(Anisotropic) 증착 방식으로 40 ~ 50nm 정도의 두께로 제 1 산화막을 형성하는 단계;
상기 제 1 산화막이 형성된 트렌치에 등방성(Isotropic) 증착 방식으로 제 2 산화막을 형성하는 단계; 및
상기 제 1 및 제 2 산화막 간에 연속성(continuity)을 향상시키기 위한 어닐링(anealing)을 수행하는 단계를 포함하되,
상기 어닐링은 온도 1100 ~ 1200°의 NO 분위기에서 이루어지는 POA(post oxidation annealing)이고,
상기 제 1 및 제 2 산화막은 산화 규소막(silicon oxide)이고,
상기 제 1 산화막은 상기 트렌치의 바닥면만 형성되고, 벽면에는 형성되지 않고,
상기 제 2 산화막은 상기 제 1 산화막의 상면 및 상기 트렌치의 벽면에 형성되며,
상기 비등방성 증착 방식은, 전자선(E-beam) 증착 또는 스퍼터(Sputter)에 의한 증착이고,
상기 등방성 증착 방식은 열산화(thermal oxidation) 방식인 것을 특징으로 하는,
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|---|---|---|---|---|
| KR20230050726A (ko) | 2021-10-08 | 2023-04-17 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
| KR20230062993A (ko) | 2021-11-01 | 2023-05-09 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
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| KR100533966B1 (ko) * | 2003-12-29 | 2005-12-07 | 주식회사 하이닉스반도체 | 트렌치 구조의 소자분리막 및 그 제조 방법 |
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| JP2011151350A (ja) * | 2009-12-22 | 2011-08-04 | Renesas Electronics Corp | 半導体装置の製造方法、及び半導体装置 |
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