CN114883409B - 功率半导体器件及其应用 - Google Patents
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Abstract
本发明公开了一种功率半导体器件及其应用，其中器件包括：基体、源极以及漏极，基体具有相对的第一表面和第二表面，基体内设有基极区、源区、沟道区、阱区以及终端区，终端区包括第一掺杂区以及第二掺杂区，第一掺杂区、基极区、源区以及沟道区的一侧表面与基体的第一表面平齐，源极设置在第一掺杂区、基极区、源区以及基体的第一表面上基体的材料的功函数小于源极的材料的功函数。通过结合第一掺杂区与基极区之间的基体与源极形成的肖特基接触、第一掺杂区和基极区构成了JBS继流二极管，缩小了器件的尺寸，该器件兼具高终端效率、高电流密度、高导通特性、耐高压以及低漏电特性，使其在第一和第三象限中具有良好的工作性能和开关动态性能。
Description
技术领域
本发明涉及半导体器件技术领域，特别是涉及一种功率半导体器件及其应用。
背景技术
金属氧化物半导体场效应功率晶体管(MOSFET)器件通常是指一种在衬底上形成的垂直结构器件。碳化硅垂直功率MOSFET器件主要可分为双注入型平面栅(MOSFET)、沟槽型垂直栅(VMOSFET)和U型沟槽(UMOSFET)。碳化硅的沟槽型MOSFET的刻蚀和氧化工艺难度较大，为保护栅氧需要在沟槽底部加入P型屏蔽层，导致导通电阻增大。而现阶段平面栅结构工艺更为简单，具有更好的商业良品率和更低的成本，在高压市场占据一定优势。
结势垒肖特基二极管(JBS)结合了肖特基二极管(SBD)优良的开关特性和PiN二极管的阻断特性，可制作用于大电流、高电压以及开关速度快的功率整流二极管。结势垒肖特基器件结构(JBS)整流器集成到碳化硅功率器件MOSFET可用于下一代各种功率转换系统中，易于并联设备并节省成本，且具有减少碳化硅材料成本的潜力。如图1所示，提供了一种传统的集成结势垒肖特基二极管的功率半导体器件JBSFET10包括源极101、栅极氧化层102、栅极103、栅介质层104、沟道区105、源区106、阱区107、基极区108、漂移区109、衬底110以及漏极111。在此结构中，第一象限正向导通的区域时，在漏极111处存在高的正向电压，而在源极101处于接地的零电位，使得JBS继流二极管处于反向偏置状态，其中处于反向偏置的肖特基接触区(虚线框内)处于截止状态，而其中同样处于反向偏置基极区108在其附近的漂移区109所产生的耗尽层屏蔽了肖特基接触区与源极101接触处的电场，有效降低了JBS继流二极管的反向漏电；而当JBSFET工作在第三象限反向截止的区域时，在漏极111处存在反向电压，而在源极101处于接地的零电位，使得JBS继流二极管处于正向偏置状态，其中处于正向偏置的肖特基接触区处于导通状态，起继流二极管作用。JBS继流二极管的集成充分利用了其单极性导电所具有的超低反向恢复电流，带来了JBSFET超低动态关断损耗特点，同时由于其结构中存在的PiN结构，使得其在反向截止时具有超低漏电流和在正向导通时具有很好的抗浪涌电流的能力。将JBS继流二极管设计集成到MOSFET的基区层108的中间将显著降低有源区导通状态下的电流密度，使得器件通流能量密度下降。
针对上述结势垒肖特基器件结构(JBS)整流器集成到碳化硅功率器件JBSFET中源区导通功率密度的问题，传统方法是在图2结构基础上结合具有标准浮空场环的终端结构，提供一种如图2所示具有终端结构的集成结势垒肖特基二极管的功率半导体器件20，包括源极201、栅极氧化层202、栅极203、栅介质层204、沟道区205、源区206、阱区207、基极区208、漂移区209、衬底210、漏极211以及标准浮空场环212。标准浮空场环结构212是由一系列宽度和间隔有规律变化的p+离子注入环构成，通过将JBS继流二极管设计集成到器件有源区和终端区的交界处，有效利用了这一边界区域，提升了如图1所示的器件有源区的导通功率密度，也提高了器件整体的功率密度和效率，降低了成本。但是由于最内侧标准浮空场环结构212并不与源极201有电气连接，因此不参与JBS继流二极管导电，进而影响作为继流二极管的效率，而且由于标准浮空场环结构212本身作为终端结构也存在占用面积过大(场环终端结构宽度通常在漂移层厚度的5倍以上)，标准浮空场环结构212的数量及间隔对于制备高压器件中设计优化困难。
发明内容
基于此，有必要提供一种尺寸小、高效率且耐高压的功率半导体器件及其应用。
本发明提供一种功率半导体器件，包括：
基体，所述基体具有相对的第一表面和第二表面，所述基体内设有基极区、源区、沟道区、阱区以及终端区，所述终端区包括第一掺杂区以及第二掺杂区，所述第一掺杂区、所述基极区、所述源区以及所述沟道区的一侧表面与所述基体的第一表面平齐，所述源区与所述沟道区的另一侧表面与所述阱区接触，所述源区和所述阱区的一侧侧壁与所述基极区的一侧侧壁接触，所述源区的另一侧侧壁与所述沟道区的一侧侧壁接触，所述第一掺杂区的另一侧表面与所述第二掺杂区的一侧表面接触，所述第一掺杂区、所述第二掺杂区与所述基体的一侧侧壁齐平且基体的该侧侧壁与其第二表面呈20°～60°的夹角；
源极，所述源极设置在所述第一掺杂区、所述基极区、所述源区以及所述基体的第一表面上，所述基体的材料的功函数小于所述源极的材料的功函数；
漏极，所述漏极设置在所述基体的第二表面上；
其中，所述第一掺杂区、所述第二掺杂区、所述基极区、所述沟道区与所述阱区具有第一导电类型，所述源区与所述基体具有第二导电类型，所述第一导电类型与所述第二导电类型相反。
在其中一个实施例中，还包括栅极、栅极氧化层以及栅介质层，所述栅介质层设置在所述源区、所述沟道区以及所述基体的第一表面上，所述栅极设置在所述栅介质层上，所述栅极氧化层设置在所述源区上且包覆所述栅极以及所述栅介质层，所述源极包覆所述栅极氧化层。
在其中一个实施例中，所述基体包括衬底和设置于衬底上的漂移区，所述基极区、所述源区、所述沟道区、所述阱区以及所述终端区设置于所述漂移区内，所述第一表面为所述漂移区的远离所述衬底的表面，所述第二表面为所述衬底的远离所述漂移区的表面。
在其中一个实施例中，所述衬底的材料以及所述漂移区的材料选自碳化硅、氮化镓以及氧化镓中的至少一种。
在其中一个实施例中，所述衬底的掺杂浓度为1×1019/cm3～5×1019/cm3，所述漂移区的掺杂浓度为1×1014/cm3～5×1017/cm3。
在其中一个实施例中，所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度。
在其中一个实施例中，所述第一掺杂区的掺杂浓度为1018/cm3～5×1019/cm3，所述第二掺杂区的掺杂浓度为1015/cm3～1018/cm3。
在其中一个实施例中，包括至少一个基础元胞，所述基础元胞包括所述源区、所述沟道区以及所述阱区，每个所述基础元胞的两侧分别设有一个所述基极区。
在其中一个实施例中，包括至少两个基础元胞，相邻的所述基础元胞间通过同一基极区连接。
在其中一个实施例中，所述第一掺杂区的厚度为0.4μm～1.0μm，所述第二掺杂区的厚度为0.3μm～0.6μm。
在其中一个实施例中，所述沟道区的掺杂浓度为1015/cm3～1018/cm3；和/或
所述源区的掺杂浓度为5×1018/cm3～5×1019/cm3；和/或
所述基极区的掺杂浓度为5×1018/cm3～5×1019/cm3；和/或
所述阱区的掺杂浓度为1015/cm3～1018/cm3。
进一步地，本发明还提供一种电子产品，包含如上述的功率半导体器件。
上述功率半导体器件结构，通过结合第一掺杂区与基极区之间的基体与源极形成的肖特基接触、终端区的第一掺杂区和基极区构成了JBS继流二极管，在保证器件高终端效率的基础上大幅度缩小了器件结构的尺寸，该器件还具有高电流密度、高导通特性、耐高压、高效率以及低漏电特性，使其在第一和第三象限中都具有良好的工作性能和开关动态性能。
附图说明
图1为传统集成结势垒肖特基二极管的功率半导体器件的结构示意图；
图2为传统具有终端结构的集成结势垒肖特基二极管的功率半导体器件的结构示意图；
图3为本发明提供的一实施例功率半导体器件的结构示意图；
图4为本发明提供的又一实施例功率半导体器件的结构示意图；
附图标号说明如下：
10：集成结势垒肖特基二极管的功率半导体器件，101：源极，102：栅极氧化层，103：栅极，104：栅介质层，105：沟道区，106：源区，107：阱区，108：基极区，109：漂移区，110：衬底，111：漏极；
20：具有终端结构的集成结势垒肖特基二极管的功率半导体器件，201：源极，202：栅极氧化层，203：栅极，204：栅介质层，205：沟道区，206：源区，207：阱区，208：基极区，209：漂移区，210：衬底，211：漏极，212：标准浮空场环；
30：功率半导体器件，301：源极，302：栅极氧化层，303：栅极，304：栅介质层，305：沟道区，306：源区，307：阱区，308：基极区，309：第一掺杂区，310：第二掺杂区，311：漂移区，312：衬底，313：漏极。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本发明的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
本发明中的词语“优选地”、“更优选地”等是指，在某些情况下可提供某些有益效果的本发明实施方案。然而，在相同的情况下或其他情况下，其他实施方案也可能是优选的。此外，对一个或多个优选实施方案的表述并不暗示其他实施方案不可用，也并非旨在将其他实施方案排除在本发明的范围之外。
当本文中公开一个数值范围时，上述范围视为连续，且包括该范围的最小值及最大值，以及这种最小值与最大值之间的每一个值。进一步地，当范围是指整数时，包括该范围的最小值与最大值之间的每一个整数。此外，当提供多个范围描述特征或特性时，可以合并该范围。换言之，除非另有指明，否则本文中所公开之所有范围应理解为包括其中所归入的任何及所有的子范围。
在描述位置关系时，除非另有规定，否则当一元件例如层、膜或基板被指为在另一膜层“上”时，其能直接在其他膜层上或亦可存在中间膜层。进一步说，当层被指为在另一层“下”时，其可直接在下方，亦可存在一或多个中间层。亦可以理解的是，当层被指为在两层“之间”时，其可为两层之间的唯一层，或亦可存在一或多个中间层。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在使用本文中描述的“包括”、“具有”、和“包含”的情况下，意图在于覆盖不排他的包含，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。
此外，附图并不是以1:1的比例绘制，并且各元件的相对尺寸在附图中仅以示例地绘制，以便于理解本发明，但不一定按照真实比例绘制，附图中的比例不构成对本发明的限制。
如图3所示，本发明提供一种功率半导体器件30，包括基体，基体具有相对的第一表面和第二表面，基体内设有基极区308、源区306、沟道区305、阱区307以及终端区，终端区包括第一掺杂区309以及第二掺杂区310，第一掺杂区309、基极区308、源区306以及沟道区305的一侧表面与基体的第一表面平齐，源区306与沟道区305的另一侧表面与阱区307接触，源区306和阱区307的一侧侧壁与基极区的一侧侧壁308接触，源区306的另一侧侧壁与沟道区305的一侧侧壁接触，第一掺杂区309的另一侧表面与第二掺杂区310的一侧表面接触，第一掺杂区309、第二掺杂区310与基体的一侧侧壁平齐且基体的该侧侧壁与其第二表面呈20°～60°的夹角。
在图3所示的具体示例的朝向上，第一表面为漂移区311的上表面，第二表面为衬底312的下表面，基体内设有基极区308、源区306、沟道区305、阱区307以及终端区，终端区包括第一掺杂区309以及第二掺杂区310，第一掺杂区309、基极区308、源区306以及沟道区305的上表面与基体的漂移区311的上表面平齐，源区306与沟道区305的下表面与阱区307的上表面接触，栅介质层304的下表面与源区306、沟道区305以及基体的上表面接触。
进一步，以漂移区311中左侧为例，源区306和阱区307的左侧侧壁与基极区的右侧侧壁308接触，源区306的右侧壁与沟道区305的左侧侧壁接触，第一掺杂区309的下表面与第二掺杂区310的上表面接触，第一掺杂区309、第二掺杂区310与漂移区311的左侧侧壁平齐且漂移区311的左侧侧壁与衬底312的下表面呈20°～60°的夹角。
在一个具体示例中，基极区308与第一掺杂区309不接触。
其中，第一掺杂区309、第二掺杂区310、基极区308、沟道区305与阱区307具有第一导电类型，源区306与基体具有第二导电类型，第一导电类型与第二导电类型相反。
导电类型为N型和P型，可以理解地，第一导电类型为N型则第二导电类型为P型，同样的第一导电类型为P型则第二导电类型为N型。
优选地，第一导电类型为P型则第二导电类型为N型。
可以理解地，第二掺杂区310与基体的夹角可以但不限于是20°、25°、30°、35°、40°、45°、50°、55°或60°。
进一步地，阱区307与沟道区305的另一侧侧壁平齐，源区306与阱区307远离基体的第一表面的一侧表面平齐。
在一个具体示例中，第一掺杂区309的掺杂浓度大于第二掺杂区310的掺杂浓度。
进一步地，第一掺杂区309的掺杂浓度为1018/cm3～5×1019/cm3，第二掺杂区310的掺杂浓度为1015/cm3～1018/cm3。
具体地，第一掺杂区309的掺杂浓度可以但不限于是1018/cm3、5×1018/cm3、1019/cm3、2×1019/cm3、3×1019/cm3、4×1019/cm3或5×1019/cm3。
在一个具体示例中，第一掺杂区309的厚度为0.4μm～1.0μm，第二掺杂区310的厚度为0.3μm～0.6μm。
进一步地，第二掺杂区310的一侧侧壁与基体的一侧侧壁齐平，第二掺杂区310的另一侧平行设置于上述同一基体的一侧侧壁，可以理解地，第二掺杂区310的厚度即为第二掺杂区310的上下表面的长度。
在一个具体示例中，沟道区305的掺杂浓度为1015/cm3～1018/cm3。
具体地，沟道区305的掺杂浓度可以但不限于是1015/cm3、5×1015/cm3、1016/cm3、5×1016/cm3、1×1017/cm3、5×1017/cm3或1018/cm3。
在一个具体示例中，源区306的掺杂浓度为5×1018/cm3～5×1019/cm3。
具体地，源区306的掺杂浓度可以但不限于是5×1018/cm3、1019/cm3、2×1019/cm3、3×1019/cm3、4×1019/cm3或5×1019/cm3。
在一个具体示例中，基极区308的掺杂浓度为5×1018/cm3～5×1019/cm3。
具体地，基极区308的掺杂浓度可以但不限于是5×1018/cm3、1019/cm3、2×1019/cm3、3×1019/cm3、4×1019/cm3或5×1019/cm3。
在一个具体示例中，阱区307的掺杂浓度为1015/cm3～1018/cm3。
具体地，阱区307的掺杂浓度可以但不限于是1015/cm3、5×1015/cm3、1016/cm3、5×1016/cm3、1×1017/cm3、5×1017/cm3或1018/cm3。
可以理解地，上述功率半导体器件30结构还包括源极301，源极301设置在第一掺杂区309、基极区308、源区306以及基体的第一表面上，基体的材料的功函数小于源极301的材料的功函数。
进一步地，功率半导体器件30结构还包括漏极313，漏极313设置在基体的第二表面上。
在一个具体示例中，功率半导体器件30结构还包括栅极303、栅极氧化层302以及栅介质层304，栅介质层304设置在源区306、沟道区305以及基体的第一表面上，栅极303设置在栅介质层304上，栅极氧化层302设置在源区306上且包覆栅极303以及栅介质层304，源极301包覆栅极氧化层302。
具体地，栅极303的一侧侧壁与栅介质层304的一侧侧壁平齐，栅极303的另一侧侧壁与栅介质层304的另一侧侧壁平齐，即栅极303的宽度与栅介质层304的宽度相同。
在一个具体示例中，上述功率半导体器件30包括至少一个基础元胞，基础元胞包括源区306、沟道区305以及阱区307，每个基础元胞的两侧分别设有一个基极区308。
具体地，基础元胞包括源区306、沟道区305、阱区307、栅介质层304、栅极氧化层302以及栅极303。
进一步地，上述功率半导体器件30包括至少两个基础元胞，相邻的两个基础元胞间通过同一基极区308连接。
可以理解地，本发明还提供又一实施例功率半导体器件30，如图4所示功率半导体器件30中的基础元胞可以根据需要进行重复设置，上述基础元胞的数量可以但不限于是本发明附图中提供的功率半导体器件中的个数，可以根据实际生产需要进行调整。
在一个具体示例中，基体包括衬底312和设置于衬底312上的漂移区311，基极区308、源区306、沟道区305、阱区307以及终端区设置于漂移区311内，第一表面为漂移区311的远离衬底312的表面，第二表面为衬底312的远离漂移区311的表面。
可以理解地，漂移区311与源极301形成肖特基接触。
在其中一个具体示例中，第二掺杂区310的另一侧表面与漂移区311与衬底312相近的表面平齐。
在一个具体示例中，衬底312的材料以及漂移区311的材料选自碳化硅、氮化镓以及氧化镓中的至少一种。
优选地，衬底312的材料以及漂移区311的材料为碳化硅。
在一个具体示例中，衬底312的掺杂浓度为1×1019/cm3～5×1019/cm3，漂移区311的掺杂浓度为1×1014/cm3～5×1017/cm3。
具体地，衬底312的掺杂浓度可以但不限于是1019/cm3、2×1019/cm3、3×1019/cm3、4×1019/cm3或5×1019/cm3。
进一步地，漂移区311的掺杂浓度可以但不限于是1×1014/cm3、5×1014/cm3、1×1015/cm3、5×1015/cm3、1×1016/cm3、5×1016/cm3、1×1017/cm3或5×1017/cm3。
上述功率半导体器件30结构，通过结合第一掺杂区309与基极区308之间的基体与源极301形成的肖特基接触、终端区的第一掺杂区309和基极区308构成了JBS继流二极管，在保证器件高终端效率的基础上大幅度缩小了器件结构的尺寸，该器件还具有高电流密度、高导通特性以及低漏电特性，使其在第一和第三象限中都具有良好的工作性能和开关动态性能。
进一步地，本发明还提供一种功率半导体器件30的制备方法，包括以下步骤S110～步骤S160。
步骤S110：在衬底312上通过同质外延生长漂移区311。
步骤S120：在漂移区311的远离衬底312的一侧上在预设源区306、阱区307、基极区308以及沟道区305位置的上形成源区306、阱区307、基极区308以及沟道区305。
可以理解地，可以但不限于通过刻蚀的方法在漂移区311内空出预设源区306、阱区307、基极区308以及沟道区305位置，再通过可以但不限于是高温离子注入的方法在上述位置上形成源区306、阱区307、基极区308以及沟道区305。
进一步地，上述各区域去除相应漂移区311的材料以及形成相应功能区的区域的顺序可以根据实际情况进行调整。
步骤S130：通过在基体的第一表面上进行第二导电类型的离子注入至漂移区311，其宽度与第一掺杂区远离第一表面的一侧表面的宽度即第一掺杂区309的最大宽度相同，再沿着上述漂移区311已经进行注入在第二导电类型的离子与的第一表面向下挖出20°-60°的斜角形成第一掺杂区309，深度和宽度为漂移区311厚度的1-2倍的锲型沟槽，锲型沟槽可以通过控制侧壁斜角的等离子体刻蚀或者用具有特殊角度刀口的金刚石刀具通过机械方法切割出。
在一个具体示例中，在此斜面区通过第二导电类型的离子注入形成第二掺杂区310的步骤S130后，通过离子注入后的活化退火激活所有离子注入区。
步骤S140：在漂移区311远离衬底312的表面上形成厚度为10nm～100nm的栅介质层304，在栅介质层304上形成厚度位100nm～500nm栅极303。
可以理解地，上述栅极303的材料可以但不限于是多晶硅，形成栅极303的方法可以但不限于是高温热氧氧化工艺和氧化后退火工艺。
进一步地，上述栅介质层304的材料可以但不限于是二氧化硅，形成栅介质层304的方法可以但不限于是化学气相沉积时原位掺杂或者生长后离子注入，栅介质层304。
在一个具体示例中，完成栅介质层304和栅极303的生长工艺后，通过光刻和刻蚀工艺，完成栅介质层304和多晶硅栅极303的图形化。
步骤S150，在栅极303上形成栅极氧化层302。
在一个具体示例中，形成栅极氧化层302的方法可以但不限于是离子体化学气相沉积工艺。
步骤S160：在第一掺杂区309、基极区308、源区306以及基体的第一表面上的表面上形成源极301的材料；在衬底312远离漂移区311的一侧形成漏极313的材料。
在一个具体示例中，形成301以及漏极313的方法可以但不限于是离子溅射或者电子束蒸发工艺。
进一步地，源极的材料和漏极的材料可以但不限于是Ni、Ti、Al金属及上述金属中至少两种金属的合金。
在一个具体示例中，在源极301和漏极313与碳化硅之间的欧姆接触通过包括但不限于是在炉管退火炉和氮气或者氩气环境和500℃～600℃的温度下退火30min～60min或者在氮气或者氩气环境和1000～1200℃温度下在快速热退火设备里退火1min～5min后方法形成。
更进一步地，本发明还提供一种电子产品，包含如上述的功率半导体器件30。
可以理解地，上述电子产品包括但不限于是集成电路、电阻以及电容等电子元器件。
以下提供具体的实施例对本发明的功率半导体器件30作进一步详细地说明。可以理解地，以下具体实施方式所涉及到的原料，若无特殊说明，均可来源于市售。
实施例1
本实施例提供一种功率半导体器件30，其制备过程如下：
S110，在具有第一导电类型，掺杂杂质为氮或者磷，掺杂浓度为1019/cm3～5×1019/cm3，厚度为200μm～400μm的碳化硅衬底312的Si面上，通过同质外延生长具有第一导电类型，掺杂杂质为氮或者磷，掺杂浓度为1014/cm3～5×1017/cm3，厚度为5μm～200μm的碳化硅漂移区311；
S120，在碳化硅漂移区311的远离衬底312的一侧上通过刻蚀去除源区306所在的区域的漂移区311材料，通过高温离子注入形成具有第一导电类型，掺杂杂质为氮或者磷，掺杂浓度为5×1018/cm3～5×1019/cm3，厚度为0.1μm～0.5μm的源区306；
通过刻蚀去除阱区307、沟道区305以及基极区308所在的区域的漂移区311材料，高温离子注入形成具有第二导电类型，掺杂杂质为硼或者镓，掺杂浓度为1015/cm3～1018/cm3，厚度为0.4μm～1.0μm的阱区307、5×1018/cm3～5×1019/cm3，厚度为0.4μm～1.0μm的基极区308以及掺杂浓度为1015/cm3～1018/cm3厚度为0.1μm～0.5μm的沟道区305；
S130，通过在基体的第一表面上进行第二导电类型硼或镓离子注入至漂移区311，其宽度与第一掺杂区309的最大宽度相同，第一掺杂区309的厚度为0.4μm～1.0μm，第二导电类型离子掺杂浓度为1018/cm3～5×1019/cm3，再沿着上漂移区311已经进行注入在第二导电类型硼或镓离子上的表面向下挖出20°-60°的斜角，深度和宽度为漂移区311厚度的1-2倍的锲型沟槽，锲型沟槽可以通过控制侧壁斜角的等离子体刻蚀或者用具有特殊角度刀口的金刚石刀具通过机械方法切割出；然后在此斜面区通过第二导电类型硼或镓离子注入形成第二掺杂区310；然后通过离子注入后的活化退火激活所有离子注入区；
S140，通过高温热氧氧化工艺和氧化后退火工艺，在漂移区311远离衬底312的表面形成一层致密、高质量、低缺陷和低界面态密度低二氧化硅栅介质层304，栅介质层304厚度为10nm～100nm；
在栅介质层304上表面通过化学气相沉积的工艺沉积一层栅极303，厚度在100nm～500nm。多晶硅栅极303为第一导电类型或者第二导电类型，掺杂杂质为磷、砷或者硼，掺杂浓度大于1020/cm3，可以通过化学气相沉积时原位掺杂或者生长后离子注入的工艺完成多晶硅栅极303的掺杂；
完成栅介质层304和栅极303的生长工艺后，通过光刻和刻蚀工艺，完成栅介质层304和多晶硅栅极303的图形化。
S150，通过等离子体化学气相沉积工艺，在栅极303的表面沉积一层栅极氧化层302，通过光刻和刻蚀工艺的图形化，形成厚度在10nm～100nm的二氧化硅作为栅极氧化层302。
S160，通过离子溅射或者电子束蒸发工艺，在第一掺杂区309、基极区308、源区306以及基体的第一表面上的表面上以及在衬底312远离漂移区311的一侧分别沉积一层金属，经过光刻和刻蚀/腐蚀工艺的图形化，形成源极301和漏极313，源极301材料和漏极313的材料可以各自独立地选自是Ni、Ti、Al金属及上述金属至少两种金属的合金。源极301和漏极313与碳化硅之间的欧姆接触是通过在炉管退火炉和氮气或者氩气环境和500℃～600℃的温度下退火30min～60min或者在氮气或者氩气环境和1000～1200℃温度下在快速热退火设备里退火1min～5min后形成。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，便于具体和详细地理解本发明的技术方案，但并不能因此而理解为对发明专利保护范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。应当理解，本领域技术人员在本发明提供的技术方案的基础上，通过合乎逻辑地分析、推理或者有限的实验得到的技术方案，均在本发明所附权利要求的保护范围内。因此，本发明专利的保护范围应以所附权利要求的内容为准，说明书以及附图可以用于解释权利要求的内容。
Claims (10)
1.一种功率半导体器件，其特征在于，包括：
基体，所述基体具有相对的第一表面和第二表面，所述基体内设有基极区、源区、沟道区、阱区以及终端区，所述终端区包括第一掺杂区以及第二掺杂区，所述第一掺杂区、所述基极区、所述源区以及所述沟道区的一侧表面与所述基体的第一表面平齐，所述源区与所述沟道区的另一侧表面与所述阱区接触，所述源区和所述阱区的一侧侧壁与所述基极区的一侧侧壁接触，所述源区的另一侧侧壁与所述沟道区的一侧侧壁接触，所述第一掺杂区的另一侧表面与所述第二掺杂区的一侧表面接触，所述第一掺杂区、所述第二掺杂区与所述基体的一侧侧壁齐平且基体的该侧侧壁与其第二表面呈20°～60°的夹角；
源极，所述源极设置在所述第一掺杂区、所述基极区、所述源区以及所述基体的第一表面上，所述基体的材料的功函数小于所述源极的材料的功函数；
漏极，所述漏极设置在所述基体的第二表面上；
其中，所述第一掺杂区、所述第二掺杂区、所述基极区、所述沟道区与所述阱区具有第一导电类型，所述源区与所述基体具有第二导电类型，所述第一导电类型与所述第二导电类型相反。
2.如权利要求1所述的功率半导体器件，其特征在于，还包括栅极、栅极氧化层以及栅介质层，所述栅介质层设置在所述源区、所述沟道区以及所述基体的第一表面上，所述栅极设置在所述栅介质层上，所述栅极氧化层设置在所述源区上且包覆所述栅极以及所述栅介质层，所述源极包覆所述栅极氧化层。
3.如权利要求1或2所述的功率半导体器件，其特征在于，所述基体包括衬底和设置于衬底上的漂移区，所述基极区、所述源区、所述沟道区、所述阱区以及所述终端区设置于所述漂移区内，所述第一表面为所述漂移区的远离所述衬底的表面，所述第二表面为所述衬底的远离所述漂移区的表面。
4.如权利要求3所述的功率半导体器件，其特征在于，所述衬底的材料以及所述漂移区的材料选自碳化硅、氮化镓以及氧化镓中的至少一种；和/或
所述衬底的掺杂浓度为1×1019/cm3～5×1019/cm3，所述漂移区的掺杂浓度为1×1014/cm3～5×1017/cm3。
5.如权利要求1或2所述的功率半导体器件，其特征在于，所述第一掺杂区的掺杂浓度大于所述第二掺杂区的掺杂浓度。
6.如权利要求5所述的功率半导体器件，其特征在于，所述第一掺杂区的掺杂浓度为1018/cm3～5×1019/cm3，所述第二掺杂区的掺杂浓度为1015/cm3～1018/cm3。
7.如权利要求1或2所述的功率半导体器件，其特征在于，包括至少一个基础元胞，所述基础元胞包括所述源区、所述沟道区以及所述阱区，每个所述基础元胞的两侧分别设有一个所述基极区。
8.如权利要求7所述的功率半导体器件，其特征在于，包括至少两个基础元胞，相邻的两个所述基础元胞间通过同一基极区连接。
9.如权利要求1或2所述的功率半导体器件，其特征在于，所述沟道区的掺杂浓度为1015/cm3～1018/cm3；和/或
所述源区的掺杂浓度为5×1018/cm3～5×1019/cm3；和/或
所述基极区的掺杂浓度为5×1018/cm3～5×1019/cm3；和/或
所述阱区的掺杂浓度为1015/cm3～1018/cm3。
10.一种电子产品，其特征在于，包含如权利要求1～9任一项所述的功率半导体器件。
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107924950A (zh) * | 2015-07-10 | 2018-04-17 | 美国联合碳化硅公司 | 具有集成mos二极管的碳化硅mosfet |
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Family Cites Families (2)
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|---|---|---|---|---|
| WO2002084745A2 (en) * | 2001-04-11 | 2002-10-24 | Silicon Wireless Corporation | Power semiconductor devices and methods of forming same |
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107924950A (zh) * | 2015-07-10 | 2018-04-17 | 美国联合碳化硅公司 | 具有集成mos二极管的碳化硅mosfet |
| CN109860300A (zh) * | 2018-12-27 | 2019-06-07 | 北京顿思集成电路设计有限责任公司 | 半导体器件及其制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| 碳化硅功率器件研究现状;张玉明;汤晓燕;宋庆文;;新材料产业;20151005(第10期);全文 * |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| TA01 | Transfer of patent application right | ||
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Effective date of registration: 20231121 Address after: 523808 room 522, building 11, No. 1, Xuefu Road, Songshanhu Park, Dongguan City, Guangdong Province Applicant after: Dongguan Qingxin Semiconductor Technology Co.,Ltd. Address before: Building A1, innovation city, Songshanhu University, Dongguan, Guangdong 523000 Applicant before: Material Laboratory of Songshan Lake Applicant before: DONGGUAN University OF TECHNOLOGY |
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| GR01 | Patent grant | ||
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