CN118099221A - 一种碳化硅功率器件及其制作方法 - Google Patents

Abstract

本申请公开了一种碳化硅功率器件及其制作方法，包括：衬底层；外延层，设置于衬底层上，且外延层的一侧形成有沟槽，在沟槽侧方的外延层上形成有第一有源区；埋层区，设置于沟槽下方的外延层内，且在埋层区上形成有第二有源区；栅极，设置于第二有源区上、具有所述沟槽侧壁的一侧；源极，层叠设置于第一有源区、第二有源区及栅极上；漏极，设置于衬底层背离外延层的一侧。通过上述方式，本申请能够通过在栅极下方增加埋层区，使埋层区与栅极侧壁的第一沟道区形成调制型场效应晶体管结构，实现对栅极拐角的保护，优化栅氧电场和导通电阻折衷关系，降低器件功耗，提升器件的性能和可靠性。

Description

一种碳化硅功率器件及其制作方法

技术领域

本申请涉及领域半导体器件技术领域，特别是涉及一种碳化硅功率器件及其制作方法。

背景技术

现有的常规碳化硅功率器件中，平面型的MOS器件往往存在着栅极区域下方的氧化层所产生的电场中电场强度较高，导通电阻大的问题；而沟槽型的MOS器件的导通电阻更小，但存在沟槽下方拐角处电场强度远大于其它位置，栅氧易被提前击穿的问题。

现有技术中通过在平面型MOS器件中增加P-well的掺杂浓度来改善栅氧电场强度较高的问题，但会提高其阈值电压和导通电阻；对于沟槽型MOS器件则是通过在沟槽下方增加P型阱区、使用P+区域包围一半栅极沟槽或拓宽耗尽区构建类超结结构的方式进行改善，但是其中增加P型阱区和P+区域包围栅极沟槽的方法会导致导通电阻增大，拓宽耗尽区的方法会由于沟槽深度不足导致屏蔽区域较浅，氧化层电场强度和导通电阻的折衷关系较差。

发明内容

本申请主要提供一种碳化硅功率器件及其制作方法，以解决常规碳化硅功率器件开关速度慢、开关损耗高、氧化层电场强度和导通电阻的折衷关系较差的问题。

为解决上述技术问题，本申请采用的一个技术方案是：提供一种碳化硅功率器件，包括：衬底层；外延层，设置于所述衬底层上，且所述外延层的一侧形成有沟槽，在所述沟槽侧方的外延层上形成有第一有源区；埋层区，设置于所述沟槽下方的外延层内，且在所述埋层区上形成有第二有源区；栅极，设置于所述第二有源区上、且与所述第一有源区相邻；源极，一部分设置于所述沟槽中与所述栅极相邻并覆盖所述第二有源区，另一部分向沟槽外延伸并覆盖所述第一有源区及所述栅极；漏极，设置于所述衬底层背离所述外延层的一侧。

在一些实施例中，所述埋层区的厚度为0.6µm-1.4µm，所述埋层区的掺杂浓度至少为1×10¹⁸cm^-3，所述埋层区向所述栅极下方延伸，且不超过所述栅极背离所述第一有源区一侧的边缘。

在一些实施例中，所述外延层包括依次层叠设置于所述衬底层上的第一漂移区和电荷存储层；所述电荷存储层位于所述第一有源区和所述第二有源区之间，与所述第一有源区层叠接触；所述第一漂移区位于所述衬底层与所述电荷存储层之间，与所述第二有源区层叠接触。

在一些实施例中，所述外延层包括依次层叠设置于所述衬底层上的第一漂移区、第二漂移区和电荷存储层；所述第一漂移区位于所述埋层区和所述衬底层之间，与所述埋层区层叠接触；所述电荷存储层位于所述第一有源区和所述第二有源区之间，与所述第一有源区层叠接触；所述第二漂移区位于所述第一漂移区与所述电荷存储层之间、所述埋层区接近所述电荷存储层的一侧，与所述第二有源区层叠接触，且所述第二漂移区将所述电荷存储层与所述第一漂移区完全分隔。

在一些实施例中，所述第二漂移区的掺杂浓度不超过8×10¹⁶cm^-3。

在一些实施例中，所述电荷存储层的掺杂浓度不超过8×10¹⁶cm^-3。

在一些实施例中，所述第一有源区包括第一沟道区、第一源区和第一体区，所述第一沟道区层叠于所述外延层的上方，所述第一源区层叠于所述第一沟道区与所述栅极相邻一侧的上方，所述第一体区层叠于所述第一源区背离所述栅极一侧的所述第一沟道区的上方；所述第二有源区包括第二沟道区、第二源区和第二体区，所述第二沟道区层叠于所述埋层区的上方，所述第二源区形成于所述第二沟道区，所述栅极横跨所述第二沟道区和所述第二源区背离所述衬底层的一侧，所述第二体区层叠于所述埋层区上方、所述第二沟道区形成有所述第二源区的一侧。

为了解决上述问题，本申请还提供一种碳化硅功率器件的制作方法，包括：提供一衬底层，并在所述衬底层上形成外延层；在所述外延层上进行离子注入，形成埋层区；刻蚀所述外延层形成用于沉积栅极和源极的沟槽；在所述沟槽侧方的外延层上进行离子注入得到第一有源区，在所述沟槽内、埋层区的上方进行离子注入得到第二有源区；在所述沟槽内的所述第二有源区上设置栅极；在所述外延层背离所述衬底层的一侧形成源极，所述源极覆盖所述第一有源区、所述第二有源区和所述栅极；在所述衬底层背离所述外延层的一侧形成漏极。

在一些实施例中，所述设置栅极之前还包括：在所述第一有源区、所述第二有源区的上方和所述沟槽侧壁沉积形成栅极氧化层，所述栅极氧化层在所述第一有源区、所述第二有源区上方的厚度与在所述沟槽侧壁的厚度相同。

在一些实施例中，所述沉积方法为氧化工艺与化学气相沉积工艺相结合。

本申请的有益效果是：区别于现有技术的情况，本申请公开了一种碳化硅功率器件及其制作方法，通过使用碳化硅材料替代传统硅基材料，使器件具有更快的开关速度、更低的开关损耗和更宽的工作温度范围。通过将栅极和一半源极设置在沟槽内，使其同时具有平面型MOS器件和沟槽型MOS器件的特点，具有氧化层电场强度和导通电阻的优异折衷关系；通过在栅极下方增加埋层区，使埋层区与栅极侧壁及下方的第一沟道区形成结型场效应区，将电场分散到埋层区拐角以减少电场在栅极拐角处的集中，实现对栅极拐角的保护，避免栅氧被提前击穿；由于栅极拐角得到了有效的保护，因此漂移区和电荷存储层可以具有更高的掺杂浓度，从而提高器件的击穿电压，降低器件损耗，提高导通特性，提高存储和读取操作的速度，降低存储器件的功耗和响应时间，使器件的性能和可靠性得到提升。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：

图1是本申请提供的碳化硅功率器件实施例一的结构示意图；

图2是常规平面MOS关态时的栅氧电场强度分布示意图；

图3是半平面半沟槽MOS关态时的栅氧电场强度分布示意图；

图4是具有埋层区的半平面半沟槽MOS关态时的栅氧电场强度分布示意图；

图5是同等导通电阻规格下常规平面MOS、半平面半沟槽MOS和具有埋层区的半平面半沟槽MOS的栅极电荷-栅极源极电压关系示意图；

图6是本申请提供的碳化硅功率器件实施例二的结构示意图；

图7是本申请提供的碳化硅功率器件实施例三的结构示意图；

图8是本申请提供的碳化硅功率器件实施例四的结构示意图；

图9是本申请提供的碳化硅功率器件的制作方法一实施例流程结构示意图；

图10是本申请提供的碳化硅功率器件的制作方法一实施例流程步骤示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其他实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其他实施例相结合。

参阅图1，图1是本申请提供的碳化硅功率器件实施例一的结构示意图，该碳化硅功率器件100包括：衬底层110；外延层120，设置于衬底层110上，且外延层110的一侧形成有沟槽171，在沟槽171侧方的外延层120上形成有第一有源区140；埋层区150，设置于沟槽171下方的外延层120内，且在埋层区150上形成有第二有源区160；栅极170，设置于第二有源区160上、具有沟槽171侧壁的一侧；源极180，层叠设置于第一有源区140、第二有源区160及栅极170上；漏极190，设置于衬底层110背离外延层120的一侧。

衬底是指由半导体材料制造而成的晶圆片，可以直接进入晶圆制造生产环节生产半导体器件，也可以进行外延工艺加工生产外延片，可选地，衬底层110的类型可以为N型衬底或P型衬底。

外延层即在单晶衬底上淀积的一层薄的单晶层，本方案在衬底层110上通过外延生长或沉积方式即可形成该外延层120。该外延生长方式或沉积方式可以为物理气相沉积（Physical Vapor Deposition，PVD）、化学气相沉积（Chemical Vapor Deposition，CVD）、分子束外延（Molecular Beam Epitaxy，MBE）或液相外延（Liquid Phase Epitaxy，LPE）等方式，本申请对此不做具体限制。

可选地，外延层的掺杂类型可以为N型掺杂或P型掺杂，且外延层120的掺杂类型应与衬底层110对应。

在第一有源区130和第二有源区140内包括预设的N型区域和预设的P型区域，其中，N型区域和P型区域的设置取决于器件的类型和结构。第一有源区140和第二有源区160是通过将如铝、硼和镓等三价元素的离子注入掺杂到预设的P型区域，磷、砷和氮等五价元素的离子重掺杂注入到预设的N型区域，并根据预设浓度和位置的不同调整注入的角度、速度和注入量。

可选地，埋层区150的掺杂类型可以为P+掺杂或N+掺杂。当埋层区150的掺杂类型为P+掺杂时，以铝作为主要的掺杂剂。铝可以在晶体中引入空穴，从而呈现P型半导体特性，铝通常通过扩散或离子注入的方式掺杂到硅片中形成埋层区。当埋层区150的掺杂类型为N+掺杂时，用氮、磷或砷作为主要的掺杂剂，通过氮、磷或砷在晶体中引入电子，从而呈现N型半导体特性。

栅极170的多晶硅沉积是通过CVD或PVD等技术，在硅片表面沉积一层多晶硅膜，用于形成器件的栅极结构；栅极多晶硅掺杂方法包括离子注入和扩散等技术，通过在多晶硅表面注入或扩散掺杂剂，改变多晶硅的电性能，通过掺杂可以调节多晶硅的导电性能，提高栅极的导电性能和稳定性。

源极180是利用金属沉积材料包括镍、铬、钛、锆和钴等金属材料或者其经过化合得到的其他具备较好的导电性和导热性的材料进行沉积，以实现导电连接和其他功能。

漏极190，设置于衬底层110背离外延层120的一侧，漏极190可以通过沉积、蒸镀或溅射的方式形成于衬底层110背离外延层120的一侧。可选地，漏极190的材料可以为金属材料、多晶硅材料或其他导电材料。

该碳化硅功率器件100在外延层120上添加埋层区，使埋层区150与栅极170侧壁的第一有源区140，第二有源区160构成结型场效应区，具体地，源极180接地或低电平，漏极190接高电平，在漏极190和源极180之间的电压小于某一阈值时，MOS管100处于关断状态，此时栅极170和源极180或栅极170和漏极190之间的电压较大，第二有源区160、埋层区150和第一有源区140，第二有源区160之间的P-N结会形成一个结型场效应晶体管（JunctionField Effect Transistor，JFET）的结构，从而改变了栅极-漏极之间的电场分布，将在拐角处的电场分散到埋层区150的拐角处，通过这种JFET效应可以减少电场在栅极拐角处的集中，避免漏电流的发生，从而有效地保护栅极拐角，提升器件的可靠性。

同时，该碳化硅器件还具有半平面半沟槽结构，对于平面型的MOS，存在着栅极区域上方的氧化层所产生的电场中电场强度较高，导通电阻大的问题；而沟槽型的MOS器件的导通电阻更小，但存在沟槽下方拐角处电场强度远大于其它位置的问题，同等外加电压和相同栅氧厚度的情况下，沟槽拐角电场强度约为平面MOS栅氧中部电场的3倍，栅氧易被提前击穿。而本器件采用了半平面半沟槽的结构，同时具有平面沟道与垂直沟道，将栅极和一部分源极置入沟槽中，兼具平面MOS和沟槽MOS的特点，既有较小的导通电阻，也能更好地平衡电场分布，使原本聚集在栅极区域下方氧化层和沟槽拐角处的电场被分散，减小了栅极被提前击穿的风险。同时，由于半平面半沟槽的结构改变了栅极形状，栅极与漏极的重叠面积减小，因此栅漏电荷Qgd，栅漏电容Cgd(也称为米勒电容)均有效减小，提升了器件开关速度，降低了开关损耗。

例如，在漏极-源极电压Vds=1200-1350V，栅极-源极电压Vgs=0V的关态时，设置栅氧厚度为30nm，根据图2所示，此时常规平面型MOS器件的电场峰值位于栅极下方氧化层中部位置，栅氧电场达到4.577MV/cm；根据图3所示，此时半平面半沟槽MOS器件的电场峰值位于栅极下方拐角处，栅氧电场达到4.077MV/cm，相较于常规的平面MOS有所减小；根据图4所示，此时碳化硅功率器件100的电场峰值位于埋层区的底部拐角处，而栅极下方拐角处的电场仅有1.707MV/cm，远小于常规平面型MOS和半平面半沟槽MOS，能够更好的保护栅极拐角，提升器件可靠性。

进一步地，由于该器件改变了栅极和源极的形状，从而减小了栅极与漏极重叠的面积，降低了Cgd；此外，增加埋层区的结构相当于在栅极-漏极电容Cgd上串联一个大电容，Cgd会影响MOS器件的高频特性，串联一个大电容可以降栅极漏极之间的总电容，使得碳化硅功率器件100可以工作在更高的频率下；具体地，源极180接地或低电平，漏极190接高电平，在漏极190和源极180之间的电压大于于某一阈值时，MOS管100处于开启状态，此时Cgd充电，当在漏极190和源极180之间的电压小于上述阈值时，MOS管100关闭，Cgd放电；MOS管100完全开启需要Cgd充满电荷，完全关闭需要Cgd释放所以电荷，因此Cgd电荷容量大小决定了充放电时间，串联一个大电容可以减小总电容，使充放电时间变短；通过减小Cgd和栅极-漏极电荷Qgd，可以有效提高开关速度，减小开关损耗，提高电路的效率，降低静态功耗和动态功耗，提高电路的能效比，提高电路的提高电路的稳定性和可靠性。

当栅极电压发生变化时，漏极-源极电压并不会立即按照栅极电压的变化而变化，而是会有一个短暂的延迟。这种延迟是由于栅极电荷的积累和漏极-源极电容的影响所导致的。在这个延迟期间，漏极-源极电压保持在一个稳定的水平，形成了一个平台状的电压曲线，这个稳定的阶段就被称为米勒平台。参阅图5，图5是同等导通电阻规格下常规平面MOS(蓝色曲线)、半平面半沟槽MOS（绿色曲线）和具有埋层区的半平面半沟槽MOS（红色曲线）的栅极电荷Qg-栅极电压Vg的关系示意图，图中纵轴表示栅极电压Vg（单位V），横轴表示栅极电荷Qg（单位C）。相较于常规平面MOS和半平面半沟槽MOS，碳化硅功率器件100几乎不存在米勒平台，开关特性明显提升。

可选地，埋层区150的厚度为0.6µm-1.4µm，埋层区150的掺杂浓度至少为1×10¹⁸cm^-3，埋层区150向栅极170下方外延，且不超过栅极170背离第一有源区140一侧的边缘。

具体地，埋层区150的厚度可以是0.6µm、1µm、1.2µm、1.3µm、1.4µm。

若埋层区150的厚度大于1.4µm，或延伸宽度超过栅极170边缘，会导致电场分布状态改变，升高导通电阻，劣化电场强度和导通电阻的折衷关系。控制埋层区的掺杂浓度可以影响器件的工作频率和电容特性。较高的掺杂浓度可以提高器件的速度和响应时间，但同时会使电子通路减小，导通电阻增加。控制掺杂浓度还可以影响埋层区和衬底层之间的PN结的电场分布，进而影响器件的击穿电压和耐压能力。类似地，较大的埋层区厚度也可以提高器件的开关速度和响应时间，但同时也会造成导通电阻增加。

可选地，参阅图6，图6是本申请提供的碳化硅功率器件实施例二的结构示意图，该碳化硅功率器件100中，外延层120包括依次层叠设置于所述衬底层上的第一漂移区121和电荷存储层122；电荷存储层122位于第一有源区140和第二有源区160之间，与第一有源区140层叠接触；第一漂移区121位于衬底层110与电荷存储层122之间，与第二有源区160层叠接触。

第一漂移区121位于导电通道之下，通过在源极180和栅极170之间施加电压，可以形成沟道区域，这个沟道区域就在栅极170下方的第一漂移区121内，因此，第一漂移区121对器件的电压控制精度和响应速度起到关键作用，第一漂移区121承载了大部分的电荷，可以帮助维持器件的反偏电压，同时，它还可以帮助维持源极180和漏极190之间的电场分布，确保器件性能的稳定。

电荷存储层是一种用于控制半导体器件中的载流子注入的材料层，电荷存储层122的主要功能是存储电荷，当栅极170电压改变时，电荷存储层122可以吸收或释放电荷，进而调控导电沟道的形成和变化。这种调控机制使得器件能够精确地控制电流的大小和流动方向，电荷存储层122增强了栅极对沟道的控制能力，有助于提高器件的开关速度和响应速度。

在原有的外延层结构中细分第一漂移区和电荷存储层，可以增强器件对电荷的控制能力，进一步提升器件的开关速度和稳定性。

可选地，参阅图7，图7是本申请提供的碳化硅功率器件实施例三的结构示意图，该碳化硅功率器件中外延层120包括依次层叠设置于所述衬底层110上的第一漂移区121、第二漂移区123和电荷存储层122；第一漂移区121位于埋层区150和衬底层110之间，与埋层区150层叠接触；电荷存储层122位于第一有源区140和第二有源区160之间，与第一有源区140层叠接触；第二漂移区123位于第一漂移区121与电荷存储层122之间、埋层区150接近电荷存储层122的一侧，与第二有源区160层叠接触，且第二漂移区123将电荷存储层122与第一漂移区121完全分隔。

通过在第一漂移区121和电荷存储区122的基础上进一步划分出第二漂移区123，可以更有效地分散电场，降低单个区域的电场强度，从而提高整个器件的耐压能力；这种设计还可以使得器件在高电压条件下更加稳定，减少因高电压导致的击穿风险。通过将漂移区分为多个部分，每个部分可以独立优化，从而在整个器件中实现更均匀的电流分布；多个漂移区的设计有助于降低器件的总电阻，减少电流通过时的能量损失，进而降低功耗，还可以使得栅极170对沟道的控制更加精细和快速；另外，由于每个漂移区都可以独立响应栅极电压的变化，因此整个沟道的形成和消失过程可以更加迅速，从而提高器件的开关速度和响应速度。同时，多个漂移区还会提供更多的散热路径，减少热量集中在单一区域，从而提高器件的热稳定性。

可选地，其中第二漂移区123的掺杂浓度不超过8×10¹⁶cm-3。

可选地，其中电荷存储层122的掺杂浓度不超过8×10¹⁶cm-3。

相较于常规平面型MOS和无埋层区结构的半平面半沟槽MOS，该碳化硅功率器件100的埋层区结构提高了对栅极拐角的保护程度，因此第二漂移区和电荷存储层允许更高的掺杂浓度，通过调整第二漂移区123的掺杂浓度，可以进一步优化电阻分布，进一步提高效率；通过调整电荷存储层的掺杂浓度可以优化阈值电压，使得MOSFET在不同的工作条件下都能达到最佳的性能。

参阅图8，图8是本申请提供的碳化硅功率器件实施例四的结构示意图。进一步地，第一有源区140包括第一沟道区141、第一源区142和第一体区143，所述第一沟道区141层叠于外延层120的上方，第一源区142层叠于第一沟道区与栅极170相邻一侧的上方，第一体区143层叠于第一源区142背离栅极170一侧的第一沟道区141的上方；第二有源区160包括第二沟道区163、第二源区162和第二体区161，第二沟道区163层叠于埋层区150的上方，第二源区162形成于第二沟道区163，栅极170横跨第二沟道区163和第二源区162背离衬底层110的一侧，第二体区161层叠于埋层区150上方、第二沟道区163形成有第二源区162的一侧。

第一沟道区141和第二沟道区163为P型阱（P-well），是半导体器件中的一种结构，主要用于形成N沟道。

第一源区142和第二源区162是高浓度掺杂区，其主要目的是为了实现欧姆接触，作为元件引脚与工作半导体之间的桥梁，确保电流能够顺畅地通过。

在上述结构中，第一沟道区141、埋层区和第二沟道区163共同形成JFET效应，减小栅极拐角处的电场，有效保护栅极氧化物，提升器件的可靠性。

对于上述的碳化硅功率器件100的各个结构，根据不同的使用情况，其极性可以对应更该。例如，当碳化硅功率器件100为N-MOS时，对应地，衬底层110为N型衬底，第一漂移区121和第二漂移区122为N型漂移区，第一有源区140和第二有源区160中，第一体区143和第二体区161为P+型掺杂，第一源区142和第二源区162为N+型掺杂，第一沟道区141和第二沟道区163为P-well。同样地，当碳化硅功率器件100为P-MOS时，其它结构区域的掺杂类型也对应改变。

基于上述结构，参阅图9和图10，图9是本申请提供的碳化硅功率器件的制作方法一实施例流程结构示意图，图10是本申请提供的碳化硅功率器件的制作方法一实施例流程步骤示意图，该碳化硅功率器件的制作方法包括：

步骤10：提供一衬底层110，并在衬底层110上形成外延层120。

衬底是指由半导体材料制造而成的晶圆片，可以直接进入晶圆制造生产环节生产半导体器件，也可以进行外延工艺加工生产外延片，衬底层110即导电类型为N型的通过电子进行导电的衬底，可以通过掺杂氮、磷、砷等五价元素得到。本方案采用的衬底层110优选为碳化硅衬底，该衬底可以是由晶圆制造厂提供的，也可以是自行通过对碳化硅粉末进行单晶生长和晶圆切割、磨平及抛光等步骤制造得到的，本申请对此不做具体限制。可选地，在得到衬底层110之后还可以进行晶圆片清洗，如化学清洗、机械清洗和热处理等，以确保硅片表面的清洁度，以减少后续工序中的缺陷和不良率，同时，正确的清洗方法和参数设置也是非常重要的，否则可能会对衬底表面造成损伤或引入新的污染物。

外延层即在衬底上淀积的一层薄的单晶层，本方案在衬底层110上通过外延生长或沉积方式即可形成该外延层120。该外延生长方式或沉积方式可以为物理气相沉积PVD、化学气相沉积CVD、分子束外延MBE或液相外延LPE等方式，本申请对此不做具体限制。优选地，该外延层120和衬底层110为同质的碳化硅材料，这种同质的碳化硅材料使得外延层120与衬底之间具有良好的晶格匹配，从而减少了缺陷和应力，有利于提升该器件制作的成品率，并有利于器件更好地发挥其性能。

可选地，外延层120包括依次层叠外延形成于衬底层上110上的第一漂移区121和高浓度掺杂的电荷存储层122。

可选地，外延层还可以包括依次层叠外延形成于衬底层110上的第一漂移区121、第二漂移区123和高浓度掺杂的电荷存储层122。

其中，第一漂移区121、第二漂移区123和电荷存储层122均可以通过PVD、CVD、MBE或LPE等方式外延生长并离子注入得到，在此不再赘述。

步骤20：在外延层120上进行离子注入，形成埋层区150。

埋层区的成分通常包括铝作为主要的掺杂剂。铝可以在晶体中引入空穴，从而使硅片呈现P型半导体特性，铝通常通过扩散或离子注入的方式掺杂到硅片中形成埋层区。

离子注入是一种将杂质元素的原子经离子化后形成带电的杂质离子，使其在强电场下加速，获得较高的能量后直接轰击到半导体器件相应区域中，再经过退火，使杂质激活，在半导体片内形成一定的杂质分布的掺杂过程。

优选地，埋层区150的厚度为0.6µm-1.4µm，埋层区150的掺杂浓度至少为1×10¹⁸cm^-3，埋层区150向栅极170下方外延，且不超过栅极170背离第一有源区140一侧的边缘。

通过离子注入的方式在外延层120内注入埋层区，以形成器件内的JFET效应，保护栅极拐角处不被击穿。

步骤30：刻蚀外延层120形成用于沉积栅极170和源极180的沟槽171。

刻蚀是一种用化学方法或者物理方法有选择地从晶圆片表面取出不需要的材料的过程，其是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。

优选地，刻蚀外延层120的方法为干法刻蚀。通过干法刻蚀或其它的刻蚀方法可以得到用于沉积栅极170和源极180的沟槽171，形成半平面半沟槽的MOS结构，以改善单一类型MOS氧化层电场强度和导通电阻的折衷关系差的问题。

步骤40：在沟槽侧方的外延层120上进行离子注入得到第一有源区140，在沟槽内、埋层区150的上方进行离子注入得到第二有源区160。

可选地，第一有源区140包括第一沟道区141、第一源区142和第一体区143；第二有源区160包括第二沟道区163、第二源区162和第二体区161。

该步骤所形成的第一有源区140和第二有源区160即是将如铝、硼和镓等三价元素的离子注入掺杂到预设的P型区域如第一沟道区141和第二沟道区等，磷、砷和氮等五价元素的离子重掺杂注入到预设的N型区域如第一源区142和第二源区162，并根据预设浓度和位置的不同调整注入的角度、速度和注入量。

步骤50：在沟槽171内的第二有源区160上设置栅极170；

该步骤即在前述步骤的基础上形成栅极170所需具备的栅极氧化层和栅极170材料，栅极材料通常由金属或者半导体材料制成，具有良好的导电性和稳定性。

进一步地，设置栅极170之前还包括：在第一有源区140、第二有源区160的上方和沟槽侧壁沉积形成栅极氧化层130，栅极氧化层130在第一有源区140、第二有源区160上方的厚度与在沟槽侧壁的厚度相同。

栅极氧化层130用来隔离栅极170和其他材料层，避免栅极170电流的泄漏，减小栅极170与其他金属层之间的寄生电容，有利于提升栅极170控制能效，提升器件的可靠性和稳定性。

可选地，沉积形成栅极氧化层130的沉积方法为氧化工艺与化学气相沉积工艺相结合。

这一步骤是利用氧化工艺结合CVD获得底部与侧壁厚度均一的栅极氧化层，其中，氧化工艺包括但不限于干法氧化和湿法氧化。

干法氧化是通过将晶片置于氧化气氛中，通常使用氧气或氮氧混合气体，通过高温热处理使氧气与硅表面反应生成二氧化硅氧化层。湿法氧化是通过将晶片浸泡在含氧化剂的酸性或碱性溶液中，如H2O2、NH4OH等，使氧化剂与硅表面反应生成氧化层。

进一步地，在栅极氧化层130的底部和侧壁形成后，进行栅极多晶硅沉积及掺杂以形成栅极。

栅极多晶硅沉积是通过CVD或PVD等技术，在硅片表面沉积一层多晶硅膜，用于形成器件的栅极结构；栅极多晶硅掺杂方法包括离子注入和扩散等技术，通过在多晶硅表面注入或扩散掺杂剂，改变多晶硅的电性能，通过掺杂可以调节多晶硅的导电性能，提高栅极的导电性能和稳定性。

进一步地，对沉积后的栅极170进行刻蚀，并通过CVD工艺沉积层间隔离介质。

步骤60：在外延层120背离衬底层110的一侧沉积源极180，源极180覆盖第一有源区140、第二有源区160和栅极170；

通过刻蚀形成接触孔，并进行金属沉积形成欧姆接触，形成源极180。

源极180是利用金属沉积材料包括镍、铬、钛、锆和钴等金属材料或者其经过化合得到的其他具备较好的导电性和导热性的材料进行沉积，以实现导电连接和其他功能。

欧姆接触是金属与半导体之间的接触，而其接触面的电阻值远小于半导体本身的电阻，使得组件操作时，大部分的电压降在于活动区而不是接触界面上；良好的欧姆接触能够确保电流在金属与半导体之间顺畅地流动，而不会产生显著的电压降。

步骤70：在衬底层110背离外延层120的一侧沉积漏极190。

区别于现有技术的情况，本申请提供一种碳化硅功率器件及其制作方法，通过在外延层120刻蚀形成沉积栅极170和源极180的沟槽，使器件同时具有平面型和沟槽型的特点，并且在外延层内设置埋层区150，在外延层上形成第一有源区140和第二有源区160，使第一有源区140、第二有源区160和埋层区150形成JFET效应，实现对栅极拐角的保护，提升器件的可靠性，优化氧化层电场强度和导通电阻的折衷关系，降低器件功耗，提升器件的性能。

可选地，漏极190的形成方式还可以为蒸镀或溅射。

以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (10)

1.一种碳化硅功率器件，其特征在于，包括：

衬底层；

外延层，设置于所述衬底层上，且所述外延层的一侧形成有沟槽，在所述沟槽侧方的外延层上形成有第一有源区；

埋层区，设置于所述沟槽下方的外延层内，且在所述埋层区上形成有第二有源区；

栅极，设置于所述第二有源区上、且与所述第一有源区相邻；

源极，一部分设置于所述沟槽中与所述栅极相邻并覆盖所述第二有源区，另一部分向沟槽外延伸并覆盖所述第一有源区及所述栅极；

漏极，设置于所述衬底层背离所述外延层的一侧。

2.根据权利要求1所述的碳化硅功率器件，其特征在于，所述埋层区的厚度为0.6µm-1.4µm，所述埋层区的掺杂浓度至少为1×10¹⁸cm^-3，所述埋层区向所述栅极下方延伸，且不超过所述栅极背离所述第一有源区一侧的边缘。

3.根据权利要求1所述的碳化硅功率器件，其特征在于，所述外延层包括依次层叠设置于所述衬底层上的第一漂移区和电荷存储层；

所述电荷存储层位于所述第一有源区和所述第二有源区之间，与所述第一有源区层叠接触；

所述第一漂移区位于所述衬底层与所述电荷存储层之间，与所述第二有源区层叠接触。

4.根据权利要求1所述的碳化硅功率器件，其特征在于，所述外延层包括依次层叠设置于所述衬底层上的第一漂移区、第二漂移区和电荷存储层；

所述第一漂移区位于所述埋层区和所述衬底层之间，与所述埋层区层叠接触；

所述电荷存储层位于所述第一有源区和所述第二有源区之间，与所述第一有源区层叠接触；

所述第二漂移区位于所述第一漂移区与所述电荷存储层之间、所述埋层区接近所述电荷存储层的一侧，与所述第二有源区层叠接触，且所述第二漂移区将所述电荷存储层与所述第一漂移区完全分隔。

5.根据权利要求4所述的碳化硅功率器件，其特征在于，所述第二漂移区的掺杂浓度不超过8×10¹⁶cm^-3。

6.根据权利要求3或4所述的碳化硅功率器件，其特征在于，所述电荷存储层的掺杂浓度不超过8×10¹⁶cm^-3。

7.根据权利要求1所述的碳化硅功率器件，其特征在于，所述第一有源区包括第一沟道区、第一源区和第一体区，所述第一沟道区层叠于所述外延层的上方，所述第一源区层叠于所述第一沟道区与所述栅极相邻一侧的上方，所述第一体区层叠于所述第一源区背离所述栅极一侧的所述第一沟道区的上方；

所述第二有源区包括第二沟道区、第二源区和第二体区，所述第二沟道区层叠于所述埋层区的上方，所述第二源区形成于所述第二沟道区，所述栅极横跨所述第二沟道区和所述第二源区背离所述衬底层的一侧，所述第二体区层叠于所述埋层区上方、所述第二沟道区形成有所述第二源区的一侧。

8.一种碳化硅功率器件的制作方法，其特征在于，包括：

提供一衬底层，并在所述衬底层上形成外延层；

在所述外延层上进行离子注入，形成埋层区；

刻蚀所述外延层形成用于沉积栅极和源极的沟槽；

在所述沟槽侧方的外延层上进行离子注入得到第一有源区，在所述沟槽内、埋层区的上方进行离子注入得到第二有源区；

在所述沟槽内的所述第二有源区上设置栅极；

在所述外延层背离所述衬底层的一侧形成源极，所述源极一部分设置于所述沟槽中与所述栅极相邻并覆盖所述第二有源区，另一部分向沟槽外延伸并覆盖所述第一有源区及所述栅极；

在所述衬底层背离所述外延层的一侧形成漏极。

9.根据权利要求8所述的碳化硅功率器件的制作方法，其特征在于，所述设置栅极之前还包括：

在所述第一有源区、所述第二有源区的上方和所述沟槽侧壁沉积形成栅极氧化层，所述栅极氧化层在所述第一有源区、所述第二有源区上方的厚度与在所述沟槽侧壁的厚度相同。

10.根据权利要求9所述的碳化硅功率器件的制作方法，其特征在于，所述沉积方法为氧化工艺与化学气相沉积工艺相结合。