CN111755520B - 一种集成jbs的碳化硅umosfet器件 - Google Patents
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Abstract
本发明涉及一种集成JBS的碳化硅UMOSFET器件，包括N+衬底区、N‑外延区、P‑阱区、N+注入区、第一P+注入区、第二P+注入区、栅极、源极以及漏极，其中，栅极的深度小于第一P+注入区的深度，第二P+注入区与第一P+注入区间隔设置且深度一致，源极与P‑阱区、N+注入区、第一P+注入区、第二P+注入区的界面为欧姆接触，源极与N‑外延区的界面为肖特基接触。本发明集成JBS的碳化硅UMOSFET器件，在经过刻蚀形成的较薄的N‑外延区表面进行P+注入，使得P+注入区的深度更大，能进一步改善器件的击穿特性。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种集成JBS的碳化硅UMOSFET器件。
背景技术
近年来，随着电力电子系统的不断发展，对系统中的功率器件提出了更高的要求。硅(Si)基电力电子器件由于材料本身的限制已无法满足系统应用的要求，碳化硅(SiC)材料作为第三代半导体材料的代表，在诸多特性上均远好于硅材料。碳化硅MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金氧半场效晶体管)器件作为近些年商业化的器件，在导通电阻、开关时间、开关损耗和散热性能等方面，均有着替代现有IGBT((Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)的巨大潜力。
垂直结构的UMOSFET相对于横向结构的MOSFET，具有导通电阻小，元胞尺寸小的优点，具有广阔的应用前景。但是，由于碳化硅材料的禁带宽度较大，碳化硅UMOSFET器件内部集成的寄生PiN二极管开启电压大多在3V左右，无法为器件本身提供续流作用，导致碳化硅UMOSFET器件内部本身的续流能力较弱。因此，在全桥等电力电子系统应用中，经常要反并联一个额外的肖特基二极管作为续流二极管使用，大大增加了电路系统的复杂程度和成本。另外，在阻断模式下，由于栅槽拐角处柵氧的强电场会引发一系列可靠性问题。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种集成JBS的碳化硅UMOSFET器件。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种集成JBS的碳化硅UMOSFET器件，包括：
N+衬底区；
N-外延区，设置在所述N+衬底区上；
P-阱区，设置在所述N-外延区上；
N+注入区，设置在所述P-阱区上；
第一P+注入区，位于所述N-外延区内部；
第二P+注入区，位于所述N-外延区内部，且与所述第一P+注入区间隔设置；
栅极，与所述P-阱区和所述N+注入区相邻设置，且部分位于所述N-外延区和所述第一P+注入区的内部，所述栅极的深度小于所述第一P+注入区的深度；
源极，设置在所述P-阱区和所述N+注入区的侧壁、以及所述N+注入区、所述第一P+注入区、所述N-外延区和所述第二P+注入区上，所述源极与所述N-外延区的界面为肖特基接触；
漏极，设置在所述N+衬底区下表面。
在本发明的一个实施例中，所述源极与所述P-阱区、所述N+注入区、所述第一P+注入区、所述第二P+注入区的界面为欧姆接触。
在本发明的一个实施例中，所述第二P+注入区的深度与所述第一P+注入区的深度一致。
在本发明的一个实施例中，所述栅极包括栅槽和设置在所述栅槽内部的栅极层，所述栅槽内壁与所述栅极层之间设置有栅介质层。
在本发明的一个实施例中，所述栅槽的深度为0.7μm-2μm，宽度为0.5μm-2μm。
在本发明的一个实施例中，所述P-阱区的深度为0.3μm-1.0μm，宽度为0.3μm-1.0μm，所述P-阱区为高斯掺杂，表面掺杂浓度为5×1016cm-3，峰值掺杂浓度为5×1018cm-3。
在本发明的一个实施例中，所述N+注入区的深度为0.1μm-0.5μm，宽度0.3μm-1μm，掺杂浓度为1×1019-1×1020cm-3。
在本发明的一个实施例中，所述第一P+注入区和所述第二P+注入区的深度为1.7μm-5μm，掺杂浓度为1×1019-1×1020cm-3，所述第一P+注入区的宽度为1.2μm-1.5μm，所述第二P+注入区的宽度为0.5μm-1μm。
在本发明的一个实施例中，所述第一P+注入区和所述第二P+注入区之间的间距为1.5μm-5μm。
在本发明的一个实施例中，所述栅极位于所述第一P+注入区内部的宽度为0.2μm-0.7μm。
与现有技术相比，本发明的有益效果在于：
1、本发明的集成JBS的碳化硅UMOSFET器件，在器件内集成了肖特基二极管结构，避免了在应用过程中需要反并联额外的肖特基二极管作为续流二极管，在提升器件续流能力的同时，减小了器件元胞面积，从而降低器件制备成本。
2、本发明的集成JBS的碳化硅UMOSFET器件，第一P+注入区和第二P+注入区的深度大于栅槽深度，且第一P+注入区包围部分栅槽，可以有效度降低栅槽拐角处的电场，另外，在经过刻蚀形成的较薄的N-外延区表面进行P+注入，使得P+注入区的深度更大，能进一步改善器件的击穿特性。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的一种集成JBS的碳化硅UMOSFET器件的结构示意图；
图2a-图2h是本发明实施例提供的一种集成JBS的碳化硅UMOSFET器件的工艺示意图。
1-N+衬底区；2-N-外延区；3-P-阱区；4-N+注入区；5-第一P+注入区；6-第二P+注入区；7-源极；8-漏极；9-栅槽；10-栅极层；11-栅介质层。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种集成JBS的碳化硅UMOSFET器件进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
实施例一
请参见图1，图1是本发明实施例提供的一种集成JBS(JunctionBarrierschottky，结势垒肖特基)的碳化硅UMOSFET器件的结构示意图。如图所示，本发明实施例的集成JBS的碳化硅UMOSFET器件，包括：
N+衬底区1；
N-外延区2，设置在N+衬底区1上；
P-阱区3，设置在N-外延区2上；
N+注入区4，设置在P-阱区3上；
第一P+注入区5，位于N-外延区2内部；
第二P+注入区6，位于N-外延区2内部，且与第一P+注入区5间隔设置；
栅极，与P-阱区3和N+注入区4相邻设置，且部分位于N-外延区2和第一P+注入区5的内部，栅极的深度小于第一P+注入区5的深度；
源极7，设置在P-阱区3和N+注入区4的侧壁、以及N+注入区4、第一P+注入区5、N-外延区2和第二P+注入区6上，源极7与N-外延区2的界面为肖特基接触；
漏极8，设置在N+衬底区1下表面。
在本实施例中，源极7与P-阱区3、N+注入区4、第一P+注入区5、第二P+注入区6的界面为欧姆接触。
在本实施例中，栅极包括栅槽9和设置在栅槽9内部的栅极层10，栅槽9内壁与栅极层10之间设置有栅介质层11。第二P+注入区6的深度与第一P+注入区5的深度一致。即就是第一P+注入区5和第二P+注入区6的深度均大于栅槽9的深度。
在本实施例中，肖特基接触位于第一P+注入区5和第二P+注入区6之间，即相应的结势垒肖特基二极管位于MOSFET器件中两个相邻的源极(第一P+注入区5和第二P+注入区6)之间。也就是在器件内集成了肖特基二极管结构，避免了在应用过程中需要反并联额外的肖特基二极管作为续流二极管，在提升器件续流能力的同时，减小了器件元胞面积，从而降低器件制备成本。
在本实施例中，设置的第一P+注入区5和第二P+注入区6的深度大于栅槽9(即栅极)的深度，且第一P+注入区5包围部分栅槽9，可以有效屏蔽栅槽9拐角处的高电场，提高了栅氧可靠性和器件耐压能力，进一步改善器件的击穿特性，另外，本申请的器件通过在经过刻蚀减薄的N-外延区2表面进行P+注入，使得P+注入区的深度更大，能进一步改善器件的击穿特性。
优选地，栅槽9的深度为0.7μm-2μm，宽度为0.5μm-2μm。若栅槽9的深度太大，会增加制作难度，深度太小则增加结深作用不明显。栅槽9宽度太小，也不利于相应结深的增加。
可选地，N+衬底区1的厚度为200μm-500μm，掺杂浓度为5×1018cm-3。
可选地，N-外延区2的厚度为6μm-12μm，掺杂浓度为6×1015cm-3。
可选地，P-阱区3的深度为0.3μm-1.0μm，宽度为0.3μm-1.0μm，P-阱区3为高斯掺杂，表面掺杂浓度为5×1016cm-3，峰值掺杂浓度为5×1018cm-3。
可选地，N+注入区4的深度为0.1μm-0.5μm，宽度0.3μm-1μm，掺杂浓度为1×1019-1×1020cm-3。
可选地，第一P+注入区5和第二P+注入区6的深度为1.7μm-5μm，掺杂浓度为1×1019-1×1020cm-3，第一P+注入区5的宽度为1.2μm-1.5μm，第二P+注入区6的宽度为0.5μm-1μm。
可选地，栅极位于第一P+注入区5内部的宽度为0.2μm-0.7μm，也就是第一P+注入区5的左侧边缘距离栅槽9的右侧边缘的长度为0.2μm-0.7μm。
优选地，第一P+注入区5和第二P+注入区6之间的间距为1.5μm-5μm。若第一P+注入区5和第二P+注入区6之间的间距太小，相应的肖特基接触的区域无法很好地导通，若第一P+注入区5和第二P+注入区6之间的间距太大，整个器件的漏电流会过大，且器件面积过大，均不利于器件性能的提高。
在本实施例中，栅极层10为多晶硅材料，栅介质层11为SiO2材料。源极7为钛、镍、钼或钨材料，漏极8为钛、镍或银材料。
本实施例的集成JBS的碳化硅UMOSFET器件，在器件内集成了肖特基二极管结构，避免了在应用过程中需要反并联额外的肖特基二极管作为续流二极管，在提升器件续流能力的同时，减小了器件元胞面积，从而降低器件制备成本。另外，第一P+注入区5和第二P+注入区6的深度大于栅槽9深度，且第一P+注入区5包围部分栅槽9，可以有效度降低栅槽9拐角处的电场，进一步改善器件的击穿特性，而且在经过刻蚀形成的较薄的N-外延区表面进行P+注入，使得P+注入区的深度更大，能进一步改善器件的击穿特性。
实施例二
请参见图2a-图2h，图2a-图2h是本发明实施例提供的一种集成JBS的碳化硅UMOSFET器件的工艺示意图，该制备方法包括如下步骤：
步骤a：在N+衬底区1上采用外延生长的方式形成N-外延区2，如图2a所示。
先对厚度为350μm，掺杂浓度为5×1018cm-3的SiC衬底进行RCA标准清洗，然后在N+衬底区1上外延生长厚度为10μm，掺杂浓度为6×1015cm-3的N-外延区2。
步骤b：在N-外延区2上表面进行阱注入，形成P-阱区3，在P-阱区3内进行N离子注入，形成N+注入区4，如图2b所示。
在N-外延区2上沉积形成掩模层，通过光刻刻蚀工艺形成掩模图形，对部分N-外延区2表面进行阱注入，注入离子为Al离子，掺杂浓度为5×1016cm-3，形成P-阱区3。在P-阱区3内进行N离子注入，掺杂浓度为1×1019cm-3，形成N+注入区4，最后去胶，去刻蚀掩膜层。
步骤c：形成突出的P-阱区3和N+注入区4，如图2c所示。
在上表面沉积形成掩模层，通过光刻刻蚀工艺形成掩模图形，再通过ICP刻蚀方法，刻蚀如图2c所示的部分深度的N-外延区2，形成突出的P-阱区3和N+注入区4，最后去胶，去刻蚀掩膜层。
步骤d：在N-外延区2上表面进行离子注入，形成第一P+注入区5和第二P+注入区6，如图2d所示。
在N-外延区2上沉积形成掩模层，通过光刻刻蚀工艺形成掩模图形，通过Al离子注入手段，对N-外延区2表面进行离子注入，掺杂浓度为1×1019cm-3，形成第一P+注入区5和第二P+注入区6，最后去胶，去刻蚀掩膜层。第一P+注入区5位于P-阱区3和N+注入区4的右下方，第一P+注入区5与第二P+注入区6之间具有间隔，并且控制间隔的距离为2μm，第一P+注入区5和第二P+注入区6的深度相等。
在本实施例中，离子注入完成后，利用碳膜溅射机在N-外延区2上表面形成碳膜，然后，通过高温退火对注入的离子(注入的所有离子)进行激活，退火温度为1650℃，退火时间为45min，之后通过氧化方法去除碳膜。
步骤e：刻蚀形成栅槽9，如图2e所示。
在器件表面上沉积形成掩模层，通过光刻刻蚀工艺形成掩模图形，再通过ICP刻蚀方法，再通过ICP刻蚀方法，刻蚀部分宽度的N+注入区4、部分宽度的P-阱区3、部分宽度的第一P+注入区5和部分深度的N-外延区2以形成栅槽9，栅槽9的宽度为2μm，深度为0.8μm，最后去胶，去刻蚀掩膜层。本实施例中，栅槽9的右侧边缘距离第一P+注入区5的左侧边缘距离的长度为0.4μm。
步骤f：制备栅极，如图2f所示。
在栅槽9的内表面进行牺牲氧化，形成牺牲氧化层，再去除牺牲氧化层，之后采用热氧化方法生长一层二氧化硅，作为栅介质层11，并在一氧化氮的氛围内退火，退火温度1200℃，退火时间1h。采用化学气相沉积方法，沉积高掺多晶硅层，再通过光刻和刻蚀，形成多晶硅的栅极层10。
步骤g：制备源极7，如图2g所示。
在P-阱区3的左侧壁、N+注入区4的左侧壁与部分上表面、第一P+注入区5的部分上表面和第二P+注入区6上表面沉积金属铝，并在氩气氛围下进行快速热退火工艺，退火温度1000℃，退火时间3min，以在金属铝与P-阱区3、N+注入区4、第一P+注入区5、第二P+注入区6的界面形成欧姆接触。在第一P+注入区5和第二P+注入区6之间的N-外延区2上沉积金属钛，并进行低温快速热退火工艺，退火温度500℃，退火时间2min，以在金属钛与N-外延区2的界面形成肖特基接触。金属铝和金属钛组成源极7，欧姆接触与肖特基接触是相连的。
步骤h：制备漏极8，如图2h所示。
在N+衬底区1的下表面沉积金属钛，作为漏极8。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (9)
1.一种集成JBS的碳化硅UMOSFET器件，其特征在于，包括：
N+衬底区(1)；
N-外延区(2)，设置在所述N+衬底区(1)上；
P-阱区(3)，设置在所述N-外延区(2)上；
N+注入区(4)，设置在所述P-阱区(3)上；
第一P+注入区(5)，位于所述N-外延区(2)内部；
第二P+注入区(6)，位于所述N-外延区(2)内部，且与所述第一P+注入区(5)间隔设置；所述第二P+注入区(6)在远离所述P-阱区(3)的一侧设置；
栅极，与所述P-阱区(3)和所述N+注入区(4)相邻设置，且部分位于所述N-外延区(2)和所述第一P+注入区(5)的内部，所述栅极的深度小于所述第一P+注入区(5)的深度；所述栅极下端远离所述P-阱区(3)的拐角位于所述第一P+注入区(5)的内部；
源极(7)，设置在所述P-阱区(3)和所述N+注入区(4)的侧壁、以及所述N+注入区(4)、所述第一P+注入区(5)、所述N-外延区(2)和所述第二P+注入区(6)上，所述源极(7)与所述N-外延区(2)的界面为肖特基接触；
漏极(8)，设置在所述N+衬底区(1)下表面；
所述栅极位于所述第一P+注入区(5)内部的宽度为0.2μm-0.7μm。
2.根据权利要求1所述的集成JBS的碳化硅UMOSFET器件，其特征在于，所述源极(7)与所述P-阱区(3)、所述N+注入区(4)、所述第一P+注入区(5)、所述第二P+注入区(6)的界面为欧姆接触。
3.根据权利要求1所述的集成JBS的碳化硅UMOSFET器件，其特征在于，所述第二P+注入区(6)的深度与所述第一P+注入区(5)的深度一致。
4.根据权利要求1所述的集成JBS的碳化硅UMOSFET器件，其特征在于，所述栅极包括栅槽(9)和设置在所述栅槽(9)内部的栅极层(10)，所述栅槽(9)内壁与所述栅极层(10)之间设置有栅介质层(11)。
5.根据权利要求4所述的集成JBS的碳化硅UMOSFET器件，其特征在于，所述栅槽(9)的深度为0.7μm-2μm，宽度为0.5μm-2μm。
6.根据权利要求1所述的集成JBS的碳化硅UMOSFET器件，其特征在于，所述P-阱区(3)的深度为0.3μm-1.0μm，宽度为0.3μm-1.0μm，所述P-阱区(3)为高斯掺杂，表面掺杂浓度为5×1016cm-3，峰值掺杂浓度为5×1018cm-3。
7.根据权利要求1所述的集成JBS的碳化硅UMOSFET器件，其特征在于，所述N+注入区(4)的深度为0.1μm-0.5μm，宽度0.3μm-1μm，掺杂浓度为1×1019-1×1020cm-3。
8.根据权利要求1所述的集成JBS的碳化硅UMOSFET器件，其特征在于，所述第一P+注入区(5)和所述第二P+注入区(6)的深度为1.7μm-5μm，掺杂浓度为1×1019-1×1020cm-3，所述第一P+注入区(5)的宽度为1.2μm-1.5μm，所述第二P+注入区(6)的宽度为0.5μm-1μm。
9.根据权利要求1所述的集成JBS的碳化硅UMOSFET器件，其特征在于，所述第一P+注入区(5)和所述第二P+注入区(6)之间的间距为1.5μm-5μm。
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