CN115842056A - 一种集成HJD的SiC DMOSFET器件及其制备方法 - Google Patents

Abstract

本发明公开了一种集成HJD的SiC DMOSFET器件及其制备方法，包括：从下至上依次层叠设置的金属化漏极、N+衬底区、N‑外延区；第一和第二P‑base区设置于N‑外延区内；第一和第四P+注入区分别设置于第一和第二P‑base区内，第二和第三P+注入区设置于N‑外延区内；第一和第二N+注入区分别设置于第一和第二P‑base区内；N‑PolySi区设置于第二和第三P+注入区间的N‑外延区上；第一和第二N‑PolySi栅极分别设置于第一和第二栅介质层内，第一和第二栅介质层分别设置于指定栅极区域；金属化源极设置于器件上表面。本发明提高了器件性能。

Description

一种集成HJD的SiC DMOSFET器件及其制备方法

技术领域

本发明属于半导体技术领域，具体涉及一种集成HJD的SiC DMOSFET器件及其制备方法。

背景技术

碳化硅(Silicon Carbide，简称SiC)材料作为一种宽禁带半导体材料，相较于传统的硅材料具有更宽的禁带宽度、更大的饱和电子漂移速率以及更高的热传导率等优点，更适应于高温高压高频环境，市场发展前景一片广阔。

金属氧化物半导体场效应管(Metal Oxide Semiconductor Field EffectTransistor，简称MOSFET)具有集成密度高，热稳定性好，抗辐射能力强等一系列优点被广泛应用于电力电子系统。SiC MOSFET作为新型第三代半导体器件，比Si MOSFET器件乃至Si绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，简称IGBT)器件具有更低的导通损耗、更高的耐压能力和更大的功率密度，即SiC MOSFET具有显著的性能优势及巨大的发展潜能，而双扩散金属氧化物半导体场效应管(Double-diffused Metal OxideSemiconductor Field Effect Transistor，简称DMOSFET)是一种应用广泛的MOSFET。SiCMOSFET在电力电子系统中主要充当电子开关。当其处于导通状态时，寄生的PIN二极管进入漂移区的少子空穴寿命增大，其反向恢复急剧恶化，会导致开关功耗增大，降低能量传输效率，故通常需要在SiC MOSFET体外并联或者体内集成一个肖特基势垒二极管(SchottkyBarrier Diode，简称SBD)以及结势垒肖特基二极管(Junction Barrier Schottky Diode，简称JBS)以改善SiC MOSFET体二极管的性能，从而提高SiC MOSFET的工作效率。

但是，在SiC MOSFET体外反向并联二极管可大幅度改善SiC MOSFET体二极管的性能，但会增大整个模块的面积，提高器件的封装成本且会引入寄生电容和寄生电感，而在SiC MOSFET体内集成SBD与JBS的方式需要具有较大的开启电压。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种集成异质结二极管(Heterojunction Diode，简称HJD)的SiC DMOSFET器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明实施例提供了一种集成HJD的SiC DMOSFET器件，包括：

从下至上依次层叠设置的金属化漏极、N+衬底区、N-外延区；

第一P-base区和第二P-base区，分别设置于器件两端的所述N-外延区内；

第一P+注入区、第二P+注入区、第三P+注入区和第四P+注入区，所述第一P+注入区和所述第四P+注入区分别设置于所述第一P-base区和所述第二P-base区内且分别位于器件的左右两端，所述第二P+注入区、所述第三P+注入区设置于所述N-外延区内且所述第一P+注入区靠近所述第二P+注入区、所述第三P+注入区靠近所述第四P+注入区；

第一N+注入区和第二N+注入区，分别设置于所述第一P-base区和所述第二P-base区内且分别邻接所述第一P+注入区、所述第四P+注入区；

N-PolySi区，设置于所述第二P+注入区、所述第三P+注入区之间的所述N-外延区上；

第一栅介质层和第二栅介质层，所述第一栅介质层设置于所述第一P-base区、所述N-外延区、部分所述第一N+注入区和部分所述第二P+注入区上，所述第二栅介质层设置于所述第二P-base区、所述N-外延区、部分所述第二N+注入区和部分所述第三P+注入区上；

第一N-PolySi栅极和第二N-PolySi栅极，分别设置于所述第一栅介质层和所述第二栅介质层内；

金属化源极，设置于所述第一P+注入区、所述第二P+注入区、所述第三P+注入区、所述第四P+注入区、所述第一N+注入区、所述第二N+注入区、所述N-PolySi区、所述第一栅介质层和所述第二栅介质层上。

在本发明的一个实施例中，所述第一P+注入区、所述第二P+注入区、所述第三P+注入区和所述第四P+注入区的参数相同；所述第一P-base区和所述第二P-base区的参数相同；所述第一N+注入区、所述第二N+注入区的参数相同。

在本发明的一个实施例中，所述第一P-base区和所述第二P-base区的宽度、深度分别相同；所述第一P+注入区、所述第二P+注入区、所述第三P+注入区和所述第四P+注入区的宽度、深度分别相同；所述第一N+注入区、所述第二N+注入区的宽度、深度分别相同。

在本发明的一个实施例中，所述第一P-base区与所述第一P+注入区的深度相同；所述第一N+注入区的深度小于所述第一P-base区的深度。

在本发明的一个实施例中，所述第一P+注入区的宽度与所述第一N+注入区的宽度之和小于所述第一P-base区的宽度；所述第四P+注入区的宽度与所述第二N+注入区的宽度之和小于所述第二P-base区的宽度。

在本发明的一个实施例中，所述N-PolySi区设置于所述N-外延区的中央上方，且所述N-PolySi区的左侧与所述第二P+注入区的右侧垂直对齐，所述N-PolySi区的右侧与所述第三P+注入区的左侧垂直对齐。

在本发明的一个实施例中，所述第一N-PolySi栅极和所述第二N-PolySi栅极的宽度、深度分别相同。

在本发明的一个实施例中，所述第一N-PolySi栅极的宽度不小于所述第一N+注入区与所述第二P+注入区之间的间隔；所述第二N-PolySi栅极的宽度不小于所述第二N+注入区与所述第三P+注入区之间的间隔。

在本发明的一个实施例中，所述N-PolySi区与所述第一N-PolySi栅极、所述第二N-PolySi栅极的材料相同。

第二方面，本发明实施例提供了一种集成HJD的SiC DMOSFET器件的制备方法，包括：

选取N+衬底区；

在所述N+衬底区的上表面形成N-外延区；

在所述N-外延区两端的表面进行离子注入形成第一P-base区和第二P-base区；

在所述第一P-base区的最左端表面、所述第二P-base区的最右端表面、所述N-外延区中央表面进行离子注入依次形成在第一P-base区内的第一P+注入区、在所述N-外延区内的第二P+注入区和第三P+注入区、在第二P-base区内的第四P+注入区；

在所述第一P-base区、所述第二P-base区表面进行离子注入形成与所述第一P+注入区邻接的第一N+注入区和与所述第四P+注入区邻接的第二N+注入区；

在所述第一P-base区、所述N-外延区、部分所述第一N+注入区和部分所述第二P+注入区上，以及在所述第二P-base区上、所述N-外延区上、部分所述第二N+注入区和部分所述第三P+注入区上沉积栅介质材料；

在所述栅介质材料上分别形成第一N-PolySi栅极和第二N-PolySi栅极；

在位于所述第二P+注入区、所述第三P+注入区之间的N-外延区上形成N-PolySi区；

继续在部分所述第一N+注入区、部分所述第二P+注入区、所述第一N-PolySi栅极上，以及在部分所述第二N+注入区、部分所述第三P+注入区、所述第二N-PolySi栅极上上沉积栅介质材料形成第一栅介质层和第二栅介质层；

在所述N+衬底区的下表面形成金属化漏极；

在所述第一P+注入区、所述第二P+注入区、所述第三P+注入区、所述第四P+注入区、所述第一N+注入区、所述第二N+注入区、所述N-PolySi区、所述第一栅介质层和所述第二栅介质层上形成金属化源极。

本发明的有益效果：

本发明提出的集成HJD的SiC DMOSFET器件，提高了器件的性能，具体地：器件结构中N-PolySi区与N-外延区之间的接触为异质结接触，即在SiC MOSFET器件内部集成了HJD结构，代替了一般SiC MOSFET器件内部集成的SBD结构或者JBS结构，由于N-PolySi区与N-外延区之间具有更小的势垒差，故HJD结构具有更低开启电压，更进一步地减小了开关损耗，提高了器件的能量转化效率；器件结构中N-外延区中设置的第二P+注入区和第三P+注入区具有联合屏蔽电场作用，保护N-PolySi区、第一栅介质层、第二栅介质层、第一N-PolySi栅极、第二N-PolySi栅极免受高电场的影响，提高了器件的击穿特性及耐压能力；器件结构中栅极分为第一N-PolySi栅极和第二N-PolySi栅极，相较于一般的DMOSFET结构，采用了分裂栅结构，内部形成了HJD结构，大大减小了栅电容，有效地降低了器件的开关损耗且提高了器件面积的利用率。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种集成HJD的SiC DMOSFET器件的结构示意图；

图2是本发明实施例提供的集成HJD的SiC DMOSFET器件的制备方法流程示意图；

图3(a)～图3(h)是本发明实施例提供的集成HJD的SiC DMOSFET器件的制备方法对应的结构示意图。

附图标记说明：

1-N+衬底区；2-N-外延区；3-第一P-base区；4-第二P-base区；5-第一P+注入区；6-第二P+注入区；7-第三P+注入区；8-第四P+注入区；9-第一N+注入区；10-第二N+注入区；11-N-PolySi区；12-第一栅介质层；13-第一N-PolySi栅极；14-第二N-PolySi栅极；15-金属化漏极；16-金属化源极；17-第二栅介质层。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

第一方面，为了进一步提高器件的性能，本发明实施例提出一种新的器件结构，请参见图1，本发明实施例提供了一种集成HJD的SiC DMOSFET器件，包括：

从下至上依次层叠设置的金属化漏极15、N+衬底区1、N-外延区2；

第一P-base区3和第二P-base区4，分别设置于器件两端的N-外延区2内；

第一P+注入区5、第二P+注入区6、第三P+注入区7和第四P+注入区8，第一P+注入区5和第四P+注入区8分别设置于第一P-base区3和第二P-base区4内且分别位于器件左右两端，即最左端和最右端，第二P+注入区6、第三P+注入区7设置于N-外延区2内且第一P+注入区5靠近第二P+注入区6、第三P+注入区7靠近第四P+注入区8；

第一N+注入区9和第二N+注入区10，分别设置于第一P-base区3和第二P-base区4内且分别邻接第一P+注入区5、第四P+注入区8；

N-PolySi区11，设置于第二P+注入区6、第三P+注入区7之间的N-外延区2上；

第一栅介质层12和第二栅介质层17，第一栅介质层12设置于第一P-base区3、N-外延区2、部分第一N+注入区9和部分第二P+注入区6上，第二栅介质层17设置于第二P-base区4、N-外延区2、部分第二N+注入区10和部分第三P+注入区7上；

第一N-PolySi栅极13和第二N-PolySi栅极14，分别设置于第一栅介质层12和第二栅介质层17内；

金属化源极16，设置于第一P+注入区5、第二P+注入区6、第三P+注入区7、第四P+注入区8、第一N+注入区9、第二N+注入区10、N-PolySi区11、第一栅介质层12和第二栅介质层17上。

在本发明实施例中，N+衬底区1是厚度为1μm～100μm、掺杂浓度为4×10¹⁸cm^-3～6×10¹⁸cm^-3的SiC衬底。更优选地，N+衬底区1是厚度为3μm、掺杂浓度为5×10¹⁸cm^-3的SiC衬底。

在本发明实施例中，N-外延区2是厚度为10μm～500μm、掺杂浓度为7×10¹⁵cm^-3～9×10¹⁵cm^-3的SiC外延区。更优选地，N-外延区2是厚度为25μm、掺杂浓度为8×10¹⁵cm^-3的SiC外延区。

在本发明实施例中，第一P-base区3和第二P-base区4的参数相同。第一P-base区3和第二P-base区4对称设置，具有相同的宽度、深度。比如第一P-base区3和第二P-base区4在N-外延区2内的深度均为0.5μm～5μm、宽度均为3μm～4μm、注入离子均为铝离子、离子注入浓度均为2×10¹⁷cm^-3～4×10¹⁷cm^-3。更优选地，第一P-base区3和第二P-base区4在N-外延区2内的深度均为0.8μm、宽度均为3.5μm、注入离子均为铝离子、离子注入浓度均为3×10¹⁷cm^-3。

在本发明实施例中，第一P+注入区5、第二P+注入区6、第三P+注入区7和第四P+注入区8的参数相同。第一P+注入区5、第二P+注入区6、第三P+注入区7和第四P+注入区8的宽度、深度分别相同。第一P-base区3与第一P+注入区5的深度相同。比如第一P+注入区5、第二P+注入区6、第三P+注入区7和第四P+注入区8分别在第一P-base区3、第二P-base区4、N-外延区2内的深度均为0.5μm～5μm、宽度均为1μm～2μm、注入离子均为铝离子、离子注入浓度均为0.5×10¹⁹cm^-3～1.5×10¹⁹cm^-3。更优选地，第一P+注入区5、第二P+注入区6、第三P+注入区7和第四P+注入区8分别在第一P-base区3、第二P-base区4、N-外延区2内的深度均为0.8μm、宽度均为1.5μm、注入离子均为铝离子、离子注入浓度均为1×10¹⁹cm^-3。

在本发明实施例中，第一N+注入区9、第二N+注入区10的参数相同。第一N+注入区9、第二N+注入区10的宽度、深度分别相同。第一N+注入区9的深度小于第一P-base区3的深度。比如第一N+注入区9、第二N+注入区10的深度均为0.1μm～2μm、宽度均为1μm～2μm、注入离子均为磷离子、离子注入浓度为0.5×10¹⁹cm^-3～1.5×10¹⁹cm^-3。更优选地，第一N+注入区9、第二N+注入区10的深度均为0.2μm、宽度均为1.5μm、注入离子均为磷离子、离子注入浓度均为1×10¹⁹cm^-3。

在本发明实施例中，第一P+注入区5的宽度与第一N+注入区9的宽度之和小于第一P-base区3的宽度；第四P+注入区8的宽度与第二N+注入区10的宽度之和小于第二P-base区4的宽度。比如，第一P+注入区5、第四P+注入区8、第一N+注入区9、第二N+注入区10的宽度均为1.5μm，第一P-base区3和第二P-base区4的宽度均为3.5μm，则第一P-base区3和第二P-base区4内形成的沟道长度为0.5μm。

在本发明实施例中，N-PolySi区11设置于N-外延区2的中央上方，且N-PolySi区11的左侧与第二P+注入区6的右侧垂直对齐，N-PolySi区11的右侧与第三P+注入区7的左侧垂直对齐。比如，N-PolySi区11厚度为0.1μm～5μm、宽度为0.1μm～5μm、材料是掺杂浓度为0.5×10²⁰cm^-3～1.5×10²⁰cm^-3的N-PolySi。更优选地，N-PolySi区11厚度为1μm、宽度为1μm、材料是掺杂浓度为1×10²⁰cm^-3的N-PolySi。N-PolySi区11与N-外延区2之间的接触为异质结接触。

在本发明实施例中，第一N-PolySi栅极13和第二N-PolySi栅极14的宽度、深度分别相同。N-PolySi区11与第一N-PolySi栅极13、第二N-PolySi栅极14的材料相同。比如，第一N-PolySi栅极13、第二N-PolySi栅极14的厚度均为0.1μm～5μm、宽度均为0.1μm～5μm、材料是掺杂浓度为0.5×10²⁰cm^-3～1.5×10²⁰cm^-3的N-PolySi。更优选地，第一N-PolySi栅极13、第二N-PolySi栅极14的厚度均为1μm、宽度均为2μm、材料是掺杂浓度为1×10²⁰cm^-3的N-PolySi。第一N-PolySi栅极13的宽度不小于第一N+注入区9与第二P+注入区6之间的间隔第一N-PolySi栅极13的左侧与第一N+注入区9，即第一N-PolySi栅极13的左侧与第一N+注入区9的右侧垂直对齐，或第一N-PolySi栅极13的左侧位于第一N+注入区9上，第一N-PolySi栅极13的右侧与第二P+注入区6的左侧垂直对齐，或第一N-PolySi栅极13的右侧位于第二P+注入区6上；第二N-PolySi栅极14的宽度不小于第二N+注入区10与第三P+注入区7之间的间隔，即第二N-PolySi栅极14的右侧与第二N+注入区10的左侧垂直对齐，或第二N-PolySi栅极14的右侧位于第二N+注入区10上，第二N-PolySi栅极14的左侧与第三P+注入区7的右侧垂直对齐，或第二N-PolySi栅极14的左侧位于第三P+注入区7上。

在本发明实施例中，第一栅介质层12和第二栅介质层17分别包围第一N-PolySi栅极13和第二N-PolySi栅极14，四周包围的第一栅介质层12和第二栅介质层17的厚度均为0.1μm～2μm、材料为SiO₂，更优选地，四周包围的第一栅介质层12和第二栅介质层17的厚度均为0.1μm、材料为SiO₂。由于第一N-PolySi栅极13的宽度不小于第一N+注入区9与第二P+注入区6之间的间隔，第二N-PolySi栅极14的宽度不小于第二N+注入区10与第三P+注入区7之间的间隔，则对于第一N-PolySi栅极13下的第一栅介质层12覆盖于第一P-base区3、N-外延区2、部分第一N+注入区9和部分第二P+注入区6上，对于第二N-PolySi栅极14下的第二栅介质层17覆盖于第二P-base区4、N-外延区2、部分第二N+注入区10和部分第三P+注入区7上。所有与第一N-PolySi栅极13和第二N-PolySi栅极14接触的结构分别被第一栅介质层12和第二栅介质层17隔离开来。

在本发明实施例中，金属化漏极15和金属化源极16的金属材料均可以为钛、镍、钼或钨。金属化漏极15与N+衬底区1之间为欧姆接触，金属化源极1616与第一P+注入区5、第二P+注入区6、第三P+注入区7、第四P+注入区8、第一N+注入区9、第二N+注入区10、N-PolySi区11之间均为欧姆接触。

综上所述，本发明实施例提出的集成HJD的SiC DMOSFET器件，提高了器件的性能，具体地：器件结构中N-PolySi区11与N-外延区2之间的接触为异质结接触，即在SiC MOSFET器件内部集成了HJD结构，代替了一般SiC MOSFET器件内部集成的SBD结构或者JBS结构，由于N-PolySi区11与N-外延区2之间具有更小的势垒差，故HJD结构具有更低开启电压(0.5V)，更进一步地减小了开关损耗，提高了器件的能量转化效率；器件结构中N-外延区2中设置的第二P+注入区6和第三P+注入区7具有联合屏蔽电场作用，保护N-PolySi区11、第一栅介质层12、第二栅介质层17、第一N-PolySi栅极13、第二N-PolySi栅极14免受高电场的影响，提高了器件的击穿特性及耐压能力；器件结构中栅极分为第一N-PolySi栅极13和第二N-PolySi栅极14，相较于一般的DMOSFET结构，采用了分裂栅结构，内部形成了HJD结构，大大减小了栅电容，有效地降低了器件的开关损耗且提高了器件面积的利用率。

第二方面，请参见图2，本发明实施例提供了一种集成HJD的SiC DMOSFET器件的制备方法，包括以下步骤：

S10、选取N+衬底区1。

本发明实施例选取的N+衬底区1为1μm～100μm、掺杂浓度为4×10¹⁸cm^-3～6×10¹⁸cm^-3的SiC衬底，并进行RCA标准清洗。

S20、在N+衬底区1的上表面形成N-外延区2。

请参见图3(a)，本发明实施例采用金属有机化学气相沉积(Metal-organicChemical Vapor Deposition，简称MOCVD)工艺在N+衬底区1上外延生长厚度为10μm～500μm、掺杂浓度为7×10¹⁵cm^-3～9×10¹⁵cm^-3的SiC外延区。

S30、在N-外延区2两端的表面进行离子注入形成第一P-base区3和第二P-base区4。

请参见图3(b)，本发明实施例在N-外延区2表面沉积形成一层SiO₂层，涂上光刻胶，在N-外延区2左右两侧比如3.5μm都盖上掩膜版，经过曝光显影刻蚀去胶后，对N-外延区2进行铝离子注入，注入深度均为0.5μm～5μm、宽度均为3μm～4μm、离子注入浓度均为2×10¹⁷cm^-3～4×10¹⁷cm^-3。注入完成后进行退火后除去SiO₂层，最终在N-外延区2左右两侧形成第一P-base区3和第二P-base区4。

S40、在第一P-base区3的最左端表面、第二P-base区4的最右端表面、N-外延区2中央表面进行离子注入依次形成在第一P-base区3内的第一P+注入区5、在N-外延区2内的第二P+注入区6和第三P+注入区7、在第二P-base区4内的第四P+注入区8。

请参见图3(c)，本发明实施例在N-外延区2、第一P-base区3和第二P-base区4的上表面沉积形成一层SiO₂层，涂上光刻胶，并在第一P-base区3最左侧和右侧间隔比如0.75μm、第二P-base区4最右侧和左侧间隔比如0.75μm四处盖上长度比如为1.5μm的掩膜版，经过曝光显影刻蚀去胶后，对其进行铝离子注入，注入深度均为0.5μm～5μm、宽度均为1μm～2μm、离子注入浓度均为0.5×10¹⁹cm^-3～1.5×10¹⁹cm^-3。注入完成后进行退火，再去除SiO₂层，最终在第一P-base区3最左侧形成第一P+注入区5、在第二P-base区4最右侧形成第二P+注入区6、在N-外延区2内形成第二P+注入区6和第三P+注入区7。

S50、在第一P-base区3、第二P-base区4表面进行离子注入形成与第一P+注入区5邻接的第一N+注入区9和与第四P+注入区8邻接的第二N+注入区10。

请参见图3(d)，本发明实施例在N-外延区2、第一P-base区3、第二P-base区4、第一P+注入区5、第二P+注入区6、第三P+注入区7和第四P+注入区8的上表面沉积形成一层SiO₂层，涂上光刻胶，在第一P+注入区5右侧和第四P+注入区8左侧两处盖上长度比如为1.5μm的掩膜版，经过曝光显影刻蚀去胶后，对第一P-base区3和第二P-base区4进行磷离子注入，注入深度均为0.1μm～2μm、宽度均为1μm～2μm、离子注入浓度为0.5×10¹⁹cm^-3～1.5×10¹⁹cm^-3。注入完成后进行退火，再去除SiO₂层，最终在第一P+注入区5右侧邻接形成第一N+注入区9和在第四P+注入区8左侧邻接形成第二N+注入区10。

S60、在第一P-base区3、N-外延区2、部分第一N+注入区9和部分第二P+注入区6上，以及在第二P-base区4上、N-外延区2上、部分第二N+注入区10和部分第三P+注入区7上沉积栅介质材料，并在栅介质材料上分别形成第一N-PolySi栅极13和第二N-PolySi栅极14，在位于第二P+注入区6、第三P+注入区7之间的N-外延区2上形成N-PolySi区11。

请参见图3(e)，本发明实施例在N-外延区2、第一P-base区3、第二P-base区4、第一P+注入区5、第二P+注入区6、第三P+注入区7、第四P+注入区8、第一N+注入区9和第二N+注入区10上表面沉积形成一层SiO₂层，涂上光刻胶，经过曝光显影刻蚀去胶后，保留了在第一P-base区3、N-外延区2、部分第一N+注入区9和部分第二P+注入区6上，以及在第二P-base区4上、N-外延区2上、部分第二N+注入区10和部分第三P+注入区7上沉积的SiO₂层，作为栅介质材料；再在栅介质材料、第一P+注入区5、第二P+注入区6、第三P+注入区7、第四P+注入区8、第一N+注入区9和第二N+注入区10上表面沉积形成一层SiO₂层，涂上光刻胶，经过曝光显影刻蚀去胶后，在栅介质材料上，以及第二P+注入区6与第三P+注入区7之间的N-外延区2上留出空隙，沉积一层N-PolySi，最终形成第一N-PolySi栅极13和N-PolySi区11和第二N-PolySi栅极14。可见，N-PolySi区11与第一N-PolySi栅极13、第二N-PolySi栅极14采用材料相同、制备工艺相同，简化了制备过程。其中，N-PolySi区11与N-外延区2之间为异质结接触。

S70、继续在部分第一N+注入区9、部分第二P+注入区6和第一N-PolySi栅极13上，以及在部分第二N+注入区10、部分第三P+注入区7和第二N-PolySi栅极14上上沉积栅介质材料形成第一栅介质层12和第二栅介质层17。

请参见图3(f)，本发明实施例在第一P+注入区5、第二P+注入区6、第三P+注入区7、第四P+注入区8、第一N+注入区9、第二N+注入区10、第一N-PolySi栅极13、第二N-PolySi栅极14和N-PolySi区11表面沉积形成一层SiO₂层，涂上光刻胶，经过曝光显影刻蚀去胶后，最终在部分第一N+注入区9、部分第二P+注入区6和第一N-PolySi栅极13上，以及在部分第二N+注入区10、部分第三P+注入区7和第二N-PolySi栅极14上上沉积栅介质材料形成第一栅介质层12和第二栅介质层17。

S80、在N+衬底区1的下表面形成金属化漏极15。

请参见图3(g)，发明实施例采用电子束蒸发工艺在N+衬底区1的下表面蒸发漏极金属比如钛形成金属化漏极15。其中，金属化漏极15与N+衬底区1之间为欧姆接触。

S90、在第一P+注入区5、第二P+注入区6、第三P+注入区7、第四P+注入区8、第一N+注入区9、第二N+注入区10、N-PolySi区11、第一栅介质层12和第二栅介质层17上形成金属化源极16。

请参见图3(h)，发明实施例采用电子束蒸发工艺在第一P+注入区5、第二P+注入区6、第三P+注入区7、第四P+注入区8、第一N+注入区9、第二N+注入区10、N-PolySi区11、第一栅介质层12和第二栅介质层17上表面蒸发漏极金属比如钛形成金属化源极16。其中，金属化源极16与第一P+注入区5、第二P+注入区6、第三P+注入区7、第四P+注入区8、第一N+注入区9、第二N+注入区10、N-PolySi区11之间均为欧姆接触。

最后，进行器件表面平坦化处理完成工艺设计。

对于方法实施例而言，由于其基本相近于器件实施例，所以描述的比较简单，相关之处参见器件实施例的部分说明即可。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看说明书及其附图，可理解并实现所述公开实施例的其他变化。在说明书中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种集成HJD的SiC DMOSFET器件，其特征在于，包括：

从下至上依次层叠设置的金属化漏极、N+衬底区、N-外延区；

第一P-base区和第二P-base区，分别设置于器件两端的所述N-外延区内；

第一P+注入区、第二P+注入区、第三P+注入区和第四P+注入区，所述第一P+注入区和所述第四P+注入区分别设置于所述第一P-base区和所述第二P-base区内且分别位于器件的左右两端，所述第二P+注入区、所述第三P+注入区设置于所述N-外延区内且所述第一P+注入区靠近所述第二P+注入区、所述第三P+注入区靠近所述第四P+注入区；

第一N+注入区和第二N+注入区，分别设置于所述第一P-base区和所述第二P-base区内且分别邻接所述第一P+注入区、所述第四P+注入区；

N-PolySi区，设置于所述第二P+注入区、所述第三P+注入区之间的所述N-外延区上；

第一栅介质层和第二栅介质层，所述第一栅介质层设置于所述第一P-base区、所述N-外延区、部分所述第一N+注入区和部分所述第二P+注入区上，所述第二栅介质层设置于所述第二P-base区、所述N-外延区、部分所述第二N+注入区和部分所述第三P+注入区上；

第一N-PolySi栅极和第二N-PolySi栅极，分别设置于所述第一栅介质层和所述第二栅介质层内；

金属化源极，设置于所述第一P+注入区、所述第二P+注入区、所述第三P+注入区、所述第四P+注入区、所述第一N+注入区、所述第二N+注入区、所述N-PolySi区、所述第一栅介质层和所述第二栅介质层上。

2.根据权利要求1所述的集成HJD的SiC DMOSFET器件，其特征在于，所述第一P+注入区、所述第二P+注入区、所述第三P+注入区和所述第四P+注入区的参数相同；所述第一P-base区和所述第二P-base区的参数相同；所述第一N+注入区、所述第二N+注入区的参数相同。

3.根据权利要求2所述的集成HJD的SiC DMOSFET器件，其特征在于，所述第一P-base区和所述第二P-base区的宽度、深度分别相同；所述第一P+注入区、所述第二P+注入区、所述第三P+注入区和所述第四P+注入区的宽度、深度分别相同；所述第一N+注入区、所述第二N+注入区的宽度、深度分别相同。

4.根据权利要求3所述的集成HJD的SiC DMOSFET器件，其特征在于，所述第一P-base区与所述第一P+注入区的深度相同；所述第一N+注入区的深度小于所述第一P-base区的深度。

5.根据权利要求1所述的集成HJD的SiC DMOSFET器件，其特征在于，所述第一P+注入区的宽度与所述第一N+注入区的宽度之和小于所述第一P-base区的宽度；所述第四P+注入区的宽度与所述第二N+注入区的宽度之和小于所述第二P-base区的宽度。

6.根据权利要求1所述的集成HJD的SiC DMOSFET器件，其特征在于，所述N-PolySi区设置于所述N-外延区的中央上方，且所述N-PolySi区的左侧与所述第二P+注入区的右侧垂直对齐，所述N-PolySi区的右侧与所述第三P+注入区的左侧垂直对齐。

7.根据权利要求1所述的集成HJD的SiC DMOSFET器件，其特征在于，所述第一N-PolySi栅极和所述第二N-PolySi栅极的宽度、深度分别相同。

8.根据权利要求1所述的集成HJD的SiC DMOSFET器件，其特征在于，所述第一N-PolySi栅极的宽度不小于所述第一N+注入区与所述第二P+注入区之间的间隔；所述第二N-PolySi栅极的宽度不小于所述第二N+注入区与所述第三P+注入区之间的间隔。

9.根据权利要求1所述的集成HJD的SiC DMOSFET器件，其特征在于，所述N-PolySi区与所述第一N-PolySi栅极、所述第二N-PolySi栅极的材料相同。

10.一种集成HJD的SiC DMOSFET器件的制备方法，其特征在于，包括：

选取N+衬底区；

在所述N+衬底区的上表面形成N-外延区；

在所述N-外延区两端的表面进行离子注入形成第一P-base区和第二P-base区；

在所述第一P-base区的最左端表面、所述第二P-base区的最右端表面、所述N-外延区中央表面进行离子注入依次形成在第一P-base区内的第一P+注入区、在所述N-外延区内的第二P+注入区和第三P+注入区、在第二P-base区内的第四P+注入区；

在所述第一P-base区、所述第二P-base区表面进行离子注入形成与所述第一P+注入区邻接的第一N+注入区和与所述第四P+注入区邻接的第二N+注入区；

在所述第一P-base区、所述N-外延区、部分所述第一N+注入区和部分所述第二P+注入区上，以及在所述第二P-base区上、所述N-外延区上、部分所述第二N+注入区和部分所述第三P+注入区上沉积栅介质材料，并在所述栅介质材料上分别形成第一N-PolySi栅极和第二N-PolySi栅极，在位于所述第二P+注入区、所述第三P+注入区之间的N-外延区上形成N-PolySi区；

继续在部分所述第一N+注入区、部分所述第二P+注入区、所述第一N-PolySi栅极上，以及在部分所述第二N+注入区、部分所述第三P+注入区、所述第二N-PolySi栅极上沉积栅介质材料形成第一栅介质层和第二栅介质层；

在所述N+衬底区的下表面形成金属化漏极；

在所述第一P+注入区、所述第二P+注入区、所述第三P+注入区、所述第四P+注入区、所述第一N+注入区、所述第二N+注入区、所述N-PolySi区、所述第一栅介质层和所述第二栅介质层上形成金属化源极。

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