CN116344593A - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title description 14
- 239000010410 layer Substances 0.000 claims abstract description 179
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 68
- 229920005591 polysilicon Polymers 0.000 claims abstract description 68
- 239000002346 layers by function Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 38
- 239000002184 metal Substances 0.000 claims abstract description 38
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical group [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 10
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 10
- 230000015556 catabolic process Effects 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 8
- 238000006731 degradation reaction Methods 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本申请公开了一种半导体器件及其制造方法，该半导体器件包括半导体衬底、功能层和器件层，半导体上设置有N型漂移区，N型漂移区漂移区内设置有两个间隔设置的P型埋层；功能层设置于N型漂移区上，功能层包括N型电流拓展区和两个设置于N型电流拓展区两侧的P型基区，P型基区内设置有相互连接的P+欧姆接触区和N型源区，N型电流拓展区内设置有多晶硅沟槽，多晶硅沟槽的底部设置有两个间隔设置的第一P+埋层、多晶硅沟槽的两侧设置有第二P+埋层；器件层包括栅极结构和第一金属层，栅极结构设置于功能层上，第一金属层覆盖于栅极结构和功能层上，第一金属层分别与P+欧姆接触区、N型源区及多晶硅沟槽连接。本方案可以提高半导体器件的可靠性。
Description
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体器件及其制造方法。
背景技术
随着科技的发展，碳化硅(SiC)和氮化镓(GaN)等半导体材料以其相比于硅材料具有较大的禁带宽度，较高的热导率，较高的电子饱和漂移速度以及10倍于硅材料的临界击穿电场，而被广泛应用在高温、高频、大功率、抗辐射等技术领域。
碳化硅（SiC）-金氧半场效晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, MOSFET）作为开关器件，为防止开关过程中电流突变，造成过高的电压尖峰损坏SiC-MOSFET器件，需要一个反向并联的续流二极管。目前，通常采用SiC-MOSFET器件自身的寄生体二极管作为续流二极管。
但是，若直接采用SiC-MOSFET器件自身的寄生体二极管，由于碳化硅禁带宽度较宽，其自身的寄生体二极管的开启电压非常高，会造成系统额外的功率损耗。此外，其自身的寄生体二极管开启后，由于SiC材料的双极退化效应，
导致SiC-MOSFET器件产生较大的导通压降，对SiC-MOSFET器件的可靠性造成严重影响。
发明内容
本申请提供了一种半导体器件及其制造方法，可以提高半导体器件的可靠性。
第一方面，本申请提供了一种半导体器件，包括：
半导体衬底，所述半导体上设置有N型漂移区，所述N型漂移区漂移区内设置有两个间隔设置的P型埋层；
功能层，所述功能层设置于所述N型漂移区上，所述功能层包括N型电流拓展区和两个设置于所述N型电流拓展区两侧的P型基区，所述P型基区内设置有相互连接的P+欧姆接触区和N型源区，所述N型电流拓展区内设置有多晶硅沟槽，所述多晶硅沟槽的底部设置有两个间隔设置的第一P+埋层、所述多晶硅沟槽的两侧设置有第二P+埋层；
器件层，所述器件层包括栅极结构和第一金属层，所述栅极结构设置于所述功能层上，所述第一金属层覆盖于所述栅极结构和所述功能层上，所述第一金属层分别与所述P+欧姆接触区、N型源区及所述多晶硅沟槽连接。
在本申请提供的半导体器件中，位于同一侧所述第一P+埋层与所述第二P+埋层相接触，以使所述第一P+埋层和所述第二P+埋层呈阶梯状设置。
在本申请提供的半导体器件中，所述第一P+埋层靠近所述P型基区的侧边在所述器件层上的正投影位于第二P+埋层在所述器件层上的正投影内。
在本申请提供的半导体器件中，所述P型埋层位于所述漂移区靠近所述功能层的一侧，所述P型埋层一侧边在所述功能层上的正投影位于所述P型基区上，或与所述P型基区和所述N型电流拓展区的交界平齐。
在本申请提供的半导体器件中，所述P型埋层另一侧边在所述器件层上的正投影位于所述第一P+埋层在所述器件层上的正投影和所述第二P+埋层在所述器件层上的正投影之间。
在本申请提供的半导体器件中，还包括第二金属层，所述第二金属层位于所述半导体衬底背向N型漂移区的一侧。
在本申请提供的半导体器件中，所述半导体衬底的材料为碳化硅。
在本申请提供的半导体器件中，两个所述第一P+埋层之间的间距为0.5um~4um。
在本申请提供的半导体器件中，两个所述P型埋层之间的间距为0.5um~4um。
第二方面，本申请提供了一种半导体器件的制造方法，上述的半导体器件由所述半导体器件的制造方法制成，所述半导体器件的制造方法包括：
提供一半导体衬底，并在在所述半导体衬底上形成N型漂移区，所述N型漂移区漂移区内设置有两个间隔设置的P型埋层；
在所述N型漂移区上形成功能层，所述功能层包括N型电流拓展区和两个设置于所述N型电流拓展区两侧的P型基区，所述P型基区内设置有相互连接的P+欧姆接触区和N型源区，所述N型电流拓展区内设置有多晶硅沟槽，所述多晶硅沟槽的底部设置有两个间隔设置的第一P+埋层、所述多晶硅沟槽的两侧设置有第二P+埋层；
在所述功能层上形成器件层，所述器件层包括栅极结构和第一金属层，所述栅极结构设置于所述功能层上，所述第一金属层覆盖于所述栅极结构和所述功能层上，所述第一金属层分别与所述P+欧姆接触区、N型源区及所述多晶硅沟槽连接。
综上，本申请提供的半导体器件包括半导体衬底、功能层和器件层，其中，所述半导体上设置有N型漂移区，所述N型漂移区漂移区内设置有两个间隔设置的P型埋层；所述功能层设置于所述N型漂移区上，所述功能层包括N型电流拓展区和两个设置于所述N型电流拓展区两侧的P型基区，所述P型基区内设置有相互连接的P+欧姆接触区和N型源区，所述N型电流拓展区内设置有多晶硅沟槽，所述多晶硅沟槽的底部设置有两个间隔设置的第一P+埋层、所述多晶硅沟槽的两侧设置有第二P+埋层；所述器件层包括栅极结构和第一金属层，所述栅极结构设置于所述功能层上，所述第一金属层覆盖于所述栅极结构和所述功能层上，所述第一金属层分别与所述P+欧姆接触区、N型源区及所述多晶硅沟槽连接。本方案可以通过在半导体器件的JFET区设置多晶硅沟槽，使多晶硅沟槽与半导体衬底形成异质结，从而在半导体器件反向导通时，有效降低导通压降，避免半导体器件的双极退化，进而提高半导体器件的可靠性。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的半导体器件的结构示意图。
图2是本申请实施例提供的半导体器件反向导通时的电流流向示意图。
图3是本申请实施例提供的半导体器件正向导通时的电流流向示意图。
图4是本申请实施例提供的半导体器件的制造方法的流程示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
除非另有定义，本申请所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本申请中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本申请所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
这里参考作为本申请的理想实施例的示意图来描述申请的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本申请的范围。
本申请所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
碳化硅（SiC）-金氧半场效晶体管（Metal-Oxide-Semiconductor Field-EffectTransistor, MOSFET）作为开关器件，为防止开关过程中电流突变，造成过高的电压尖峰损坏SiC-MOSFET器件，需要一个反向并联的续流二极管。目前，通常采用SiC-MOSFET器件自身的寄生体二极管作为续流二极管。
但是，若直接采用SiC-MOSFET器件自身的寄生体二极管，由于碳化硅禁带宽度较宽，其自身的寄生体二极管的开启电压非常高，会造成系统额外的功率损耗。此外，其自身的寄生体二极管开启后，由于SiC材料的双极退化效应，
导致SiC-MOSFET器件产生较大的导通压降，对SiC-MOSFET器件的可靠性造成严重影响。
基于此，本申请实施例提供了一种半导体器件及其制造方法。以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。
请参阅图1，图1是本申请提供的半导体器件的结构示意图。该半导体器件可以包括半导体衬底11、功能层20和器件层30。
其中，该半导体衬底11上设置有N型漂移区12，N型漂移区12漂移区内设置有两个间隔设置的P型埋层121；
功能层20设置于N型漂移区12上，功能层20包括N型电流拓展区22和两个设置于N型电流拓展区22两侧的P型基区21，P型基区21内设置有相互连接的P+欧姆接触区211和N型源区212，N型电流拓展区22内设置有多晶硅沟槽221，多晶硅沟槽221的底部设置有两个间隔设置的第一P+埋层222，多晶硅沟槽221的两侧设置有第二P+埋层223；需要说明的是，第二P+埋层223完全包裹多晶硅沟槽211的侧壁。
器件层30包括栅极结构31和第一金属层32，栅极结构31设置于功能层20上，第一金属层32覆盖于栅极结构31和功能层20上，第一金属层32分别与P+欧姆接触区211、N型源区212及多晶硅沟槽221连接。
可以理解的是，由于第一金属层32分别与两个P+欧姆接触区211连接。因此，N型电流拓展区22可以作为结型场效应晶体管（Junction Field-Effect Transistor，JFET）区，进而通过在JFET区设置多晶硅沟槽221，使多晶硅沟槽221与半导体衬底11形成异质结，从而可以在半导体器件反向导通时，位于P型基区21内的PN结不导通，如图2中的线段“B”所示，此时电流依次通过多晶硅沟槽221底部、N型电流扩展区22、N型漂移区12和半导体衬底11，从而有效降低导通压降，避免半导体器件的双极退化，进而提高半导体器件的可靠性。
并且，在该半导体器件正向导通时，本方案通过在两个P型基区21之间的JFET区设置为N型电流拓展区22，使得电流发生横向流动，从而提高JFET区的电流浓度，进而可以在不降低半导体器件击穿电压的情况下，降低其导通电阻。
在一些实施例中，该半导体衬底11为N+半导体衬底11，该半导体衬底11上形成有N型外延层，N型漂移区12和功能层20设置于N型外延层内。
其中，N+半导体衬底11的材料可以采用单晶硅、碳化硅、砷化镓、磷化铟或锗硅等材料，半导体衬底11的材料还可以是锗硅、Ⅲ-Ⅴ族元素化合物、碳化硅或其叠层结构，或绝缘体上硅结构，也可以是金刚石衬底或本领域技术人员公知的其他半导体材料衬底。在本申请实施例中，该N+半导体衬底11的材料为碳化硅。
在一些实施例中，该半导体器件还可以包括第二金属层40。其中，第二金属层40位于半导体衬底11背向N型漂移区12的一侧。
其中，栅极结构31可以包括由下至上层叠设置的栅氧化层313和栅极多晶硅312，以及覆盖于栅氧化层313和栅极多晶硅312上的氧化层313。
在一些实施例中，可以在多晶硅沟槽221的底部设置两个间隔设置的第一P+埋层222及多晶硅沟槽221的两侧设置第二P+埋层223，并且在漂移区靠近功能层20的一侧设置两个间隔设置的P型埋层121，从而增加正向导通时电流在JFET区的流动路径，进一步提高JFET区的电流浓度。
为了使电流的流动路径如图3中的线段“A”所示，达到最佳效果。
在一些实施例中，可以设置位于同一侧的第一P+埋层222与第二P+埋层223相接触，以使第一P+埋层222和第二P+埋层223呈阶梯状设置。其中，第一P+埋层222靠近P型基区21的侧边在器件层30上的正投影位于第二P+埋层223在器件层30上的正投影内。
并且，P型埋层121位于N型漂移区12靠近功能层20的一侧，P型埋层121一侧边在功能层20上的正投影位于P型基区21上，或与P型基区21和N型电流拓展区22的交界平齐。其中，P型埋层121另一侧边在器件层30上的正投影位于第一P+埋层222在器件层30上的正投影和第二P+埋层223在器件层30上的正投影之间。
在本申请实施例中，两个第一P+埋层222之间的间距为0.5um~4um。两个P型埋层121之间的间距为0.5um~4um，多晶硅沟槽221的深度为0.5um~3um，宽度为1um~5um。N型电流扩展区的电流浓度为2e16cm-3~5e17cm-3。
可以理解的是，在具体实施过程中，可以根据实际情况将两个第一P+埋层222之间的间距及两个P型埋层121之间的间距设置为越小越好，从而增加电流在JFET区的流动路径。
需要说明的是，该半导体器件为左右对称结构。
综上，本申请实施例提供的半导体器件可以包括半导体衬底11、功能层20和器件层30。其中，半导体衬底11上设置有N型漂移区12，N型漂移区12漂移区内设置有两个间隔设置的P型埋层121；功能层20设置于N型漂移区12上，功能层20包括N型电流拓展区22和两个设置于N型电流拓展区22两侧的P型基区21，P型基区21内设置有相互连接的P+欧姆接触区211和N型源区212，N型电流拓展区22内设置有多晶硅沟槽221，多晶硅沟槽221的底部设置有两个间隔设置的第一P+埋层222、多晶硅沟槽221的两侧设置有第二P+埋层223；器件层30包括栅极结构31和第一金属层32，栅极结构31设置于功能层20上，第一金属层32覆盖于栅极结构31和功能层20上，第一金属层32分别与P+欧姆接触区211、N型源区212及多晶硅沟槽221连接。本方案可以通过在JFET区设置多晶硅沟槽221，使多晶硅沟槽221与半导体衬底11形成异质结，从而可以在半导体器件反向导通时，有效降低导通压降，避免半导体器件的双极退化，进而提高半导体器件的可靠性。
并且，由于多晶硅沟槽221的底部设置的两个间隔设置的第一P+埋层222和多晶硅沟槽221的两侧设置的第二P+埋层223，使得多晶硅沟槽221仅暴露部分底部，因此，多晶硅沟槽221与半导体衬底11形成的异质结二极管位于多晶硅沟槽221底部，从而避免由于多晶硅沟槽221两侧的蚀刻质量影响异质结二极管的性能。
还有，本方案通过在两个P型基区21之间的JFET区设置为N型电流拓展区22，可以在正向导通时使得电流发生横向流动，从而提高JFET区的电流浓度，进而可以在不降低半导体器件击穿电压的情况下，降低其导通电阻。还有，可以通过多晶硅沟槽221的底部设置的两个间隔设置的第一P+埋层222、多晶硅沟槽221的两侧设置的第二P+埋层223，及漂移区靠近功能层20的一侧设置两个间隔设置的P型埋层121，进一步增加电流在JFET区的流动路径，从而进一步增加JFET区的电流浓度，进而可以在不降低半导体器件击穿电压的情况下，降低其导通电阻，提高半导体器件的可靠性。
本申请实施例还提供了一种半导体器件的制造方法，通过该半导体器件的制造方法可以形成上述的半导体器件。如图4所示，该半导体器件的制造方法具体流程可以如下：
101、提供一半导体衬底，并在半导体衬底上形成N型漂移区，N型漂移区漂移区内设置有两个间隔设置的P型埋层。
在一些实施例中，该半导体衬底11为N+半导体衬底11，该半导体衬底11上形成有N型外延层，N型漂移区12和功能层20设置于N型外延层内。在本申请实施例中，该N+半导体衬底11的材料为碳化硅。
具体的，可以通过在N型外延层表面进行光刻处理，之后再通过高能离子注入形成两个间隔设置的P型埋层121。
102、在N型漂移区上形成功能层，功能层包括N型电流拓展区和两个设置于N型电流拓展区两侧的P型基区，P型基区内设置有相互连接的P+欧姆接触区和N型源区，N型电流拓展区内设置有多晶硅沟槽，多晶硅沟槽的底部设置有两个间隔设置的第二P+埋层、多晶硅沟槽的两侧设置有第二P+埋层。
在一些实施例中，可以采用光刻和刻蚀工艺，在N型外延层表面刻蚀形成沟槽结构。
然后，通过光刻和铝离子注入，在沟槽结构左右两侧及下方的左右两侧分别形成第一P+埋层222和第二P+埋层223，同时在N型外延层表面形成P+欧姆接触区211。
之后，通过光刻和铝离子注入，在N型外延层表面形成两个P型基区21；然后进行光刻和氮离子注入，在两个P型基区21之间形成N型电流扩展区；再通过光刻和氮离子注入，在N型外延层表面形成与P+欧姆接触区211相连接的N+源区；之后，进行高温退火，激活杂质。
最后，淀积P型多晶硅，并进行反刻处理，以仅保留沟槽结构内的P型多晶硅，形成多晶硅沟槽221。
103、在功能层上形成器件层，器件层包括栅极结构和第一金属层，栅极结构设置于功能层上，第一金属层覆盖于栅极结构和功能层上，第一金属层分别与P+欧姆接触区、N型源区及多晶硅沟槽连接。
在一些实施例中，可以对半导体衬底11进行热氧化形成栅氧化层313，然后沉积N型栅极多晶硅312，并刻蚀多余的栅极多晶硅312和栅氧化层313。之后，沉积氧化层313并光刻孔区域。最后，正面淀积金属铝并光刻，形成第一金属层32，再进行背面减薄并淀积第二金属层40。
综上，本申请实施例提供的半导体器件的制造方法包括提供一半导体衬底11，并在半导体衬底11上形成N型漂移区12，N型漂移区12漂移区内设置有两个间隔设置的P型埋层121；在漂移区上形成功能层20，功能层20包括N型电流拓展区22和两个设置于N型电流拓展区22两侧的P型基区21，P型基区21内设置有相互连接的P+欧姆接触区211和N型源区212，N型电流拓展区22内设置有多晶硅沟槽221，多晶硅沟槽221的底部设置有两个间隔设置的第一P+埋层222、多晶硅沟槽221的两侧设置有第二P+埋层223；在功能层20上形成器件层30，器件层30包括栅极结构31和第一金属层32，栅极结构31设置于功能层20上，第一金属层32覆盖于栅极结构31和功能层20上，第一金属层32分别与P+欧姆接触区211、N型源区212及多晶硅沟槽221连接。
本方案可以通过在JFET区设置多晶硅沟槽221，使多晶硅沟槽221与半导体衬底11形成异质结，从而可以在半导体器件反向导通时，有效降低导通压降，避免半导体器件的双极退化，进而提高半导体器件的可靠性。
需要说明的是，本实施例中的名词含义与上述半导体器件实施例中的名词含义相同，具体实现细节可以参考上述半导体器件实施例中的说明。
以上对本申请所提供的半导体器件及其制造方法进行了详细介绍，本申请中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种半导体器件，其特征在于，包括
半导体衬底，所述半导体上设置有N型漂移区，所述N型漂移区漂移区内设置有两个间隔设置的P型埋层；
功能层，所述功能层设置于所述N型漂移区上，所述功能层包括N型电流拓展区和两个设置于所述N型电流拓展区两侧的P型基区，所述P型基区内设置有相互连接的P+欧姆接触区和N型源区，所述N型电流拓展区内设置有多晶硅沟槽，所述多晶硅沟槽的底部设置有两个间隔设置的第一P+埋层、所述多晶硅沟槽的两侧设置有第二P+埋层；
器件层，所述器件层包括栅极结构和第一金属层，所述栅极结构设置于所述功能层上，所述第一金属层覆盖于所述栅极结构和所述功能层上，所述第一金属层分别与所述P+欧姆接触区、N型源区及所述多晶硅沟槽连接。
2.如权利要求1所述的半导体器件，其特征在于，位于同一侧的所述第一P+埋层与所述第二P+埋层相接触，以使位于同一侧的所述第一P+埋层和所述第二P+埋层呈阶梯状设置。
3.如权利要求2所述的半导体器件，其特征在于，所述第一P+埋层靠近所述P型基区的侧边在所述器件层上的正投影位于第二P+埋层在所述器件层上的正投影内。
4.如权利要求3所述的半导体器件，其特征在于，所述P型埋层位于所述漂移区靠近所述功能层的一侧，所述P型埋层一侧边在所述功能层上的正投影位于所述P型基区上，或与所述P型基区和所述N型电流拓展区的交界平齐。
5.如权利要求4所述的半导体器件，其特征在于，所述P型埋层另一侧边在所述器件层上的正投影位于所述第一P+埋层在所述器件层上的正投影和所述第二P+埋层在所述器件层上的正投影之间。
6.如权利要求1所述的半导体器件，其特征在于，还包括第二金属层，所述第二金属层位于所述半导体衬底背向N型漂移区的一侧。
7.如权利要求1-6任一项所述的半导体器件，其特征在于，所述半导体衬底的材料为碳化硅。
8.如权利要求1-6任一项所述的半导体器件，其特征在于，两个所述第一P+埋层之间的间距为0.5um~4um。
9.如权利要求1-6任一项所述的半导体器件，其特征在于，两个所述P型埋层之间的间距为0.5um~4um。
10.一种半导体器件的制造方法，其特征在于，权利要求1至9任一项所述半导体器件由所述半导体器件的制造方法制成，所述半导体器件的制造方法包括：
提供一半导体衬底，并在所述半导体衬底上形成N型漂移区，所述N型漂移区漂移区内设置有两个间隔设置的P型埋层；
在所述漂移区上形成功能层，所述功能层包括N型电流拓展区和两个设置于所述N型电流拓展区两侧的P型基区，所述P型基区内设置有相互连接的P+欧姆接触区和N型源区，所述N型电流拓展区内设置有多晶硅沟槽，所述多晶硅沟槽的底部设置有两个间隔设置的第一P+埋层、所述多晶硅沟槽的两侧设置有第二P+埋层；
在所述功能层上形成器件层，所述器件层包括栅极结构和第一金属层，所述栅极结构设置于所述功能层上，所述第一金属层覆盖于所述栅极结构和所述功能层上，所述第一金属层分别与所述P+欧姆接触区、N型源区及所述多晶硅沟槽连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310614487.1A CN116344593B (zh) | 2023-05-29 | 2023-05-29 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310614487.1A CN116344593B (zh) | 2023-05-29 | 2023-05-29 | 半导体器件及其制造方法 |
Publications (2)
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| CN116344593A true CN116344593A (zh) | 2023-06-27 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310614487.1A Active CN116344593B (zh) | 2023-05-29 | 2023-05-29 | 半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116344593B (zh) |
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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