CN117673161A - 平面栅碳化硅器件及其制备方法、芯片 - Google Patents

Abstract

本申请属于功率器件技术领域，提供了一种平面栅碳化硅器件及其制备方法、芯片，其中，P型屏蔽区形成于第一P型体区和第二P型体区之间，第一电流扩展层形成于第一P型体区与P型屏蔽区之间，第二电流扩展层形成于P型屏蔽区与第二P型体区之间。栅极介质层形成于第一电流扩展层上，虚栅介质层形成于第二电流扩展层上，栅极多晶硅层由栅极介质层包裹，虚栅多晶硅层由虚栅多晶硅层包裹，源极层通过虚栅介质层上的通孔与虚栅多晶硅层连接，当源极接高电位时，使得沟道二极管率先导通，并通过P型屏蔽区保护栅氧末端的电场，达到减小虚栅介质层的厚度的目的，降低了沟道二极管导通的正向电压和导通损耗。

Description

平面栅碳化硅器件及其制备方法、芯片

技术领域

本申请属于功率器件技术领域，尤其涉及一种平面栅碳化硅器件及其制备方法、芯片。

背景技术

碳化硅（SiC）作为第三代半导体材料的典型代表，也是目前晶体生产技术和器件制造水平最成熟，应用最广泛的宽禁带半导体材料之一。目前，SiC已经形成了全球的材料、器件和应用产业链。SiC金氧半场效晶管（Metal-Oxide- SemiconductorField-EffectTransistor，MOSFET）属于新型的功率半导体器件，由于碳化硅材料具有较高的击穿电场，较高的饱和漂移速度，因此，碳化硅MOSFET具有高击穿电压和高频特性。

在一些应用场合中，SiCMOSFET器件的性能已经可以与Si基IGBT相比拟，然而，在电压等级较高的条件下，碳化硅MOSFET由于缺少双极载流子的电导调制效应，导通电阻相比于硅IGBT更大，导通损耗也更多。虽然较小的输入电容和输出电容提高了碳化硅MOSFET的开关速度，降低了开关损耗。 而且，传统碳化硅MOSFET的PN结体二极管开启电压高，有反向恢复电荷，续流损耗大，而且电子空穴复合产生的能量会促进平面位错的扩散，造成双极退化，使续流二极管的导通电阻和阻断能力劣化。

发明内容

为了解决上述技术问题，本申请实施例提供了一种平面栅碳化硅器件及其制备方法、芯片，可以在解决目前的碳化硅MOSFET存在的续流损耗大较高的问题。

本申请实施例第一方面提供了一种平面栅碳化硅器件，所述平面栅碳化硅器件包括：

碳化硅衬底和漏极层，所述漏极层形成于所述碳化硅衬底的背面；

N型漂移区，形成于所述碳化硅衬底的正面；

第一P型体区、P型屏蔽区、第二P型体区，分别形成于所述N型漂移区上，且所述P型屏蔽区形成于所述第一P型体区和所述第二P型体区之间；

第一电流扩展层，形成于所述第一P型体区与所述P型屏蔽区之间；

第二电流扩展层，形成于所述P型屏蔽区与所述第二P型体区之间；

第一P型掺杂区、第二P型掺杂区，所述第一P型掺杂区形成于所述第一P型体区上，且与所述第一电流扩展层接触，所述第二P型掺杂区形成于所述第二P型体区上，且与所述第二电流扩展层接触；

第一N型源区、第二N型源区，所述第一N型源区形成于所述第一P型体区上，且与所述第一P型掺杂区接触，所述第二N型源区形成于所述第二P型体区上，且与所述第二P型掺杂区接触；

栅极介质层和虚栅介质层，所述栅极介质层形成于所述第一N型源区、所述第一P型掺杂区以及所述第一电流扩展层上，所述虚栅介质层形成于所述第二电流扩展层、所述第二P型掺杂区以及所述第二N型源区上；

栅极多晶硅层和虚栅多晶硅层，所述栅极多晶硅层由所述栅极介质层包裹，所述虚栅多晶硅层由所述虚栅多晶硅层包裹；

源极层，形成于所述第一N型源区、所述第二N型源区、所述P型屏蔽区上，且通过所述虚栅介质层上的通孔与所述虚栅多晶硅层连接。

在一些实施例中，所述栅极介质层和所述虚栅介质层均与所述P型屏蔽区接触，且所述源极层形成于所述栅极介质层与所述虚栅介质层之间，以与所述P型屏蔽区接触。

在一些实施例中，所述第一电流扩展层的宽度小于所述栅极多晶硅层的宽度。

在一些实施例中，所述第二电流扩展层的宽度小于所述虚栅多晶硅层的宽度。

在一些实施例中，所述第一电流扩展层和所述第二电流扩展层内N型掺杂离子的掺杂浓度大于所述N型漂移区内N型掺杂离子的掺杂浓度。

在一些实施例中，所述第一P型体区内的P型掺杂离子的浓度与所述P型屏蔽区内P型掺杂离子的浓度一致。

在一些实施例中，所述第二P型体区内的P型掺杂离子的浓度与所述P型屏蔽区内P型掺杂离子的浓度一致。

在一些实施例中，所述源极层与所述第一P型体区之间形成有第一肖特基金属层，所述源极层与所述第二P型体区之间形成有第二肖特基金属层。

本申请实施例第二方面还提供了一种平面栅碳化硅器件的制备方法，所述平面栅碳化硅器件的制备方法包括：

在碳化硅衬底的正面外延生长N型漂移区，并依次注入N型掺杂离子和P型掺杂离子形成第一P型体区、第二P型体区、P型屏蔽区、第一电流扩展层、第二电流扩展层；其中，所述第一电流扩展层形成于所述第一P型体区与所述P型屏蔽区之间，所述第二电流扩展层形成于所述P型屏蔽区与所述第二P型体区之间；

在所述第一P型体区和所述第二P型体区依次注入N型掺杂离子和P型掺杂离子形成第一P型掺杂区、第二P型掺杂区、第一N型源区、第二N型源区；其中，所述第一P型掺杂区与所述第一电流扩展层接触，所述第二P型掺杂区与所述第二电流扩展层接触，所述第一N型源区与所述第一P型掺杂区接触，所述第二N型源区与所述第二P型掺杂区接触；

在所述第一N型源区、所述第一P型掺杂区以及所述第一电流扩展层上上形成栅极介质层和栅极多晶硅层，在所述第二电流扩展层、所述第二P型掺杂区以及所述第二N型源区上形成虚栅介质层和虚栅多晶硅层；其中，所述栅极多晶硅层由所述栅极介质层包裹，所述虚栅多晶硅层由所述虚栅多晶硅层包裹；

在所述第一N型源区、所述第二N型源区、所述P型屏蔽区上形成源极层，在所述碳化硅衬底的背面形成漏极层；其中，所述源极层通过所述虚栅介质层上的通孔与所述虚栅多晶硅层连接。

本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例所述的平面栅碳化硅器件；或者包括如上述实施例所述的制备方法制备的平面栅碳化硅器件。

本申请实施例的有益效果：P型屏蔽区形成于第一P型体区和第二P型体区之间，第一电流扩展层形成于第一P型体区与P型屏蔽区之间，第二电流扩展层形成于P型屏蔽区与第二P型体区之间。栅极介质层形成于第一电流扩展层上，虚栅介质层形成于第二电流扩展层上，栅极多晶硅层由栅极介质层包裹，虚栅多晶硅层由虚栅多晶硅层包裹，源极层通过虚栅介质层上的通孔与虚栅多晶硅层连接，当源极接高电位时，使得沟道二极管率先导通，并通过P型屏蔽区保护栅氧末端的电场，达到减小虚栅介质层的厚度的目的，降低了沟道二极管导通的正向电压和导通损耗。

附图说明

图1是本申请实施例提供的平面栅碳化硅器件的一种结构示意图；

图2是本申请实施例提供的平面栅碳化硅器件的另一种结构示意图；

图3是本申请实施例提供的平面栅碳化硅器件的制备方法的流程示意图；

图4是本申请实施例提供的形成第一P型体区、P型屏蔽区、第二P型体区、第一电流扩展层、第二电流扩展层后的示意图；

图5是本申请实施例提供的形成第一P型掺杂区、第二P型掺杂区、第一N型源区、第二N型源区后的示意图；

图6是本申请实施例提供的形成栅极多晶硅层、虚栅多晶硅层、栅极介质层、虚栅介质层后的一种示意图。

具体实施方式

为了使本申请所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在一些应用场合中，SiCMOSFET器件的性能已经可以与Si基IGBT相比拟，然而，在电压等级较高的条件下，碳化硅MOSFET由于缺少双极载流子的电导调制效应，导通电阻相比于硅IGBT更大，导通损耗也更多。虽然较小的输入电容和输出电容提高了碳化硅MOSFET的开关速度，降低了开关损耗。 而且，传统碳化硅MOSFET的PN结体二极管开启电压高，有反向恢复电荷，续流损耗大，而且电子空穴复合产生的能量会促进平面位错的扩散，造成双极退化，使续流二极管的导通电阻和阻断能力劣化。

为了解决上述技术问题，本申请实施例提供了一种平面栅碳化硅器件，参见图1所示，本实施例中的平面栅碳化硅器件包括：碳化硅衬底100、漏极层110、N型漂移区200、第一P型体区310、P型屏蔽区330、第二P型体区320、第一电流扩展层210、第二电流扩展层220、第一P型掺杂区611、第二P型掺杂区612、第一N型源区621、第二N型源区622、栅极介质层410、虚栅介质层420、栅极多晶硅层510、虚栅多晶硅层520、源极层120，漏极层110形成于碳化硅衬底100的背面；N型漂移区200形成于碳化硅衬底100的正面。第一P型体区310、P型屏蔽区330、第二P型体区320分别形成于N型漂移区200上，且P型屏蔽区330形成于第一P型体区310和第二P型体区320之间。第一电流扩展层210形成于第一P型体区310与P型屏蔽区330之间，第二电流扩展层220形成于P型屏蔽区330与第二P型体区320之间。第一P型掺杂区611形成于第一P型体区310上，且与第一电流扩展层210接触，第二P型掺杂区612形成于第二P型体区320上，且与第二电流扩展层220接触。第一N型源区621形成于第一P型体区310上，且与第一P型掺杂区611接触，第二N型源区622形成于第二P型体区320上，且与第二P型掺杂区612接触。栅极介质层410形成于第一N型源区621、第一P型掺杂区611以及第一电流扩展层210上，虚栅介质层420形成于第二电流扩展层220、第二P型掺杂区612以及第二N型源区622上；栅极多晶硅层510由栅极介质层410包裹，虚栅多晶硅层520由虚栅多晶硅层520包裹；源极层120形成于第一N型源区621、第二N型源区622、P型屏蔽区330上，且源极层120通过虚栅介质层420上的通孔与虚栅多晶硅层520连接。

在本实施例中，通过设置P型屏蔽区330形成于第一P型体区310和第二P型体区320之间，第一电流扩展层210形成于第一P型体区310与P型屏蔽区330之间，第二电流扩展层220形成于P型屏蔽区330与第二P型体区320之间。栅极介质层410形成于第一电流扩展层210上，虚栅介质层420形成于第二电流扩展层220上，栅极多晶硅层510由栅极介质层410包裹，虚栅多晶硅层520由虚栅多晶硅层520包裹，源极层120通过虚栅介质层420上的通孔与虚栅多晶硅层520连接，当源极接高电位时，使得沟道二极管率先导通，并通过P型屏蔽区330保护栅氧末端的电场，达到减小虚栅介质层420的厚度的目的，降低了沟道二极管导通的正向电压和导通损耗。

在一些实施例中，栅极介质层410和虚栅介质层420均与P型屏蔽区330接触，且源极层120形成于栅极介质层410与虚栅介质层420之间，以与P型屏蔽区330接触。

在本实施例中，器件的栅极分裂为两个，其中的栅极多晶硅层510经由栅极介质层410上的通孔连接栅极电极，可以用于控制器件的开关状态，另外的一个虚栅多晶硅层520直接接触源极层120，用于控制续流状态下的沟道二极管的开关，当源极接高电位时，由于沟道二极管的导通电压低于器件内的体二极管的导通电压，虚栅连接源极可以使得沟道二极管率先导通，避免器件内的体二极管续流导致损耗和发热增加的问题。

在一些实施例中，第一电流扩展层210的宽度小于栅极多晶硅层510的宽度。

在一些实施例中，第二电流扩展层220的宽度小于虚栅多晶硅层520的宽度。

在一些实施例中，第一电流扩展层210和第二电流扩展层220内N型掺杂离子的掺杂浓度大于N型漂移区200内N型掺杂离子的掺杂浓度。

在一些实施例中，第一P型体区310内的P型掺杂离子的浓度与P型屏蔽区330内P型掺杂离子的浓度一致。

在一些实施例中，第二P型体区320内的P型掺杂离子的浓度与P型屏蔽区330内P型掺杂离子的浓度一致。

在本实施例中，由于P型屏蔽区330设置于第一电流扩展层210和第二电流扩展层220之间，P型屏蔽区330与第一电流扩展层210之间形成PN结，P型屏蔽区330与第二电流扩展层220之间形成PN结，且P型屏蔽区330的引入，需要设置第一P型体区310和第二P型体区320内的P型掺杂离子位于较高的掺杂浓度，如此可以防止器件穿通。另一方面，由于引入P型屏蔽区330，可以使得第一电流扩展层210和第二电流扩展层220内掺杂较高浓度的N型掺杂离子，如此可以在不影响器件的击穿电压的情况下降低器件的导通电阻。

在一些实施例中，虚栅介质层420的厚度小于栅极介质层410的厚度。

在本实施例中，在两个栅极之间设置P型屏蔽区330，可以保护栅氧末端的电场，由于P型屏蔽区330的保护，虚栅的虚栅介质层420可以做的很薄，从而降低沟道二极管导通的正向电压和导通损耗。

在一些实施例中，参见图2所示，源极层120与第一P型体区310之间形成有第一肖特基金属层631，源极层120与第二P型体区320之间形成有第二肖特基金属层632。

在本实施例中，通过在器件的第一P型体区310和源极层120之间设置肖特基接触，在第二P型体区320和源极层120之间设置肖特基接触，可以保证器件在续流时器件内的体二极管无法导通，使得电流仅经过沟道二极管，当源极接高电位时，使得沟道二极管率先导通，并通过P型屏蔽区330保护栅氧末端的电场，达到减小虚栅介质层420的厚度的目的，降低了沟道二极管导通的正向电压和导通损耗。

本申请实施例还提供了一种平面栅碳化硅器件的制备方法，参见图3所示，本实施例中的平面栅碳化硅器件的制备方法包括步骤S100至步骤S400。

在步骤S100中，在碳化硅衬底100的正面外延生长N型漂移区200，并依次注入N型掺杂离子和P型掺杂离子形成第一P型体区310、第二P型体区320、P型屏蔽区330、第一电流扩展层210、第二电流扩展层220。

在本实施例中，参见图4所示，第一电流扩展层210形成于第一P型体区310与P型屏蔽区330之间，第一电流扩展层210与第一P型体区310之间形成PN结，第一电流扩展层210与P型屏蔽区330之间形成PN结，第二电流扩展层220形成于P型屏蔽区330与第二P型体区320之间，第二电流扩展层220与P型屏蔽区330之间形成PN结，第二电流扩展层220与第二P型体区320之间形成PN结。第一电流扩展层210和第二电流扩展层220内掺杂N型掺杂离子，第一电流扩展层210、第二电流扩展层220为N型碳化硅材料。

在步骤S200中，在第一P型体区310和第二P型体区320依次注入N型掺杂离子和P型掺杂离子形成第一P型掺杂区611、第二P型掺杂区612、第一N型源区621、第二N型源区622。

在本实施例中，参见图5所示，第一P型掺杂区611与第一电流扩展层210接触，第一P型掺杂区611与第一电流扩展层210之间形成PN结，第二P型掺杂区612与第二电流扩展层220接触，第二P型掺杂区612与第二电流扩展层220之间形成PN结，第一N型源区621与第一P型掺杂区611接触，第一N型源区621与第一P型掺杂区611之间形成PN结，第二N型源区622与第二P型掺杂区612接触，第二N型源区622与第二P型掺杂区612之间形成PN结。

在步骤S300中，在第一N型源区621、第一P型掺杂区611以及第一电流扩展层210上上形成栅极介质层410和栅极多晶硅层510，在第二电流扩展层220、第二P型掺杂区612以及第二N型源区622上形成虚栅介质层420和虚栅多晶硅层520。

在本实施例中，参见图6所示，栅极多晶硅层510由栅极介质层410包裹，虚栅多晶硅层520由虚栅多晶硅层520包裹。

在步骤S400中，在第一N型源区621、第二N型源区622、P型屏蔽区330上形成源极层120，在碳化硅衬底100的背面形成漏极层110。

在本实施例中，源极层120通过虚栅介质层420上的通孔与虚栅多晶硅层520连接，通过牺牲一侧的栅极通道用作续流，可以降低器件的饱和电流，提高器件的短路耐量。

本申请实施例还提供了一种芯片，包括如上述任一项实施例所述的平面栅碳化硅器件。

在本实施例中，芯片包括芯片碳化硅衬底，碳化硅衬底上设置有一个或者多个平面栅碳化硅器件，该平面栅碳化硅器件可以由上述任一项实施例中的制备方法制备，也可以在芯片碳化硅衬底上设置上述任一项实施例中的平面栅碳化硅器件。

在一个具体应用实施例中，芯片碳化硅衬底上还可以集成其他相关的半导体器件，以和平面栅碳化硅器件组成集成电路。

在一个具体应用实施例中，该芯片可以为开关芯片或者驱动芯片。

本申请实施例的有益效果：P型屏蔽区形成于第一P型体区和第二P型体区之间，第一电流扩展层形成于第一P型体区与P型屏蔽区之间，第二电流扩展层形成于P型屏蔽区与第二P型体区之间。栅极介质层形成于第一电流扩展层上，虚栅介质层形成于第二电流扩展层上，栅极多晶硅层由栅极介质层包裹，虚栅多晶硅层由虚栅多晶硅层包裹，源极层通过虚栅介质层上的通孔与虚栅多晶硅层连接，当源极接高电位时，使得沟道二极管率先导通，并通过P型屏蔽区保护栅氧末端的电场，达到减小虚栅介质层的厚度的目的，降低了沟道二极管导通的正向电压和导通损耗。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各掺杂区、器件的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的掺杂区、器件完成，即将器件置的内部结构划分成不同的掺杂区，以完成以上描述的全部或者部分功能。实施例中的各掺杂区、器件可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

另外，各掺杂区、器件的具体名称也只是为了便于相互区分，并不用于限制本申请的保护范围。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

另外，在本申请各个实施例中的各掺杂区可以集成在一个单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (10)

1.一种平面栅碳化硅器件，其特征在于，所述平面栅碳化硅器件包括：

碳化硅衬底和漏极层，所述漏极层形成于所述碳化硅衬底的背面；

N型漂移区，形成于所述碳化硅衬底的正面；

第一P型体区、P型屏蔽区、第二P型体区，分别形成于所述N型漂移区上，且所述P型屏蔽区形成于所述第一P型体区和所述第二P型体区之间；

第一电流扩展层，形成于所述第一P型体区与所述P型屏蔽区之间；

第二电流扩展层，形成于所述P型屏蔽区与所述第二P型体区之间；

第一P型掺杂区、第二P型掺杂区，所述第一P型掺杂区形成于所述第一P型体区上，且与所述第一电流扩展层接触，所述第二P型掺杂区形成于所述第二P型体区上，且与所述第二电流扩展层接触；

第一N型源区、第二N型源区，所述第一N型源区形成于所述第一P型体区上，且与所述第一P型掺杂区接触，所述第二N型源区形成于所述第二P型体区上，且与所述第二P型掺杂区接触；

栅极介质层和虚栅介质层，所述栅极介质层形成于所述第一N型源区、所述第一P型掺杂区以及所述第一电流扩展层上，所述虚栅介质层形成于所述第二电流扩展层、所述第二P型掺杂区以及所述第二N型源区上；

栅极多晶硅层和虚栅多晶硅层，所述栅极多晶硅层由所述栅极介质层包裹，所述虚栅多晶硅层由所述虚栅多晶硅层包裹；

源极层，形成于所述第一N型源区、所述第二N型源区、所述P型屏蔽区上，且通过所述虚栅介质层上的通孔与所述虚栅多晶硅层连接。

2.如权利要求1所述的平面栅碳化硅器件，其特征在于，所述栅极介质层和所述虚栅介质层均与所述P型屏蔽区接触，且所述源极层形成于所述栅极介质层与所述虚栅介质层之间，以与所述P型屏蔽区接触。

3.如权利要求1所述的平面栅碳化硅器件，其特征在于，所述第一电流扩展层的宽度小于所述栅极多晶硅层的宽度。

4.如权利要求1所述的平面栅碳化硅器件，其特征在于，所述第二电流扩展层的宽度小于所述虚栅多晶硅层的宽度。

5.如权利要求1所述的平面栅碳化硅器件，其特征在于，所述第一电流扩展层和所述第二电流扩展层内N型掺杂离子的掺杂浓度大于所述N型漂移区内N型掺杂离子的掺杂浓度。

6.如权利要求1所述的平面栅碳化硅器件，其特征在于，所述第一P型体区内的P型掺杂离子的浓度与所述P型屏蔽区内P型掺杂离子的浓度一致。

7.如权利要求1所述的平面栅碳化硅器件，其特征在于，所述第二P型体区内的P型掺杂离子的浓度与所述P型屏蔽区内P型掺杂离子的浓度一致。

8.如权利要求1-7任一项所述的平面栅碳化硅器件，其特征在于，所述源极层与所述第一P型体区之间形成有第一肖特基金属层，所述源极层与所述第二P型体区之间形成有第二肖特基金属层。

9.一种平面栅碳化硅器件的制备方法，其特征在于，所述平面栅碳化硅器件的制备方法包括：

在碳化硅衬底的正面外延生长N型漂移区，并依次注入N型掺杂离子和P型掺杂离子形成第一P型体区、第二P型体区、P型屏蔽区、第一电流扩展层、第二电流扩展层；其中，所述第一电流扩展层形成于所述第一P型体区与所述P型屏蔽区之间，所述第二电流扩展层形成于所述P型屏蔽区与所述第二P型体区之间；

在所述第一P型体区和所述第二P型体区依次注入N型掺杂离子和P型掺杂离子形成第一P型掺杂区、第二P型掺杂区、第一N型源区、第二N型源区；其中，所述第一P型掺杂区与所述第一电流扩展层接触，所述第二P型掺杂区与所述第二电流扩展层接触，所述第一N型源区与所述第一P型掺杂区接触，所述第二N型源区与所述第二P型掺杂区接触；

在所述第一N型源区、所述第一P型掺杂区以及所述第一电流扩展层上上形成栅极介质层和栅极多晶硅层，在所述第二电流扩展层、所述第二P型掺杂区以及所述第二N型源区上形成虚栅介质层和虚栅多晶硅层；其中，所述栅极多晶硅层由所述栅极介质层包裹，所述虚栅多晶硅层由所述虚栅多晶硅层包裹；

在所述第一N型源区、所述第二N型源区、所述P型屏蔽区上形成源极层，在所述碳化硅衬底的背面形成漏极层；其中，所述源极层通过所述虚栅介质层上的通孔与所述虚栅多晶硅层连接。

10.一种芯片，其特征在于，包括如权利要求1-8任一项所述的平面栅碳化硅器件；或者包括如权利要求9所述的制备方法制备的平面栅碳化硅器件。