KR20090032894A - 반도체 소자 및 그의 형성 방법 - Google Patents
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Abstract
본 발명은 SOI(silicon on insulator) 웨이퍼의 매립 산화막과 P형 기판 사이에 N+ 도핑층 또는 P형 SiGe층을 형성하여 백 게이트 바이어스(back gate bias)에 의해 발생하는 GIDL(Gate Induced Drain Leakage)에 의한 홀(hole) 생성을 감소시킬 수 있기 때문에, SOI 구조를 사용한 FBC(Floating Body Cell)의 리프레시(refresh) 특성을 개선하는 기술을 개시한다.
FBC, SOI, N+ 도핑층, P형 SiGe층, GIDL
Description
본 발명은 반도체 소자 및 그의 형성 방법에 관한 것으로, 더욱 상세하게는 SOI(silicon on insulator) 웨이퍼의 매립 산화막(buried oxide)과 P형 기판 사이에 N+ 도핑층 또는 P형 SiGe층을 형성하여 백 게이트 바이어스(back gate bias)에 의해 발생하는 GIDL(Gate Induced Drain Leakage)에 의한 홀(hole) 생성을 감소시켜 SOI 구조를 사용한 FBC(Floating Body Cell)의 리프레시(refresh) 특성을 개선할 수 있는 반도체 소자 및 그의 형성 방법에 관한 것이다.
플로우팅 바디 셀(floating body cell; 이하 FBC라 함)은 일반적인 DRAM과는 다르게 전하를 축적하기 위한 커패시터(capacitor)를 사용하지 않고 단지 하나의 트랜지스터(transistor)를 사용하여 하나의 셀(cell)을 형성한다. 따라서, 커패시터 형성을 위한 공정이 필요 없기 때문에 공정 단계가 단순해 지고, 집적도를 높일 수 있는 큰 장점이 있다.
FBC는 SOI(silicon on insulator) 웨이퍼를 이용하여 형성된 소자에서 발생하는 플로우팅 바디 효과(floating body effect)를 이용하여 P형 바디(body)에 홀(hole)을 축적하는 경우 셀 동작을 위한 트랜지스터의 문턱 전압(threshold voltage)이 낮아져서 동작 전류가 증가하는 "1" 상태가 되고, 축적된 홀을 제거시킬 경우 다시 문턱 전압이 높아져서 동작 전류가 낮아지는 "0"의 상태가 된다.
이러한 FBC에 사용되는 SOI는 부분 공핍(partially depleted; 이하 PD라 함) SOI와 완전 공핍(fully depleted; 이하 FD라 함) SOI의 두 가지로 나뉘며, PD SOI의 경우 홀을 저장하기 위한 P형 바디 내에 중성(neutral) 영역이 존재하는 반면, FD SOI 기판은 중성 영역이 없기 때문에 생성된 홀을 저장하기 위해서는 아래쪽, 즉 백 게이트(back gate)에 음(negative)의 전압을 반드시 인가하여야 한다.
반도체 소자가 축소됨에 따라 SOI 구조의 최상부, 즉 바디 층이 얇아지면 FD SOI 구조가 되기 때문에 홀을 저장하기 위해서는 백 게이트에 음의 백 게이트 바이어스(negative back gate bias)가 인가되어야 하며, 백 게이트 바이어스의 절댓값이 증가함에 따라 FBC의 데이터 유지(data retention) 특성이 향상된다. 즉, 반도체 소자가 축소함에 따라 FD SOI를 이용하여 FBC를 형성하는데, 그에 따른 데이터 유지 특성을 확보하기 위해 일정 크기 이상의 음의 백 게이트 바이어스가 필요하게 되었다.
그러나, 이러한 경우 바디에 형성된 트랜지스터는 P+형 게이트/게이트 산화막/N+ 드레인(소스) 구조를 가지며 백 게이트 쪽에서도 동일하게 P+형 백 게이트/매립 산화막(buried oxide; 이하 BOX라 함)/N+ 드레인(소스) 구조가 되어 백 게이트에 음의 백 게이트 바이어스가 인가되고, 드레인에 양의 바이어스가 인가되는 조건이 발생하여, 게이트 유도 드레인 누설 전류(gate induced drain leakage; 이하 GIDL라 함)가 발생하게 되고, 이로 인하여 발생한 홀은 P형 바디와 BOX 사이에 축적된다. 이러한 조건이 발생하기 전에 셀에 저장된 데이터가 "0"인 경우, 즉 P형 바디와 BOX 사이에 홀이 없어야 하는 상태인 경우 GIDL에 의해 홀이 계속 축적됨으로써 "0"의 상태가 "1"의 상태로 변하게 되는 데이터 역전 패일이 발생하는 문제점이 있다.
본 발명은 SOI 웨이퍼의 매립 산화막과 P형 기판 사이에 N+ 도핑층 또는 P형 SiGe층을 형성하여 백 게이트 바이어스에 의해 발생하는 GIDL에 의한 홀 생성을 감소시켜 SOI 구조를 사용한 FBC의 리프레시(refresh) 특성을 개선할 수 있는 반도체 소자 및 그의 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는
기판; 매립 산화막 및 바디를 포함하는 SOI 기판;
상기 바디 상부에 형성된 플로우팅 바디 셀; 및
상기 기판과 상기 매립 산화막 사이에 형성된 SiGe층을 포함하는 것을 특징으로 한다.
또한, 상기 SiGe층은 Ge 이온을 이용한 이온 주입 공정을 통해 형성하고,
상기 플로우팅 바디 셀은 MOS FET(Field Effect Transistor)로 구현하고,
상기 MOS FET는
상기 바디 상부에 형성된 게이트 산화막;
상기 게이트 산화막 상부에 형성된 게이트 전극; 및
상기 게이트 산화막과 상기 게이트 전극 양측의 바디 상에 형성된 접합 영역인 소스/드레인을 포함하고,
상기 게이트 전극은 폴리 실리콘으로 형성되고,
상기 SiGe층에 상기 플로우팅 바디 셀이 동작할 때 음(negative)의 바이어스를 인가하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자 형성 방법은
바디(body), 매립 산화막 및 기판 구조의 SOI(Silicon On Insulator) 웨이퍼를 준비하는 단계;
Ge 이온을 상기 매립 산화막을 통과할 수 있는 에너지로 이온 주입하여 상기 매립 산화막과 상기 기판 사이에 SiGe층을 형성하는 단계; 및
상기 바디에 플로우팅 바디 셀을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 SOI 웨이퍼 상부에 버퍼 산화막을 형성하는 단계를 더 포함하고,
상기 버퍼 산화막은 600~1000℃의 온도 및 O2 가스 분위기에서 열 산화 공정으로 30~200Å의 두께로 형성하고,
상기 이온 주입하는 단계는 상기 100KeV~10MeV의 에너지 및 1E10~1E20/㎠의 도즈(dose)로 실시하고,
N2 또는 Ar 가스 분위기에서 500~1100℃의 온도로 1~1800초 동안 열처리하는 단계를 더 포함하고,
상기 플로우팅 바디 셀은 MOS FET로 구현하고,
상기 플로우팅 바디 셀을 형성하는 단계는
채널 이온 주입하는 단계;
게이트 산화막 및 게이트 전극을 형성하는 단계; 및
상기 게이트 산화막 및 상기 게이트 전극 양측의 바디 상에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명은 SOI(silicon on insulator) 웨이퍼의 매립 산화막(buried oxide; BOX)과 P형 기판(P type substrate) 사이에 N+ 도핑층 또는 P형 SiGe층을 형성하여 백 게이트 바이어스(back gate bias)에 의해 발생하는 GIDL(Gate Induced Drain Leakage)에 의한 홀(hole) 생성을 감소시킬 수 있기 때문에, SOI 구조를 사용한 FBC의 리프레시(refresh) 특성을 개선할 수 있는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 개시되고 당업자에게 본 발명의 사상이 충분히 전달되기 위해 제공되는 것이다. 또한, 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
도 1은 본 발명에 따른 FBC(Floating Body Cell)을 나타낸 단면도이다.
도 1을 참조하면, SOI의 P형 기판(P type substrate; P-sub)(10)에 N+ 도핑을 하여 P형 바디(P-body)(14)/BOX(Buried oxide)(12)/N+ 도핑층(N+ layer)(16)/P형 기판(P type substrate; P-sub)(10) 구조의 SOI를 형성하고, P형 바디(14)에 NMOS FET(Field Effect Transistor)를 형성한다.
NMOS FET는 P형 바디(14) 상부에 형성된 게이트 산화막(Gate oxide)(20), 게이트 산화막(20) 상부에 N+ 폴리 실리콘(N+ poly-Si)으로 형성된 게이트 전극(22) 및 게이트 산화막(20)과 게이트 전극(22) 양측에 형성된 N+ 접합 영역(N+ junction)인 소스/드레인(24)을 포함한다.
도 2는 도 1에 도시된 FBC의 단면도에서 A-A' 부분의 에너지 밴드(energy band)를 나타낸 그래프이다.
도 2를 참조하면, N+ 도핑층(16)을 백 게이트로 사용한 경우 BOX(12)를 사이에 두고 있는 N+ 드레인(24)과 N+ 도핑층(16)의 페르미 준위(Fermi level)가 동일하여 에너지 밴드 굽음(band bending)이 거의 발생하지 않는다.
도 3a 내지 도 3d는 본 발명에 따른 FBC를 형성하는 방법을 나타낸 단면도들이다.
여기서, 도 3a은 P형 바디(P-body)(14)/BOX(12)/P형 기판(P-sub)(10) 구조의 SOI 웨이퍼를 나타낸 단면도이다.
도 3b를 참조하면, 도 3a에 도시된 SOI 웨이퍼 상부에 이온 주입 공정 시 손상(damage)을 방지하기 위해 버퍼 산화막(26)을 600~1000℃의 온도 및 O2 가스 분위기에서 열 산화 공정으로 30~200Å의 두께로 성장시키고, BOX(12)과 P형 기판(10) 사이에 N+ 도핑층(16)을 형성하기 위해 Ph+ 또는 As+ 이온을 BOX(12)을 통과할 수 있는 높은 에너지로 주입한다. 여기서, Ph+ 또는 As+의 이온 주입 공정은 100KeV~10MeV의 에너지 및 1E10~1E20/㎠의 도즈(dose)로 실시한다.
도 3c를 참조하면, Ph+ 또는 As+ 이온 주입에 따른 격자의 재배치 및 이온 주입 공정에 의한 손상을 회복하기 위해 N2 또는 Ar 가스 분위기에서 500~1100℃의 온도로 1~1800초 동안 열처리를 하고, 버퍼 산화막(26)을 습식 식각으로 제거한다.
도 3d를 참조하면, P형 바디(14)/BOX(12)/N+ 도핑층(16)/P형 기판(10) 구조의 SOI 웨이퍼 상부에 일반적인 MOS 제작 공정으로 채널 이온주입(channel implant) 공정, 게이트 산화막(Gate oxide)(20) 형성 공정, N+ 폴리 실리콘(N+ poly-Si)을 이용한 게이트 전극(22) 형성 공정 및 소스/드레인(24) 형성 공정을 수행하고, 바이어스 인가를 위한 콘택 플러그를 형성하여 금속 배선(Vfg, Vbg, Vsub, Vs, Vd)에 연결하여 NMOS FET를 완성한다.
BOX(12)와 P형 기판(10) 사이의 N+ 도핑층(16)은 FBC가 동작할 때 P형 바디(14)와 BOX(12) 계면에 홀 저장 및 데이터 유지 특성을 향상시키기 위하여 음(negative)의 바이어스(Vbg)가 인가된다.
상기한 바와 같이 본 발명은 P형 바디(14)/BOX(12)/N+ 도핑층(16)/P형 기판(10) 구조의 SOI를 사용하여 FBC의 사용을 위한 NMOS FET를 형성하는 방법을 나타낸다.
도 4는 본 발명의 다른 실시예에 따른 FBC를 나타낸 단면도이다.
도 4을 참조하면, SOI의 P형 기판(P type substrate; P-sub)(10)에 Ge 도핑하여 형성된 P형 바디(P-body)(14)/BOX(Buried oxide)(12)/P형 SiGe층(P-SiGe layer)(18)/P형 기판(P type substrate; P-sub)(10) 구조의 SOI를 형성하고, P형 바디(14)에 NMOS FET(Field Effect Transistor)를 형성한다.
nMOS FET는 P형 바디(14) 상부에 형성된 게이트 산화막(Gate oxide)(20), 게 이트 산화막(20) 상부에 N+ 폴리 실리콘(N+ poly-Si)으로 형성된 게이트 전극(22) 및 게이트 산화막(20)과 게이트 전극(22) 양측에 형성된 N+ 접합 영역(N+ junction)인 소스/드레인(24)을 포함한다.
도 5는 도 4에 도시된 FBC의 단면도에서 B-B' 부분의 에너지 밴드(energy band)를 나타낸 그래프이다.
도 5를 참조하면, P형 SiGe층(18)을 백 게이트로 사용한 경우 BOX(12)를 사이에 두고 있는 N+ 드레인(24)과 P형 SiGe층(18)의 페르미 준위(Fermi level)의 차이가 작아 에너지 밴드 굽음(band bending)이 작게 발생하는 것을 알 수 있다.
도 6a 내지 도 6d는 본 발명에 따른 FBC를 형성하는 방법을 나타낸 단면도들이다.
여기서, 도 6a은 P형 바디(P-body)(14)/BOX(12)/P형 기판(P-sub)(10) 구조의 SOI 웨이퍼를 나타낸 단면도이다.
도 6b를 참조하면, 도 6a에 도시된 SOI 웨이퍼 상부에 이온 주입 공정 시 손상(damage)을 방지하기 위해 버퍼 산화막(26)을 600~1000℃의 온도 및 O2 가스 분위기에서 열 산화 공정으로 30~200Å의 두께로 성장시키고, BOX(12)과 P형 기판(10) 사이에 P형 SiGe층(18)을 형성하기 위해 Ge 이온을 BOX(12)을 통과하도록 높은 에너지로 주입한다. 여기서, Ge의 이온 주입 공정은 100KeV~10MeV의 에너지 및 1E10~1E20/㎠의 도즈(dose)로 실시한다.
도 6c를 참조하면, Ge 이온 주입에 따른 격자의 재배치 및 이온 주입 공정에 의한 손상을 회복하기 위해 N2 또는 Ar 가스 분위기에서 500~1100℃의 온도로 1~1800초 동안 열처리를 하고, 버퍼 산화막(26)을 습식 식각으로 제거한다.
도 6d를 참조하면, P형 바디(14)/BOX(12)/P형 SiGe층(18)/P형 기판(10) 구조의 SOI 웨이퍼 상부에 일반적인 MOS 제작 공정으로 채널 이온주입(channel implant) 공정, 게이트 산화막(Gate oxide)(20) 형성 공정, N+ 폴리 실리콘(N+ poly-Si)을 이용한 게이트 전극(22) 형성 공정 및 소스/드레인(24) 형성 공정을 수행하고, 바이어스 인가를 위한 콘택 플러그를 형성하여 금속 배선(Vfg, Vbg, Vsub, Vs, Vd)에 연결하여 nMOS FET를 완성한다.
BOX(12)와 P형 기판(10) 사이의 P형 SiGe층(18)은 FBC가 동작할 때 P형 바디(14)와 BOX(12) 계면에 홀 저장 및 데이터 유지 특성을 향상시키기 위하여 음(negative)의 바이어스(Vbg)가 인가된다.
상기와 같이 형성된 NMOS FET는 일반적인 SOI 웨이퍼에 형성된 FBC의 구조에서 N+형 실리콘 물질(24)과 P형 물질(10) 간의 일함수(work function) 차이에 의해 백 게이트와 드레인의 겹침 부분에서 발생하는 밴드 굽음(band bending)을 줄일 수 있다.
그 결과 GIDL에 의한 홀 생성을 감소시킬 수 있기 때문에, SOI 구조를 사용한 FBC의 리프레시(refresh) 특성이 개선된다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명에 따른 FBC를 나타낸 단면도이다.
도 2는 도 1에 도시된 FBC의 단면도에서 A-A' 부분의 에너지 밴드(energy band)를 나타낸 그래프이다.
도 3a 내지 도 3d는 본 발명에 따른 FBC를 형성하는 방법을 나타낸 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 FBC를 나타낸 단면도이다.
도 5는 도 4에 도시된 FBC의 단면도에서 B-B' 부분의 에너지 밴드를 나타낸 그래프이다.
도 6a 내지 도 6d는 본 발명에 따른 FBC를 형성하는 방법을 나타낸 단면도들이다.
<도면의 주요 부분에 대한 부호 설명>
10: P형 기판 12: 매립 산화막(Buried oxide; BOX)
14: P형 바디(P type body) 16: N+ 도핑층
18: P형 SiGe층 20: 게이트 산화막
22: 게이트 전극 24: 소스/드레인
26: 버퍼 산화막(buffer oxide)
Claims (13)
- 기판; 매립 산화막 및 바디를 포함하는 SOI 기판;상기 바디 상부에 형성된 플로우팅 바디 셀; 및상기 기판과 상기 매립 산화막 사이에 형성된 SiGe층을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 SiGe층은 Ge 이온을 이용한 이온 주입 공정을 통해 형성하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 플로우팅 바디 셀은 MOS FET(Field Effect Transistor)로 구현하는 것을 특징으로 하는 반도체 소자.
- 제 3 항에 있어서, 상기 MOS FET는상기 바디 상부에 형성된 게이트 산화막;상기 게이트 산화막 상부에 형성된 게이트 전극; 및상기 게이트 전극 양측의 바디 상에 형성된 접합 영역인 소스/드레인을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 4 항에 있어서,상기 게이트 전극은 폴리 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 SiGe층에 상기 플로우팅 바디 셀이 동작할 때 음(negative)의 바이어스를 인가하는 것을 특징으로 하는 반도체 소자.
- 바디(body), 매립 산화막 및 기판 구조의 SOI(Silicon On Insulator) 웨이퍼를 준비하는 단계;Ge 이온을 상기 매립 산화막을 통과할 수 있는 에너지로 이온 주입하여 상기 매립 산화막과 상기 기판 사이에 SiGe층을 형성하는 단계; 및상기 바디 상부에 플로우팅 바디 셀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 7 항에 있어서,상기 SOI 웨이퍼 상부에 버퍼 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 8 항에 있어서,상기 버퍼 산화막은 600~1000℃의 온도 및 O2 가스 분위기에서 열 산화 공정으로 30~200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 7 항에 있어서,상기 이온 주입하는 단계는 상기 100KeV~10MeV의 에너지 및 1E10~1E20/㎠의 도즈(dose)로 실시하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 7 항에 있어서,N2 또는 Ar 가스 분위기에서 500~1100℃의 온도로 1~1800초 동안 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 7 항에 있어서,상기 플로우팅 바디 셀은 MOS FET로 구현하는 것을 특징으로 하는 반도체 소자 형성 방법.
- 제 7 항에 있어서, 상기 플로우팅 바디 셀을 형성하는 단계는채널 이온 주입하는 단계;게이트 산화막 및 게이트 전극을 형성하는 단계; 및상기 게이트 산화막 및 상기 게이트 전극 양측의 바디 상에 소스/드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성 방법.
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| KR1020070098473A KR20090032894A (ko) | 2007-09-28 | 2007-09-28 | 반도체 소자 및 그의 형성 방법 |
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| KR1020070098473A KR20090032894A (ko) | 2007-09-28 | 2007-09-28 | 반도체 소자 및 그의 형성 방법 |
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| KR1020070098473A KR20090032894A (ko) | 2007-09-28 | 2007-09-28 | 반도체 소자 및 그의 형성 방법 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103745995A (zh) * | 2013-12-31 | 2014-04-23 | 上海新傲科技股份有限公司 | 具有超结结构的横向功率器件及制作方法 |
| CN103745997A (zh) * | 2013-12-31 | 2014-04-23 | 上海新傲科技股份有限公司 | 带有超结结构的高压晶体管及其制备方法 |
| KR20230094711A (ko) * | 2021-12-21 | 2023-06-28 | 한국외국어대학교 연구산학협력단 | 단일 mosfet 능동 인덕터 소자 |
| KR102583235B1 (ko) * | 2022-03-18 | 2023-09-26 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
-
2007
- 2007-09-28 KR KR1020070098473A patent/KR20090032894A/ko not_active Application Discontinuation
Cited By (5)
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|---|---|---|---|---|
| CN103745995A (zh) * | 2013-12-31 | 2014-04-23 | 上海新傲科技股份有限公司 | 具有超结结构的横向功率器件及制作方法 |
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| KR20230094711A (ko) * | 2021-12-21 | 2023-06-28 | 한국외국어대학교 연구산학협력단 | 단일 mosfet 능동 인덕터 소자 |
| WO2023121109A1 (ko) * | 2021-12-21 | 2023-06-29 | 한국외국어대학교 연구산학협력단 | 단일 mosfet 능동 인덕터 소자 |
| KR102583235B1 (ko) * | 2022-03-18 | 2023-09-26 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
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