KR100763230B1 - 반도체 소자용 매몰 웰 - Google Patents

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Abstract

매몰 웰을 갖는 기판이 제공된다. 기판은 제 1 기판의 표면 웰에 이온을 임플란팅함으로써 형성될 수 있으며, 이어서 표면 웰 상에 에피텍셜 층과 같은 반도체 층을 형성한다. 여기서, 표면 웰은 상부에 실질적으로 언도우프된 반도체 층을 갖는 매몰 웰이 된다. 일 실시예에서, 트랜지스터는 기판 상에 형성된다. 에피텍셜 층은 실질적으로 언도우프되기 때문에 트랜지스터는 소스/드레인 영역과 그 하부 영역 사이의 정션 캐패시턴스를 감소시키기 위해 형성될 수 있다. 에피텍셜 층 또는 그에 해당하는 영역은 채널 영역과 웰 콘택 사이의 저항을 감소시키기 위해 도우프될 수도 있다.
매몰 웰, 웰 콘택, 채널 영역

Description

반도체 소자용 매몰 웰{Buried well for semiconductor devices}
도 1 내지 도 3은 본 발명의 일 실시예에 따른 매몰 웰을 갖는 반도체 소자를 제조하기 위해 수행되는 다양한 공정 후 웨이퍼의 단면도이다.
도 1a는 본 발명의 일 실시예에 따른 매몰 웰을 형성하는데 이용될 수 있는 도핑 프로파일을 나타내는 그래프이다.
도 4 및 도 5는 본 발명의 다른 실시예에 따른 매몰 웰을 갖는 반도체 소자를 제조하기 위해 수행된 다양한 공정 후 웨이퍼의 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 웨이퍼 110: 기판
112: 표면 웰 210: 반도체 층
212: 소자 분리 구조물 214: 매몰 웰
310: 트랜지스터 312: 게이트 절연막
314: 게이트 전극 316: 스페이서
318: 소스/드레인 영역 320: LDD
322: 고농도 영역 350: 웰 콘택
352: 저농도 영역 354: 고농도 영역
410: 마스크 412: 채널 이온주입 영역
416: 웰 콘택 510: 트랜지스터
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 반도체 소자용 매몰 웰에 관한 것이다.
일반적으로 CMOS(Complementary metal-oxide-semiconductor) 트랜지스터들과 같은 반도체 소자들은 기판(주로, 실리콘 반도체 기판) 상에 형성된 게이트 전극 및 게이트 절연막을 포함한다. 소스 및 드레인 확장(extentions) 정션들은 게이트 전극의 양측의 기판으로 n형 또는 p형 불순물을 이온 주입하여 형성된다. 산화막 또는 질화막 스페이서들은 주로 고농도의 소스 및 드레인 이온 주입 이전에 게이트에 인접하여 형성된다.
일반적으로, 깊은 웰(deep well)은 절연을 위해 기판에 형성되며 트랜지스터의 채널 영역과 웰 콘택(well contact) 사이를 전기적으로 연결시킨다. 이상적으로, 채널 영역과 웰 콘택 사이의 전기적인 경로는 래치-업(latch-up)을 방지하고 트랜지스터 기판 바운스(bounce)를 향상시키기 위해 낮은 저항을 갖는 것이 특징이다. 이것은 디자인이 축소됨에 따라 특히 중요하다.
전형적으로, 채널 영역과 웰 콘택 사이에 낮은 저항을 형성하는 것은 웰 내에 도펀트(dopant) 농도를 증가시킴으로써 형성된다. 이러한 방법은 트랜지스터를 형성하기 이전에 고농도 웰 이온주입(implant) 공정을 수행하는 것을 포함한다. 그 러나, 도펀트 농도를 증가시키는 것은 소스/드레인 영역들과 주변 웰 영역 사이의 디플리션(depletion) 영역을 좁아지게 한다. 따라서 소스/드레인 영역들과 주변 웰 영역 사이의 정션 캐패시턴스(junction capacitance)가 증가한다. 트랜지스터의 지연은 캐패시턴스에 비례하기 때문에 지연 또한 증가한다.
웰 피크(peak)에서 요구되는 도펀트 농도로 이온주입하는 동안, 소스/드레인 정션의 하부에서의 도펀트 레벨은 이온주입 후 매우 높다. 마찬가지로, 확산을 감소시키기 위한 다른 종류들의 공동-이온주입(co-implantation) 또는 확산 없는 어닐링도 정션에서 도펀트를 줄일 수 없을 것이다.
따라서, 채널 영역과 웰 콘택 사이에 좋은 전도성을 유지하는 반면에 정션 캐패시턴스를 줄이기 위한 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자 제조용 매몰 웰을 제조하는 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이에 따라 제조된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이러한 문제점들은 반도체 소자용 매몰 웰을 제공하는 본 발명의 실시예들에 의해 감소되거나 해결되거나 앞지르게 되고 기술적 이점들이 향상된다.
본 발명의 일 실시예에서, 매몰 웰을 갖는 기판이 제공된다. 기판은 제 1 기판 상에 형성된 표면 웰과 이어서 그 위에 형성된 에피텍셜 층을 포함한다. 에피텍셜 층을 형성한 후, 표면 웰은 매몰 웰이 된다. 표면 웰을 형성한 후 에피텍셜 층을 형성함으로써 에피텍셜 층은 실질적으로 언도우프되므로, 에피텍셜 층과 매몰 웰 사이의 도펀트 농도가 샤프하게 증가된다.
일 실시예에서, 에피텍셜 층 상에 트랜지스터가 형성된다. 이 실시예에서 에피텍셜 층의 일 부분은 트랜지스터의 소스/드레인 영역과 언도우프되어 있는 매몰된 층 사이에 위치한다. 이에 따라 넓은 디플리션 영역과 낮은 정션 캐패시턴스가 형성된다.
다른 실시예에서, 에피텍셜 층은 트랜지스터의 채널 영역과 웰 콘택 사이의 저항을 감소시키기 위해 도우프될 수 있다.
또 다른 실시예에서, 채널 영역에서 채널 이온주입이 수행될 수 있다. 이 실시예에서, 채널 이온주입은 에피텍셜 층에서 트랜지스터의 게이트 전극 하부의 매몰 웰로 확장된다. 그러나, 트랜지스터의 소스/드레인 영역과 매몰 웰 사이의 에피텍셜 층 영역들은 실질적으로 언도우프된다. 채널 이온주입 영역은 채널 영역과 웰 콘택 사이의 낮은 저항 통로를 형성하는 반면, 에피텍셜 층의 언도우프된 영역은 정션 캐패시턴스를 감소시킨다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 매몰 웰을 갖는 기판을 이용하는 MOS 소자를 제조하는 다양한 단계를 나타낸다. 본 발명의 실시예들은 본 발명의 일 실시예에 따라 형성된 매몰 웰을 갖는 기판 상에 MOS 트랜지스터를 형성하는 것에 대해 설명한다. 이에 따라, 본 발명의 실시예들은 캐패시터, 다이오드, 저항, 바이폴라 트랜지스터 등과 같이 다른 형태의 소자를 제조하는데 이용될 수 있다.
이하에서 설명하는 방법은 NMOS와 PMOS 소자들에 동등하게 적용될 수 있으며, 이하에서 논의되는 도펀트와 공정들은 본 발명을 보다 자세히 설명하기 위해 예시적인 목적으로 제공된다. 추가로, 본 발명의 실시예들은 메모리 소자, 로직 소자, I/O 소자, 저전압 또는 고전압 소자 등과 같은 다양한 회로들에 이용될 수 있다.
도 1을 참조하면, 웨이퍼(100)는 기판(110)과 그 위에 형성된 표면 웰(112) 을 갖는다. 일 실시예에서, 기판(110)은 벌크(bulk) 실리콘 기판을 포함한다. 기판(110)은 벌크 실리콘 대신 게르마늄, 실리콘-게르마늄 합금 등과 같은 다른 물질들이 이용될 수 있다. 또한, 기판(110)은 SOI(silicon-on-insulator) 기판, SOS(silicon-on-sapphire) 기판 또는 벌크 실리콘 기판 상에 형성된 실리콘 게르마늄 층과 같이 다층 구조일 수 있다.
표면 웰(112)은 기판(110)의 상부 영역에 형성되고, 도펀트를 기판(110)의 상부 표면으로 이온주입함으로써 형성될 수 있다. 바람직하게, 표면 웰(112)은 특정 소자에 대한 깊은 웰과 같은 도전성이다. 예를 들어, NMOS 소자에서 P형 표면 웰 이온주입 영역은 보론 이온을 주입함으로써 형성될 수 있다. 그리고 PMOS 소자에서 N형 표면 웰 이온주입 영역은 인(P) 이온을 주입함으로써 형성될 수 있다. 일 실시예에서 표면 웰 이온주입 영역은 도펀트를 약 500nm의 깊이로 한정하기 위해 약 1e12 ~ 1e14 atoms/cm2의 도우즈를 이용하여 형성된다.
도 1a는 본 발명의 일 실시예에서 이용될 수 있는 도핑 프로파일을 나타낸다. 도시된 바와 같이, 일 실시예는 두 번의 이온주입을 이용하며, 바람직하게 기판(110)의 표면을 따라 도펀트를 집중시키고 기판 표면 아래로 점점 감소시킨다. 그러나, 도면에 도시된 도펀트 프로파일은 단지 설명에 도움을 주기위해 제공될 뿐이며, 다른 도펀트들과 도펀트 프로파일이 이용될 수 있음을 유념해야 한다. 예를 들어, 다른 도펀트 프로파일을 생성하기 위해 한 번의 이온주입 또는 3 번 또는 그 이상의 이온주입이 이용될 수 있으며, 다른 N/P형 도펀트, 에너지 레벨 및 도우즈 가 이용될 수 있다.
다시 도 1a를 참조하면, 일 실시예에서 원하는 도펀트 농도의 슬로프를 얻기 위해 두 번의 이온주입이 도시된다. 도 1a에서 도면 부호 130을 갖는 도핑 프로파일에 도시된 것처럼 첫번째 이온주입은 이온들을 기판(110)의 표면에 집중시킨다. 도 1a의 도면 부호 132에 도시된 것처럼 두번째 이온주입은 도펀트를 기판의 표면 아래에 집중시킨다. 첫번째와 두번째 이온주입의 조합은 도펀트 농도가 기판 표면에서 높고 기판의 깊이가 증가할수록 감소하는 도펀트 농도를 얻을 수 있다.
다시 도 1을 참조하면, 하나 또는 그 이상의 마스킹 층(미도시)들은 기판(110)에 표면 웰(112)을 선택적으로 형성하는데 이용될 수 있다. NMOS와 PMOS 소자들에 대해 이온주입을 분리할 수 있고, 이에 따라 PMOS와 NMOS 소자들 둘 다 하나의 기판 상에 형성될 수 있음은 당업자라면 이해할 것이다.
바람직하게, 급속 열처리(RTA: rapid thermal process)를 수행하여 임플란트 공정에 의해 기판(110) 표면에 발생된 손상을 회복시킨다. 일 실시예에서, 1,100℃의 온도에서 약 10초간 RTA를 수행하여 기판(120) 표면의 손상을 회복시킬 수 있다. 또한 RTA는 약 700 ~ 1,100℃의 온도에서 약 30분까지 수행하여 기판(120) 표면의 손상을 회복시킬 수도 있다. 이에 따라 후속 공정에서 성장된 층의 표면이 보다 부드럽게 형성된다. 보다 부드러운 표면을 갖게 함으로써, 후속 층은 보다 균일하게 형성되고 보다 적은 결함을 갖는다.
도 2는 본 발명의 일 실시예에 따라 반도체 층(210)과 STI(shallow-trench isolations; 212)들이 형성된 웨이퍼(100)를 나타낸다. 일 실시예에서, 반도체 층(210)은 블랭킷 에피텍셜 성장(blanket epitaxially-grown)층이다. 여기서 기판(110)은 이미 알려진 바와 같이 결정 시드(seed crystal) 역할을 한다. 반도체 층(210)은 다른 구조물들을 형성하기 전에 성장되기 때문에 반도체 층(210)은 웨이퍼-와이드 블랭킷(wafer-wide blanket) 층처럼 성장될 수 있으며, 반드시 에피텍셜 층을 선택적으로 성장시키는 것은 아니다. 이러한 방식으로, 에피텍셜 층은 추가적인 마스킹 단계가 없으며, 보다 효과적으로 성장될 수 있다. 반도체 층(210)은 바람직하게 약 100 ~ 300nm의 두께를 갖으나, 약 200 ~ 300nm 이상일 수 있다.
반도체 층(210)은 실질적으로 언도우프된 반도체 층(210)을 제공하며, 반도체 층(210)에는 NMOS와 PMOS 소자(예를 들어 트랜지스터)가 형성될 수 있다. 따라서, 도 1의 표면 웰(112)이 도 2에서 매몰 웰(214)이 된다. 본 발명의 실시예들은 높은 도펀트 농도를 갖는 매몰 웰을 형성하는데 이용될 수 있음은 당업자라면 이해할 수 있다. 여기서 매몰 웰 상의 반도체 물질은 도펀트가 거의 없다. 또한, 매몰 웰(214)에서 도펀트의 농도는 반도체 층(210)에 형성된 CMOS 소자의 동작에 나쁜 영향을 주지 않으며 독립적으로 결정될 수 있다. 뒤에서 보다 상세히 설명하겠지만, 공핍(depletion) 영역에서의 도펀트 농도를 제한하기 위해 NMOS/PMOS 소자들이 웨이퍼 상에 형성함으로써 NMOS/PMOS 소자의 캐패시턴스가 줄어든다.
STI(212) 또는 필드 산화막 영역들이나 깊은 트렌치 절연막과 같은 다른 소자 분리 구조물들은 활성 영역들을 절연시키기 위해 기판(110)에 형성된다. STI(212)들은 기판에 트렌치들을 식각하고 트렌치에 실리콘 산화막, HDP(High Density Plasma) 산화막 등과 같은 절연 물질을 충진시킴으로써 형성될 수 있다. 바람직하게, STI(212)들은 반도체 층(210)을 통해 매몰 웰(214)으로 연장되고, 매몰 웰(214)과 접촉한다.
도 3은 도 2의 웨이퍼 상에 트랜지스터(310)가 형성된 것을 나타낸다. 일반적으로, 트랜지스터(310)는 게이트 절연막(312), 게이트 전극(314), 스페이서(316) 및 소스/드레인 영역(318)을 포함한다. 게이트 절연막(312)은 실리콘 이산화물, 실리콘 이산화질화물, 실리콘 질화물, 질소 함유 산화물, 고유전 금속 산화물 및 이들의 조합 등과 같은 절연 물질로 이루어진다. 예를 들어, 실리콘 이산화물 절연 층은 습식 또는 건식 열 산화와 같은 산화 공정을 통해 형성될 수 있다. 또한 다른 공정들, 물질들 및 두께가 이용될 수 있다.
게이트 전극(314)은 금속(예를 들어, 탄탈륨, 티타늄, 몰리브덴, 텅스텐, 플래티늄, 알루미늄, 하프늄, 루테늄), 금속 실리사이드(티타늄 실리사이드, 코발트 실리사이드, 니켈 실리사이드, 탄탈륨 실리사이드), 금속 질화물(예를 들어, 티타늄 질화막, 탄탈륨 질화막), 도우프된 폴리-크리스탈 실리콘, 다른 도전성 물질들 및 이들의 조합 등과 같은 도전성 물질로 이루어진다. 하나의 예로, 비정질 실리콘을 증착하고 재결정화하여 폴리-크리스탈린 실리콘(폴리실리콘)을 형성한다. 폴리실리콘층은 LPCVD 방법으로 도우프된 또는 언도우프된 폴리실리콘을 증착함으로써 형성할 수 있다.
스페이서(316)는 절연층을 증착하고 패터닝하여 형성할 수 있다. 예를 들어 실리콘 질화막을 증착하고, 도 3에 도시된 스페이서(316)을 형성하기 위해 이방성 또는 등방성 식각 공정을 수행하여 일 실시예에 따른 스페이서(316)를 형성한다. 특정 명세서에 요구되는 다른 도핑 프로파일을 형성하기 위해 스페이서(316)는 다수의 스페이서 및/또는 라이너를 포함할 수 있다.
일 예로서, 소스/드레인 영역(318)은 LDD(Lightly-Doped Drain; 320)와 고농도 영역(322)으로 이루어진 것으로 나타낸다. 예를 들어, 트랜지스터는 할로 이온주입(halo implants) 및/또는 포켓 이온주입(poket implants)를 포함할 수 있다.
저농도 영역(352)과 고농도 영역(354)을 갖는 웰 콘택(350)은 종래 기술을 이용하여 형성할 수 있다. 일반적으로 웰 콘택(35)은 기판과 채널 영역을 전기적으로 연결하며, 전형적으로 게이트 전극과 소스/드레인 영역 아래의 기판의 캐패시턴스를 감소시킨다. 웰 콘택(350)은 실질적으로 매몰 웰(214)으로 확장시키는 P- 또는 N- 이온주입을 수행함으로써 형성될 수 있다. 이에 따라 저농도 영역(352)이 형성된다. 그리고 나서, 고농도 영역(354)을 형성하기 위해 P+ 또는 N+ 이온주입이 수행된다. 종래의 방법 중 하나에 따라, 저농도 영역(352)과 고농도 영역(354)들은 전형적으로 PMOS 트랜지스터를 형성하기 위해 N형 이온이 도우프되고, NMOS 트랜지스터를 형성하기 위해 P형 이온이 도우프된다.
이상에서 설명한 실시예에서, 소스/드레인 영역(318)과 게이트 전극(314) 아래의 반도체 층(210)은 실질적으로 언도우프된다. 따라서, 공핍 영역은 낮은 캐패시턴스 정션을 넓게 형성한다. 그러나, 게이트 전극(314) 아래의 반도체 층(210)도 실질적으로 언도우프된다. 게이트 전극(314) 아래의 이러한 언도우 영역은 일반적으로 고저항 특징을 갖으며, 웰 콘택으로 이동되는 핫 캐리어 특성이 감소될 수 있 다.
다른 실시예에서, 반도체 층(210)은 트랜지스터(310)의 채널 영역과 웰 콘택(350) 사이의 도전성을 보다 향상시키기 위해 저농도로 도핑(N-/P-형)될 수 있다. 이와 같이 향상된 도전성은 핫 캐리어 전하를 줄일 수 있고, 어떤 분야에서 보다 바람직할 수 있다. 일 실시예에서 반도체 층(210)은 PMOS 소자인 경우 N형 도펀트 또는 NMOS 소자인 경우 P형 도펀트를 이온주입함으로써 도우프될 수 있다. 일 실시예에서, 약 200 ~ 300nm의 깊이에서 최대 도펀트 농도를 갖도록 저농도 웰이 형성된다. 다른 깊이 및/또는 도핑 프로파일이 이용될 수 있다.
도 4 내지 도 5는 채널 영역과 웰 콘택 사이의 도전성을 향상시키기 위해 채널 영역에 도펀트를 이온주입하는 본 발명의 또 다른 실시예를 나타낸다. 먼저 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따라 마스크(410) 형성 후의 도 2의 웨이퍼(100; 동일 번호는 동일 요소를 지칭한다)를 나타낸다. 마스크(410)는 트랜지스터의 채널 영역이 될 웨이퍼(100)의 일부분을 노출시키기 위해 통상의 리소그래피 기술에 따라 증착하고 패터닝된 포토레지스트를 포함할 수 있다. 도 4에 도시된 바와 같이, 마스크(410)를 패터닝하여 웰 콘택(416)을 노출시킨다.
마스크(410)를 패터닝한 다음, 웰 콘택 영역(416)과 채널 이온주입 영역(412)을 도핑하기 위해 한번 이상의 이온주입이 수행될 수 있다. 채널 이온주입 영역(412)과 웰 콘택(416) 영역은 도우프된 영역을 매물 웰로 확장시키기 위해 P- 또는 N- 이온주입을 수행함으로써 도우프될 수 있으며, 소스/드레인 영역 아래에서 최대 농도를 갖는다.
이후, 트랜지스터(510)는 도 3의 트랜지스터(310)와 같이 형성될 수 있으며 동일 부호는 동일 요소를 지칭한다. 웰 콘택(416)의 고농도 영역(354) 또한 형성될 수 있다.
본 발명에 속하는 기술 분야의 당업자가 이해할 바와 같이, 본 실시예는 매몰 웰(214)까지 채널 영역을 도핑함으로써 채널 영역과 웰 콘택(416) 사이에 낮은 저항 통로를 제공하며, 이것은 채널 영역을 웰 콘택(416)과 전기적으로 연결한다. 동시에, 소스/드레인 영역(318) 아래의 영역은 상대적으로 언도우프된다. 결과적으로, 디플리션 영역은 넓어지며 소스/드레인 영역과 주변 웰 영역 사이의 정션 캐패시턴스는 감소한다.
본 발명과 본 발명의 이점을 상세하게 설명하였으나, 첨부된 청구항들에 의해 정의된 본 발명의 사상 및 관점 내에서 다양한 변화, 적용 및 변경할 수 있다는 것을 이해해야만 한다. 더욱이, 본 명세서의 관점은 상세 설명에서 서술한 공정, 장치, 제조, 물질의 조합, 수단, 방법 및 단계의 특정 실시예들에 한정하는 것을 의미하는 것은 아니다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명의 명세서로부터 쉽게 이해할 수 있는 것과 같이, 실질적으로 동일 기능을 수행하거나 본 명세서에서 서술한 실시예들에 따른 실질적인 동일 결과를 얻는 현재 존재하거나 추후 개발하는 것은 본 발명에 따른 상세 설명에서 서술한 공정들, 장치들, 제조, 물질의 조합들, 수단들, 방법들 또는 단계들이 이용될 수 있을 것이다. 따라서 공정 들, 장치들, 제조, 물질의 조합들, 수단들, 방법들 또는 단계들과 같은 관점 내에서 첨부된 청구항들은 포함하는 것을 의미한다.
상기한 바와 같이 본 발명의 반도체 소자용 매몰 웰에 따르면 기판 상에 표면 웰을 형성하고 표면 웰 상에 에피텍셜 층을 형성함에 따라 표면 웰을 매몰 웰이 된다. 이에 따라 에피텍셜 층은 실질적으로 언도우프되므로, 에피텍셜 층과 매몰 웰 사이의 도펀트 농도가 샤프하게 증가된다.
그리고 에피텍셜 층 상에 트랜지스터가 형성되며, 에피텍셜 층의 일 부분은 트랜지스터의 소스/드레인 영역과 언도우프 되어 있는 매몰된 층 사이에 위치한다. 이에 따라 넓은 디플리션 영역과 낮은 정션 캐패시턴스가 형성된다
또한, 채널 이온주입 영역을 형성함으로써 채널 영역과 웰 콘택 사이의 낮은 저항 통로를 형성하는 반면, 에피텍셜 층의 언도우프된 영역은 정션 캐패시턴스를 감소시킨다.

Claims (22)

  1. 반도체 기판을 제공하고,
    표면 웰에 한번 이상 이온주입을 수행하고,
    상기 표면 웰 상에 반도체 층을 형성하되, 상기 표면 웰은 매몰 웰이 되고,
    상기 반도체 층에 소자 분리 구조물을 형성하되, 상기 소자 분리 구조물은 상기 반도체 층을 통해 확장되며 상기 매몰 웰과 접촉하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 한번 이상 이온주입을 수행하는 것은 상기 반도체 기판의 표면에 이온들을 집중시키는 반도체 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 한번 이상 이온주입을 수행한 다음과 상기 반도체 층을 형성하기 전에 상기 반도체 기판을 어닐링하는 것을 더 포함하는 반도체 소자 제조 방법.
  4. 제 1 항에 있어서,
    상기 반도체 기판에 웰 콘택을 형성하는 것을 더 포함하며, 상기 웰 콘택은 상기 매몰 웰을 통해 확장된 상기 반도체 기판의 도우프된 영역을 포함하는 반도체 소자 제조 방법.
  5. 제 1 항에 있어서,
    상기 반도체 기판의 표면으로부터 상기 매몰 웰로 확장된 상기 반도체 층의 도우프된 영역을 포함하는 채널 이온주입 영역을 형성하고,
    상기 반도체 층 상에 트랜지스터를 형성하되, 상기 트랜지스터의 게이트 전극이 상기 채널 이온주입 영역을 덮는 것을 더 포함하는 반도체 소자 제조 방법.
  6. 제 5 항에 있어서,
    상기 트랜지스터의 소스/드레인 영역 아래에 위치하는 상기 반도체 층의 부분들은 실질적으로 언도우프된 반도체 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 반도체 층 상에 트랜지스터를 형성하기 전에 상기 반도체 층을 도핑하는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 반도체 기판에 웰을 형성하고,
    상기 반도체 기판 상에 에피텍셜 층을 성장시키고,
    상기 에피텍셜 층에 소자 분리 구조물을 형성하여 제 1 영역 및 제 2 영역을 정의하되, 상기 소자 분리 구조물은 상기 에피텍셜 층을 통해 상기 반도체 기판으 로 확장되며,
    상기 제 1 영역에 트랜지스터를 형성하되, 상기 제 1 영역은 상기 웰 상에 위치하며,
    상기 제 2 영역에 웰 콘택을 형성하되, 상기 웰 콘택은 상기 에피텍셜 층을 통해 상기 반도체 기판으로 확장되고 상기 웰 상에 위치하는 반도체 소자 제조 방법.
  9. 제 8 항에 있어서,
    상기 웰을 형성하는 것은 상기 반도체 기판의 표면에 이온을 집중시키는 이온주입을 한번 이상 수행하는 것을 포함하는 반도체 소자 제조 방법.
  10. 제 8 항에 있어서,
    상기 웰을 형성한 후 상기 에피텍셜 층을 형성하기 이전에 상기 반도체 기판을 어닐링하는 것을 더 포함하는 반도체 소자 제조 방법.
  11. 제 8 항에 있어서,
    상기 트랜지스터를 형성하기 이전에 상기 트랜지스터의 게이트 전극 아래에 채널 이온주입 영역을 형성하는 것을 더 포함하며, 상기 채널 이온주입 영역은 상기 에피텍셜 층의 표면으로부터 웰로 확장되는 상기 에피텍셜 층의 도우프된 영역을 포함하는 반도체 소자 제조 방법.
  12. 제 11 항에 있어서,
    상기 트랜지스터의 소스/드레인 영역 아래에 위치하는 상기 에피텍셜 층의 부분들은 언도우프된 반도체 소자 제조 방법.
  13. 제 8 항에 있어서,
    상기 트랜지스터 형성 전에 상기 에피텍셜 층을 도핑하는 것을 더 포함하는 반도체 소자 제조 방법.
  14. 반도체 기판을 제공하고,
    제 1 도전형의 이온을 이온주입함으로써 상기 반도체 기판의 상부 영역에 표면 웰을 형성하고,
    상기 반도체 기판 상에 에피텍셜 층을 성장시키되, 상기 표면 웰은 매몰된 웰이 되고,
    상기 에피텍셜 층에 적어도 3개의 절연 영역들을 형성하되, 상기 절연 영역들은 제 1 영역과 웰 콘택 영역을 정의하며 상기 반도체 기판과 접촉하고,
    상기 제 1 영역에 트랜지스터를 형성하고,
    상기 웰 콘택 영역의 상기 에피텍셜 층을 도핑하는 것을 포함하는 반도체 소자 제조 방법.
  15. 제 14 항에 있어서,
    상기 표면 웰을 형성하는 것은 상기 반도체 기판의 표면에 이온들을 집중시키는 반도체 소자 제조 방법.
  16. 제 14 항에 있어서,
    상기 표면 웰을 형성한 후 상기 에피텍셜 층을 성장시키기 전에 상기 반도체 기판을 어닐링하는 것을 더 포함하는 반도체 소자 제조 방법.
  17. 제 14 항에 있어서,
    상기 트랜지스터를 형성하기 전에 상기 트랜지스터의 게이트 전극 아래에 채널 이온주입 영역을 형성하는 것을 더 포함하며, 상기 채널 이온주입 영역은 상기 에피텍셜 층의 표면으로부터 상기 매몰 웰으로 확장된 상기 에피텍셜 층의 도우프된 영역을 포함하는 반도체 소자 제조 방법.
  18. 제 14 항에 있어서,
    상기 트랜지스터를 형성하기 전에 상기 에피텍셜 층을 도핑하는 것을 더 포함하는 반도체 소자 제조 방법.
  19. 반도체 기판에 형성된 매몰 웰;
    상기 매몰 웰을 덮는 에피텍셜 층;
    상기 에피텍셜 층 상에 형성된 트랜지스터;
    상기 에피텍셜 층을 통해 상기 매몰 웰로 형성된 소자 분리 구조물로서, 상기 에피텍셜 층의 다른 영역들로부터 상기 트랜지스터를 분리하는 상기 소자 분리 구조물; 및
    상기 트랜지스터의 게이트 전극 하부의 채널 이온주입 영역으로서, 상기 반도체 기판의 표면으로부터 상기 매몰 웰로 확장된 채널 이온주입 영역을 포함하되, 상기 트랜지스터의 소스/드레인 영역들과 상기 매몰 웰 사이에 위치하는 상기 반도체 기판의 영역은 언도우프된 반도체 소자.
  20. 제 19 항에 있어서,
    상기 매몰 웰은 상기 반도체 기판의 표면에 집중된 이온들을 갖는 반도체 소자.
  21. 제 19 항에 있어서,
    웰 콘택을 더 포함하며, 상기 웰 콘택은 상기 반도체 기판의 표면으로부터 상기 매몰 웰로 확장된 상기 반도체 기판의 도우프된 영역인 반도체 소자.
  22. 제 21 항에 있어서,
    상기 소자 분리 구조물은 상기 트랜지스터와 상기 웰 콘택 사이에 위치하는 반도체 소자.
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