KR20180020244A - 플로팅 게이트, 워드 라인, 소거 게이트를 갖는 분리형 게이트 비휘발성 메모리 셀 - Google Patents
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Abstract
실리콘 반도체 기판, 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 및 채널 영역의 제1 부분 및 소스 영역의 제1 부분 위에 배치되는 전도성 플로팅 게이트를 포함하는 메모리 디바이스가 개시된다. 소거 게이트는 플로팅 게이트에 측방향으로 인접하고 소스 영역 위에 있는 제1 부분, 및 위로 연장되어 플로팅 게이트 위로 연장되는 제2 부분을 포함한다. 전도성 워드 라인 게이트는 채널 영역의 제2 부분 위에 배치된다. 워드 라인 게이트는 플로팅 게이트에 측방향으로 인접하게 배치되고, 플로팅 게이트 위에 배치되는 부분을 포함하지 않는다. 채널 영역의 제2 부분으로부터 워드 라인 게이트를 분리시키는 절연부의 두께는 소거 게이트로부터 플로팅 게이트를 분리시키는 절연부의 두께보다 더 작다.
Description
관련 출원
본 출원은 2015년 7월 10일자로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제62/191,047호의 이익을 주장한다.
기술분야
본 발명은 분리형 게이트 플래시 메모리 셀 설계 및 동작에 관한 것이다.
분리형 게이트 비휘발성 플래시 메모리 디바이스들은 공지되어 있다. 도 1은 2개의 게이트들(워드 라인 게이트 WL 및 플로팅 게이트 FG)을 포함하고 그에 따라 3개의 단자들(워드 라인 WL, 소스 S, 및 드레인 D)을 포함하는 2-게이트 셀을 도시한다. 드레인 D는 대안으로 비트 라인 BL로 지칭될 수 있고, 워드 라인 WL은 대안으로 제어 게이트로 지칭될 수 있다. 플로팅 게이트 FG는 부분적으로 소스 S 및 채널 영역 CR(소스 S와 드레인 D 사이에 연장됨)의 일부분 위에 있으면서 그들로부터 절연되고, 워드 라인 WL은 채널 영역 CR의 다른 부분 위에 있으면서 그로부터 절연된다. 플로팅 게이트 FG는 (소거 동작을 가능하게 하도록) 워드 라인 WL에 면하는 날카로운 에지에서 종단되는 상부 표면을 갖는다. 미국 특허 제5,029,130호는 그러한 메모리 셀을 개시하고 있고, 이는 모든 목적을 위해 본 명세서에 참고로 포함된다.
도 2는 소스 S 위에 형성되고 그와 접촉하는 연장된 소스 라인 ESL을 추가로 포함한다는 점을 제외하면 도 1의 메모리 디바이스와 유사한 연장된 소스 2-게이트 셀을 도시한다. 연장된 소스 라인 ESL은 연장된 소스 라인 ESL을 통해 소스 S로부터의 향상된 전압 커플링을 플로팅 게이트에 제공한다.
도 3은 소스 영역 위에 있으면서 그로부터 절연되는 소거 게이트 EG, 및 플로팅 게이트 FG 위에 있으면서 그로부터 절연되는 커플링 게이트 CG를 추가로 포함한다는 점을 제외하면 도 1의 메모리 디바이스와 유사한 4-게이트, 5-단자 셀(4-Gate, 5-terminal Cell)을 도시한다. 소거 동작은 소거 게이트 EG에 면하는 플로팅 게이트 FG의 상부 표면 에지를 사용한다. 따라서, 이러한 메모리 셀은 4개의 게이트들(WL, CG, FG, EG) 및 5개의 단자들(S, D, WL, CG, EG)을 갖는다. 미국 특허 제6,747,310호 및 제7,868,375호는 그러한 메모리 셀을 개시하고 있고, 이는 모든 목적을 위해 본 명세서에 참고로 포함된다.
4-게이트 디바이스의 기능 및 성능 이점들을 달성하지만, 더 작은 디바이스 기하구조들 및 제조하는 동안의 더 적은 마스킹 단계들을 갖는 것이 바람직하다.
전술된 필요성은 실리콘 반도체 기판, 실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 및 소스 영역의 제1 부분 위에 배치되면서 그들로부터 절연되는 전도성 플로팅 게이트, 및 전도성 소거 게이트를 포함하는 메모리 디바이스에 의해 해결된다. 소거 게이트는 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되고 소스 영역 위에 있으면서 그로부터 절연되는 제1 부분, 및 위로 연장되어 플로팅 게이트 위로 연장되면서 그로부터 절연되는 제2 부분을 포함한다. 전도성 워드 라인 게이트가 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연된다. 워드 라인 게이트는 플로팅 게이트에 측방향으로 인접하게 배치되고, 플로팅 게이트 위에 배치되는 부분을 포함하지 않는다. 채널 영역의 제2 부분으로부터 워드 라인 게이트를 분리시키는 절연부의 두께는 소거 게이트로부터 플로팅 게이트를 분리시키는 절연부의 두께보다 더 작다.
실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되고 부분적으로 소스 영역 위에 있는 플로팅 게이트, 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트, 및 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트를 포함하고, 소거 게이트는 플로팅 게이트에 측방향으로 인접한 제1 부분, 및 위로 연장되어 플로팅 게이트 위로 연장되는 제2 부분을 포함하고, 워드 라인 게이트는 플로팅 게이트에 측방향으로 인접하게 배치되고 플로팅 게이트 위에 배치되는 부분을 포함하지 않는 메모리 셀을 판독하는 방법이 개시된다. 본 방법은 워드 라인 게이트에 포지티브 전압을 인가하는 단계, 드레인 영역에 포지티브 전압을 인가하는 단계, 소거 게이트에 0 전압을 인가하는 단계, 및 소스 영역에 0 전압을 인가하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 2-게이트, 3-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 2는 연장된 소스 라인을 갖는 종래의 2-게이트, 3-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 3은 종래의 4-게이트, 5-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 4는 3-게이트, 4-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 5는 금속 워드 라인 게이트들 및 하이-K 유전체를 갖는 3-게이트, 4-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 6은 제1 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 7은 제2 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 8은 제3 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 9a 내지 도 9f는 비휘발성 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 측단면도들이다.
도 10은 비휘발성 메모리 셀의 대안의 실시예를 도시한 측단면도이다.
도 2는 연장된 소스 라인을 갖는 종래의 2-게이트, 3-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 3은 종래의 4-게이트, 5-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 4는 3-게이트, 4-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 5는 금속 워드 라인 게이트들 및 하이-K 유전체를 갖는 3-게이트, 4-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 6은 제1 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 7은 제2 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 8은 제3 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 9a 내지 도 9f는 비휘발성 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 측단면도들이다.
도 10은 비휘발성 메모리 셀의 대안의 실시예를 도시한 측단면도이다.
본 발명은 도 4 및 도 5에 도시된 바와 같은 3-게이트, 4-단자 비휘발성 메모리 셀 디바이스, 그러한 메모리 셀 디바이스들을 제조하는 방법, 및 그러한 메모리 디바이스들을 동작시키는 방법이다. 도 4에 도시된 바와 같이, 소스 영역(12) 및 드레인 영역(14)은 실리콘 기판(10)에 형성되고, 그들 사이에는 기판의 채널 영역(16)이 있다. 플로팅 게이트(18)는 바람직하게는 폴리실리콘이고, 소스 영역(12) 및 채널 영역(16)의 제1 부분 위에 형성되면서 그들로부터 절연된다. 워드 라인 게이트(20)는 폴리실리콘일 수 있고, 채널 영역(16)의 제2 부분 위에 형성되면서 그로부터 절연된다. 소거 게이트(22)는 바람직하게는 폴리실리콘이고, 소스 영역(12) 위에 형성되면서 그로부터 절연된다. 소거 게이트(22)는 플로팅 게이트(18)에 측방향으로 인접한 제1 부분, 및 위로 연장되어 플로팅 게이트(18) 위로 연장되는 제2 부분을 갖는다. 전술된 4-게이트 디바이스와는 달리, 도 4의 메모리 셀은 커플링 게이트를 갖지 않는다. 도 5의 메모리 셀 디바이스는, 폴리실리콘 워드 라인 게이트들(20)이 금속 게이트들(21)로 대체되고 하이-K 유전체(24)(즉, 산화물, 예컨대 HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들 등의 것보다 더 큰 유전체 상수 K를 가짐)에 의해 둘러싸인다는 점을 제외하면 도 4의 것과 동일하다.
도 4 및 도 5의 3-게이트 메모리 셀 구성들은 많은 이점들을 갖는다. 구체적으로, 그들은 프로그래밍 동안에 소거 게이트(22)와 플로팅 게이트(18) 사이의 용량성 커플링을 활용하므로, 별개의 커플링 게이트를 필요로 하지 않는다. 워드 라인 게이트(20)의 길이, 및 워드 라인 게이트(20)와 기판(10) 사이의 산화물 층(26)의 두께는 높은 셀 전류 및 속도를 유지하면서 축소될 수 있다. 플로팅 게이트(18)와 소거 게이트(22) 사이의 터널링 산화물 층(28)은 소거 게이트(22)(이는 터널 산화물 주위를 에워쌈)에 의해 보호되어, 후속 칩 프로세싱 동안 열화를 방지하여 양호한 소거 용량 및 내구성을 보장한다. 소거 게이트 및 워드 라인 게이트 높이뿐 아니라 전체 셀 높이는 동일한 칩 상에 형성된 로직 게이트들의 높이를 충족시키도록 조절될 수 있다. 플로팅 게이트(18)의 폭 및 길이, 및 소스 라인(12)은 자가 정렬 공정에 의해 형성될 수 있다. 공정, 스트랩 레이아웃, 및 금속 접속부들의 레이아웃은 더 단순할 것인데, 이는 커플링 게이트가 제거되기 때문이다. 금속 접속부들은 40 nm, 28 nm, 및 20 nm 기술 노드들과 같은 고급 기술에서 작은 Y-피치를 충전하기가 더 용이할 것이다.
도 6은 제1 예에 따른, 본 발명의 3-게이트 메모리 셀의 어레이의 선택 및 비선택 라인들에 대한 셀 동작 전압들을 도시한다. 선택 라인들(선택)은 동작되고 있는 메모리 셀(들)을 포함하고, 비선택 라인들(비선택)은 동작되고 있는 메모리 셀(들)을 포함하지 않는 것들이다.
도 7은 제2 예에 따른, 본 발명의 3-게이트 메모리 셀의 어레이의 선택 및 비선택 라인들에 대한 셀 동작 전압들을 도시한다. 이러한 예에서는, 소거 동작에 소거 게이트 상의 포지티브 전압이 사용된다.
도 8은 제3 예에 따른, 본 발명의 3-게이트 메모리 셀의 어레이의 선택 및 비선택 라인들에 대한 셀 동작 전압들을 도시한다. 이러한 예에서는, 소거 동작에 소스 라인 상의 네거티브 전압이 사용된다.
도 9a 내지 도 9f는 3-게이트 메모리 디바이스를 형성하는 데 있어서의 단계들을 도시한다. 능동 영역들 사이에 STI 분리 영역들을 형성한 후, 하기 층들이 형성된다: 기판(10) 상의 실리콘 이산화물(산화물)(40), 산화물(40) 상의 폴리실리콘(폴리)(42), 폴리(42) 상의 산화물(44), 및 산화물(44) 상의 실리콘 질화물(질화물)(46). 질화물(46)은 트렌치(48)로 패터닝된다(예컨대, 포토리소그래피 마스킹 공정). 산화물 스페이서들(50)은 트렌치(48) 내부에 그리고 폴리 층(42) 위에 형성된다. 스페이서들(50) 사이의 폴리 층(42)의 노출된 부분은 폴리 에칭에 의해 제거되어, 산화물 층(40)을 노출시킨다. 산화물 층(40)의 노출된 부분은 산화물 에칭에 의해 제거된다. 생성된 구조물이 도 9a에 도시된다. 바람직하게는, 폴리 층(42)의 에칭된 측벽들은 안쪽을 향해 경사지게 되어(경사진 부분(42a) 참조), 폴리 층(42)에 대해 경사가 더 급격한 상부 에지들이 생성되게 할 것이다.
트렌치(48) 밑의 기판에 소스 영역(12)을 형성하도록 주입이 수행된다. 경사진 부분들(42a)의 상단을 따라서 그리고 그 위에서(즉, 폴리(42)의 노출된 단부 부분들 상에서) 연장되는 터널 산화물(28)을 형성하도록 산화물 에칭 및 형성(formation)이 수행된다. 폴리 증착 및 에칭을 이용하여, 소거 게이트(22)를 구성하는 폴리실리콘을 트렌치(48)의 저부에 형성한다. 산화물 및 에칭백을 이용하여, (소거 게이트(22) 위의) 트렌치(48)를 산화물로 충전한다. 생성된 구조물이 도 9b에 도시되어 있다.
질화물(46)이 제거되고, 산화물 에칭을 이용하여, 폴리 에칭에 의해 제거되어 플로팅 게이트들(18)의 외부 에지들을 한정하는 폴리 층(42)의 외부 부분들을 노출시킨다. 플로팅 게이트들(18)의 외부 에지들은, 도 9c에 도시된 바와 같이, 산화물로 커버된다. 산화물 에칭이 기판 상의 산화물 층을 제거하고, 얇은 산화물 층(52)이 플로팅 게이트들(18)의 외부 에지들에 인접하게 기판 상에 형성된다. 산화물 층(52)은 터널 산화물 층(28)보다 훨씬 더 얇을 수 있다. 질화 산화물(SiON) 층이 산화물 층(52) 대신에 또는 추가로 산화물 층(52) 상에 형성될 수 있다. 도 9d에 도시된 바와 같이, 메모리 셀 부분은 폴리 층(54) 및 폴리 층(54) 상의 산화물 층(56)으로 커버되는 한편, 디바이스의 로직 부분은 폴리 층(54) 내에 임베드된 SiN(실리콘 질화물)(58)을 포함하는데, SiN(58) 아래의 폴리 층(54)의 부분은 로직 게이트 폴리로서의 역할을 하고 위의 부분은 더미 폴리로서의 역할을 한다. 이어서, 도 9e에 도시된 바와 같이, 폴리 에칭을 이용하여, 워드 라인 WL 폴리 게이트들(20) 및 로직 디바이스 폴리 게이트(60)를 남긴다. 도 9f에 도시된 바와 같이, 드레인 영역들(14) 및 보호성 산화물(62)을 형성하는 주입을 포함하는 프로세싱이 계속된다.
대안의 실시예에서, 도 10에 도시된 바와 같이, 폴리 에칭을 이용하여, 폴리 워드 라인 게이트들(20)을 제거하고 이들을, 적어도 2개의 측부들 상에서 하이-K 유전체(24)에 의해 둘러싸인 금속 워드 라인 게이트들(21)로 대체할 수 있다.
어느 하나의 실시예에서, 전체 셀 높이, 즉 소거 게이트(22) 및 WL 게이트(20) 높이는 로직 게이트 높이 요건을 충족시키도록 조절될 수 있다. 플로팅 게이트 폭, 플로팅 게이트 길이, 및 소스 라인은 자가 정렬 공정에 의해 한정된다. 공정, 스트랩 레이아웃, 및 금속 접속부들의 레이아웃은 4-게이트 디바이스들에 비해 더 단순할 것인데, 그 이유는 제어 게이트가 제거되기 때문이다. 금속 접속부는 고급 디바이스 기술들에서 작은 Y 피치를 충전하기가 더 용이할 것이다. 전술된 종래의 2-게이트 및 4-게이트 디바이스들에 비해 더 적은 포토리소그래피 마스킹 단계들이 필요하다. 터널 산화물(28)에 상대적으로 얇은 산화물 층(52)(이는 소거 게이트(22)가 고전압 소거에 사용되고 있고 워드 라인 게이트만이 선택 게이트로서 사용되고 있기 때문임), 워드 라인 게이트들(20) 및 소거 게이트들(22)의 평면형 상부 표면들, 및 워드 라인 게이트(20)가 플로팅 게이트(18)와의 임의의 수직 오버랩을 갖도록 형성될 필요 없음을 고려하면, 셀 높이는 현저히 감소될 수 있다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (7)
- 메모리 디바이스로서,
실리콘 반도체 기판;
상기 실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역;
상기 채널 영역의 제1 부분 및 상기 소스 영역의 제1 부분 위에 배치되면서 그들로부터 절연되는 전도성 플로팅 게이트;
전도성 소거 게이트 - 상기 전도성 소거 게이트는,
상기 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되고, 상기 소스 영역 위에 있으면서 그로부터 절연되는 제1 부분, 및
위로 연장되어 상기 플로팅 게이트 위로 연장되면서 그로부터 절연되는 제2 부분을 포함함 -; 및
상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 전도성 워드 라인 게이트 - 상기 워드 라인 게이트는 상기 플로팅 게이트에 측방향으로 인접하게 배치되고, 상기 플로팅 게이트 위에 배치되는 부분을 포함하지 않음 - 를 포함하고,
상기 채널 영역의 제2 부분으로부터 상기 워드 라인 게이트를 분리시키는 절연부의 두께는 상기 소거 게이트로부터 상기 플로팅 게이트를 분리시키는 절연부의 두께보다 더 작은, 메모리 디바이스. - 청구항 1에 있어서,
상기 소거 게이트의 제2 부분이 상기 플로팅 게이트 위에 배치된 유일한 전도성 게이트 또는 전도성 게이트 부분인, 메모리 디바이스. - 청구항 1에 있어서,
상기 워드 라인 게이트는,
상기 채널 영역의 제2 부분에 면하는 저부 표면 - 상기 저부 표면은 평면형임 -; 및
상기 저부 표면에 대향하는 상부 표면 - 상기 상부 표면은 평면형임 - 을 포함하는, 메모리 디바이스. - 청구항 3에 있어서,
상기 소거 게이트는,
상기 소스 영역에 면하는 저부 표면; 및
평면형인 상기 저부 표면에 대향하는 상부 표면을 포함하는, 메모리 디바이스. - 청구항 1에 있어서,
상기 워드 라인 게이트는,
금속 재료; 및
상기 금속 재료와 상기 채널 영역의 제2 부분 사이에 배치되는 하이-K 유전체 재료의 층을 포함하는, 메모리 디바이스. - 청구항 1에 있어서,
상기 워드 라인 게이트는,
폴리실리콘; 및
상기 폴리실리콘과 상기 채널 영역의 제2 부분 사이에 배치되는 질화 산화물의 층을 포함하는, 메모리 디바이스. - 실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되고 부분적으로 상기 소스 영역 위에 있는 플로팅 게이트, 상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트, 및 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트를 포함하고, 상기 소거 게이트는 상기 플로팅 게이트에 측방향으로 인접한 제1 부분, 및 위로 연장되면서 상기 플로팅 게이트 위로 연장되는 제2 부분을 포함하고, 상기 워드 라인 게이트는 상기 플로팅 게이트에 측방향으로 인접하게 배치되고 상기 플로팅 게이트 위에 배치되는 부분을 포함하지 않는, 메모리 셀을 판독하는 방법으로서,
상기 워드 라인 게이트에 포지티브 전압을 인가하는 단계;
상기 드레인 영역에 포지티브 전압을 인가하는 단계;
상기 소거 게이트에 0 전압을 인가하는 단계; 및
상기 소스 영역에 0 전압을 인가하는 단계를 포함하는, 방법.
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