JP4245223B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置とその製造方法に関し、更に言えば、スプリットゲート型のフラッシュメモリのデバイス特性の向上並びに微細化を可能にする不揮発性半導体記憶装置とその製造方法を提供するものである。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能な不揮発性半導体記憶装置、特にプログラマブルＲＯＭ(EEPROM:Electrically Erasable and Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-Nordheim tunnelling)によってフローティングゲートからコントロールゲートへ電荷を引き抜くことでデータの消去が行われる。
【０００３】
図６及び図７はフローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分を示す平面図及び断面図である。この図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
【０００４】
Ｐ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子分離膜２（図６参照）が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の選択酸化膜５は、選択酸化法によりフローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。
【０００５】
複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応して前記酸化膜３Ａと一体化されたトンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【０００６】
隣り合うコントロールゲート６間の基板領域及び隣り合うフローティングゲート４間の基板領域には、Ｎ型のドレイン領域７及びソース領域８が形成される。ドレイン領域７は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、ドレイン領域７及びソース領域８によりメモリセルトランジスタが構成される。
【０００７】
そして、前記コントロールゲート６上に、酸化膜９を介して、金属配線１０がコントロールゲート６と交差する方向に配置される。この金属配線１０は、コンタクトホール１１を通して、ドレイン領域７に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域８は、ソース線となる。また、ドレイン領域７に接続される金属配線１０は、ビット線となる。
【０００８】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量によってソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応づけるようにしている。
【０００９】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、コントロールゲート６の電位を２Ｖ、ドレイン領域７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖとする。これにより、ソース領域８に高電位を印加することで、コントロールゲート６及びフローティングゲート４間とフローティングゲート４及びソース領域８間とのカップリング比（コントロールゲート６及びフローティングゲート４間の容量＜フローティングゲート４及びソース領域８間の容量）によりフローティングゲート４の電位が９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生するホットエレクトロンがフローティングゲート４側へ加速され、酸化膜３Ａを通してフローティングゲート４に注入されてデータの書き込みが行われる。
【００１０】
一方、消去動作においては、ドレイン領域７及びソース領域８の電位を０Ｖとし、コントロールゲート６を１４Ｖとする。これにより、フローティングゲート４内に蓄積されている電荷（電子）が、フローティングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nordheim tunnelling）伝導によって前記トンネル酸化膜３を突き抜けてコントロールゲート６に放出されてデータが消去される。
【００１１】
そして、読み出し動作においては、コントロールゲート６の電位を４Ｖとし、ドレイン領域７を２Ｖ、ソース領域８を０Ｖとする。このとき、フローティングゲート４に電荷（電子）が注入されていると、フローティングゲート４の電位が低くなるため、フローティングゲート４の下にはチャネルが形成されずドレイン電流（セル電流もしくは読み出しセル電流とも言う）は流れない。逆に、フローティングゲート４に電荷（電子）が注入されていなければ、フローティングゲート４の電位が高くなるため、フローティングゲート４の下にチャネルが形成されてドレイン電流が流れる。
【００１２】
【発明が解決しようとする課題】
このような不揮発性半導体記憶装置では、フローティングゲート４に蓄積された電荷（電子）をコントロールゲート６に引き抜くことで、データ消去を行っている。即ち、コントロールゲート６は上記読み出し動作時の読み出し電流発生用と消去ゲートとしての役割が持っていた。
【００１３】
そのため、上述したように消去動作時に高電圧が印加されるコントロールゲート６下のゲート酸化膜厚は、信頼性確保のために薄くできなかった。従って、読み出し電流が低く、特に低電圧での電流が低いと共に、パンチスルーを抑えるため基板濃度を高くしたとき、しきい値電圧が比較的高くならざるを得ず、このため、書き込み効率を上げられないといった構造上の問題があった。
【００１４】
更には、図８に示すように読み出し動作時には、選択されたメモリセルと同一のワード線（ＷＬ１）に接続されている非選択のメモリセルのデータが消去されてしまうという、いわゆるリードディスターブ不良が発生する危険性もあった。
【００１５】
また、フローティングゲート４とコントロールゲート６との間で、それぞれ高いマスク合せ精度が要求されるといった課題があり、更なる微細化を図ろうとした場合に支障があった。
【００１６】
従って、本発明はデバイス特性に優れ、フローティングゲートやコントロールゲートをセルフアラインで形成する不発性半導体記憶装置とその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
そこで、本発明の不揮発性半導体記憶装置の製造方法は、一導電型の半導体基板上に第１の酸化膜，ポリシリコン膜，第２の酸化膜及びシリコン窒化膜を形成した後にレジスト膜をマスクにエッチングして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜の一部にまで達する凹部を形成する工程と、前記レジスト膜を除去した後に前記凹部内を第３の酸化膜で埋設する工程と、第１の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記ポリシリコン膜をパターニングする工程と、前記レジスト膜及び前記第３の酸化膜をマスクにして全面に逆導電型の不純物をイオン注入して前記ポリシリコン膜に隣接するように基板表層に第１の逆導電型拡散領域を形成する工程と、前記レジスト膜を除去した後に全面をウエット処理して前記ポリシリコン膜上の第３の酸化膜を後退させる工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を介して前記ポリシリコン膜及び第３の酸化膜に隣接するように消去ゲートを形成する工程と、第２の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜をパターニングして第３の酸化膜が積層されたフローティングゲートを形成する工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして第４の酸化膜を形成した後に基板表層を熱酸化して第５の酸化膜を形成する工程と、全面に導電化されたポリシリコン膜を形成した後にこのポリシリコン膜を異方性エッチングして前記フローティングゲートの側壁部に前記第４の酸化膜を介してコントロールゲートを形成する工程と、全面に逆導電型の不純物をイオン注入して前記コントロールゲートに隣接するように基板表層に低濃度の第２の逆導電型拡散領域を形成する工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして側壁絶縁膜を形成した後に全面に逆導電型の不純物をイオン注入して前記側壁絶縁膜に隣接するように基板表層に高濃度の第２の逆導電型拡散領域を形成する工程とを備えたことを特徴とする。
【００１８】
また、本発明の不揮発性半導体記憶装置の製造方法は、一導電型の半導体基板上に第１の酸化膜，ポリシリコン膜，第２の酸化膜及びシリコン窒化膜を形成した後にレジスト膜をマスクにエッチングして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜の一部にまで達する凹部を形成する工程と、前記レジスト膜を除去した後に前記凹部内を第３の酸化膜で埋設する工程と、第１の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記ポリシリコン膜をパターニングする工程と、前記レジスト膜及び前記第３の酸化膜をマスクにして全面に逆導電型の不純物をイオン注入して前記ポリシリコン膜に隣接するように基板表層に第１の逆導電型拡散領域を形成する工程と、前記レジスト膜を除去した後に全面をウエット処理して前記ポリシリコン膜上の第３の酸化膜を後退させる工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を介して前記ポリシリコン膜及び第３の酸化膜に隣接するように消去ゲートを形成する工程と、第２の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜をパターニングして第３の酸化膜が積層されたフローティングゲートを形成する工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして第４の酸化膜を形成した後に基板表層を熱酸化して第５の酸化膜を形成する工程と、全面に導電化されたポリシリコン膜を形成した後にこのポリシリコン膜を異方性エッチングして前記フローティングゲートの側壁部に前記第４の酸化膜を介してコントロールゲートを形成する工程と、全面に逆導電型の不純物をイオン注入して前記コントロールゲートに隣接するように基板表層に低濃度の第２の逆導電型拡散領域を形成する工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして側壁絶縁膜を形成した後に全面に逆導電型の不純物をイオン注入して前記側壁絶縁膜に隣接するように基板表層に高濃度の第２の逆導電型拡散領域を形成する工程と、全面に被シリサイド化膜を形成した後に熱酸化して前記高濃度の第２の逆導電型拡散領域，前記コントロールゲート及び前記消去ゲート上にシリサイド化膜を形成する工程とを備えたことを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【００２０】
先ず、図１（ａ）に示すように、半導体シリコン基板５１には素子分離膜５２が形成されている。尚、素子分離膜５２はＬＯＣＯＳ法によるものであっても良いが、本実施形態ではトレンチ法を用いた素子分離膜５２を形成している。このトレンチ素子分離膜は、周知な工程により形成されているもので、例えば、前記基板５１上を熱（ゲート）酸化しておよそ８０Å〜１５０Åの膜厚の第１のゲート酸化膜５３を形成し、その上におよそ１５００Åの膜厚のポリシリコン膜５４を形成した後に、このポリシリコン膜５４にＰＯＣｌ3を熱拡散源としてリンドープを施して導電化を図る。尚、リンイオンやヒ素イオン等のＮ型不純物をイオン注入する導電化方法でも良い。次に、このポリシリコン膜５４上におよそ２００Åの膜厚のシリコン酸化膜を形成し、その上におよそ５００Åの膜厚のシリコン窒化膜を形成し、レジスト膜をマスクにして前記シリコン窒化膜，シリコン酸化膜，ポリシリコン膜５４，シリコン酸化膜５３、そして基板５１の一部をエッチング除去して基板５１の一部にまで到達する凹部を形成した後に、この凹部を完全に埋設するだけのシリコン酸化膜（素子分離膜５２を構成する）を全面に形成する。そして、ＣＭＰ（化学的機械研磨）法を用いて、ポリシリコン膜５４上面が露出するまで研磨してなるものである。
【００２１】
以下の説明に用いる図１（ｂ）〜図５（ｂ）までは、特にメモリセル部の形成工程を説明するために用いたメモリセル部の形成領域を示す断面図であり、図１（ａ）の紙面に対して垂直方向から観たものである。
【００２２】
次に、図１（ｂ）に示すように全面におよそ２００Åの膜厚のシリコン酸化膜５５を形成し、その上におよそ４０００Åの膜厚のシリコン窒化膜５６を形成し、レジスト膜５７をマスクにして前記シリコン窒化膜５６，シリコン酸化膜５５，ポリシリコン膜５４の一部をエッチング除去してポリシリコン膜５４の一部にまで到達する凹部５８を形成する。そして、レジスト膜５７を除去した後に、この凹部５８を完全に埋設するだけのシリコン酸化膜を全面に形成し、ＣＭＰ法を用いて全面を研磨することで、凹部５８内をシリコン酸化膜５９で埋設する（図１（ｃ）参照）。
【００２３】
続いて、図２（ａ）に示すようにレジスト膜６０を形成し、このレジスト膜６０をマスクにして前記シリコン窒化膜５６を等方性エッチングした後に，シリコン酸化膜５５，ポリシリコン膜５４を異方性エッチングする。本工程により後述する隣り合うメモリセルを構成するフローティングゲート形成用のポリシリコン膜５４同士が分離される。続けて、リンイオンやヒ素イオン等のＮ型不純物をイオン注入することで、この隣り合うフローティングゲート６７間の基板表層にソース領域６１を形成する。尚、ソース領域６１は、後述するドレイン領域と共に後工程のアニール工程によりイオンが拡散されることで、ソース・ドレイン領域となるが、ここでは便宜的に説明している。
【００２４】
更に、図２（ｂ）に示すように全面をフッ酸処理して前記ポリシリコン膜５４上のシリコン酸化膜５９を後退させて（シリコン酸化膜５９Ａ参照）、ポリシリコン膜５４の尖鋭部５４Ａを露出させた後に、全面にＬＰＣＶＤ法によりおよそ２５０Åの膜厚のＣＶＤシリコン酸化膜（例えば、ＨＴＯ（High Temperature Oxide）膜やＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜等）６２を形成している。尚、このシリコン酸化膜６２が後述するトンネル酸化膜６２Ｂとなる。また、トンネル酸化膜６２Ｂは、前記ＣＶＤシリコン酸化膜を形成した後に、熱酸化を行うようにしてＣＶＤシリコン酸化膜と熱酸化膜から構成しても良い。更に、前記尖鋭部５４Ａの存在により、後述するフローティングゲート６７に蓄積されている電荷（電子）を消去ゲート６４に引き抜く際（データの消去動作時）に、この尖鋭部５４Ａで電界集中が生じ易くなり、消去効率が向上する。
【００２５】
続いて、図２（ｃ）に示すように前述した隣り合うフローティングゲート６７間の凹部６３が完全に埋設するだけの導電化されたポリシリコン膜を形成した後に、ＣＭＰ法により全面を研磨することで、凹部６３内がポリシリコン膜から成る消去ゲート６４により埋設される。そして、少なくとも前記消去ゲート６４を完全に被覆するようにレジスト膜６５を形成した後に（図３（ａ）参照）、このレジスト膜６５をマスクにして前記シリコン酸化膜５９の側部に形成されたシリコン窒化膜５６を等方性エッチングする。
【００２６】
次に、図３（ｂ）に示すように全面をフッ酸処理してポリシリコン膜５４上のシリコン酸化膜５５を除去すると共に、シリコン酸化膜５９Ａ，６２を後退させてシリコン酸化膜５９Ｂ，６２Ａを形成した後に、更にレジスト膜６５をマスクにしてポリシリコン膜５４を異方性エッチングすることでフローティングゲート６７を形成する。このエッチング工程により、シリコン酸化膜５３の一部も削られる（シリコン酸化膜５３Ａ参照）。尚、完全にエッチング除去されても構わない。
【００２７】
続いて、図３（ｃ）に示すように全面にＣＶＤ法によりおよそ４００Åの膜厚のシリコン酸化膜を形成した後に、このシリコン酸化膜をエッチバックして前記フローティングゲート６７とシリコン酸化膜５９Ｂの積層部の側壁部にのみ残膜させて、シリコン酸化膜６８を形成する。このエッチバック工程により、シリコン酸化膜５３Ａが完全に削られる。
【００２８】
更に、図４（ａ）に示すように全面を熱（ゲート）酸化しておよそ５０Åの膜厚の第２のゲート酸化膜６９を形成し、その上におよそ４０００Åの膜厚の導電化されたポリシリコン膜を形成した後に、このポリシリコン膜を異方性エッチングすることでシリコン酸化膜６８の側壁部にコントロールゲート７０を形成する。尚、その後に、消去ゲート６４を完全に被覆するように不図示のレジスト膜を形成し、このレジスト膜をマスクにして前記コントロールゲート形成用のポリシリコン膜をエッチング除去することで隣り合うメモリセル用のコントロールゲート７０が完全に分離される。
【００２９】
続けて、全面にリンイオンあるいはヒ素イオン等のＮ型不純物をイオン注入することで、前記コントロールゲート７０に隣接するように基板表層に低濃度のドレイン領域７１を形成する。更に、図４（ｂ）に示すように全面にＣＶＤ法によりおよそ１５００Åの膜厚のシリコン酸化膜を形成した後に、このシリコン酸化膜をエッチバックして前記コントロールゲート７０の側壁部にのみ残膜させて、側壁絶縁膜７３を形成する。このとき、シリコン酸化膜の膜厚あるいはエッチバック量を調整することで、コントロールゲート７０上部が露出するように設定しておくことで、後述する高濃度のドレイン領域７４の形成位置上のゲート酸化膜６９を除去すると共に、ゲート酸化時に消去ゲート６４上に形成されたシリコン酸化膜も除去される。
【００３０】
そして、全面にリンイオン及びヒ素イオン等のＮ型不純物をイオン注入することで、前記側壁絶縁膜７３に隣接するように基板表層に高濃度のドレイン領域７４を形成して、ＤＤＤ構造のドレイン領域となる。
【００３１】
次に、図４（ｃ）に示すように全面に被シリサイド化膜としての金属膜、例えばチタン（Ｔｉ）膜をスパッタ形成した後に、このチタン膜を蒸着し熱処理（ラピット・サーマル・アニール、以下ＲＴＡと称す。）を加えることでシリサイド化を図り、側壁絶縁膜７３，シリコン酸化膜５９Ｂ上の未反応のチタン膜を除去することで、前記ドレイン領域７４，コントロールゲート７０，消去ゲート６４の表層にそれぞれ選択的、自己整合的にチタンシリサイド（ＴｉＳｉ2）膜７５，７６，７７を形成する。尚、ＲＴＡ処理は、過剰なシリサイド化が進まないように２ステップで行っている。即ち、第１回目のＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜４５秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ７５０℃〜８５０℃で、１０〜４５秒ほど行っている。このドレイン領域７４，コントロールゲート７０，消去ゲート６４上に形成されたチタンシリサイド（ＴｉＳｉ2）膜７５，７６，７７により低抵抗化が図られている。
【００３２】
そして、図５（ａ）に示すように、全面にＢＰＳＧ膜から成る層間絶縁膜７８を形成した後に、前記ドレイン領域７４上にコンタクトするコンタクトホール７９を形成し、このドレイン領域７４上に不図示のバリアメタル膜（例えば、チタン膜及びチタンナイトライド（ＴｉＮ）膜との積層膜）を介してコンタクトプラグ（例えば、タングステン膜から成る）８０を形成し、このコンタクトプラグ８０上に金属膜８１（例えば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）を形成し、金属配線を形成している。尚、バリアメタル膜を介して直接、例えば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等から成る金属配線を形成するものであっても良い。
【００３３】
以上の工程を経て、不揮発性半導体記憶装置が形成される。図５（ｂ）は、図５（ａ）のメモリセルの各構成要素を示すためにその一部を便宜的に図示した平面図である。
【００３４】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、例えば、コントロールゲート７０の電位を１Ｖ、ドレイン領域７４の電位を０．５Ｖ、ソース領域６１の電位を１０Ｖとする。これにより、ソース領域６１に高電位を印加することで、コントロールゲート７０及びフローティングゲート６７間とフローティングゲート６７及び基板（ソース領域６１）間とのカップリング比（コントロールゲート７０及びフローティングゲート６７間の容量＜フローティングゲート６７及びソース領域６１間の容量）によりフローティングゲート６７の電位が９Ｖ程度に持ち上げられ、ドレイン領域７４付近で発生するホットエレクトロンがフローティングゲート６７側へ加速され、ゲート酸化膜５３を通してフローティングゲート６７に注入されてデータの書き込みが行われる。
【００３５】
一方、消去動作においては、例えば、ドレイン領域７４，ソース領域６１，コントロールゲート７０及び基板の電位を０Ｖとし、消去ゲート６４の電位を１４Ｖとする。尚、このときのフローティングゲート６７の電位は、フローティングゲート６７と基板及びソース領域６１との間の容量が大きいため、０Ｖに近い電位に引き付けられている。これにより、フローティングゲート６７内に蓄積されている電荷（電子）が、フローティングゲート６７の尖鋭部５４ＡからＦ−Ｎ（Fowler-Nordheim tunnelling）伝導によって前記トンネル酸化膜６２Ｂを突き抜けてコントロールゲート７０に放出されてデータが消去される。
【００３６】
そして、読み出し動作においては、例えば、コントロールゲート７０の電位を１．５Ｖとし、ドレイン領域７４を１Ｖ、ソース領域６１及び消去ゲート６４の電位を０Ｖとする。尚、このときにフローティングゲート６７に電荷（電子）が注入されていると、フローティングゲート６７の電位が低くなるため、フローティングゲート６７の下にはチャネルが形成されずドレイン電流（セル電流もしくは読み出しセル電流とも言う）は流れない。逆に、フローティングゲート６７に電荷（電子）が注入されていなければ、フローティングゲート６７の電位が高くなるため、フローティングゲート６７の下にチャネルが形成されてドレイン電流が流れる。
【００３７】
ここで、本発明の特徴を整理すると、従来構造で消去ゲートの役目も兼ねていたセル（読み出し）電流のコントロールゲート６に代えて、消去専用の消去ゲート６４を形成したことで、消去動作時にコントロールゲートに高電圧が印加されることがなくなり、その下のゲート酸化膜６９の膜厚（ゲート酸化膜６９＜フローティングゲート６７下のゲート酸化膜５３＜消去ゲート６４下のゲート酸化膜５３＋トンネル酸化膜６２Ｂ）は適正な膜厚に設定でき、従来構成に比して読み出し電流の発生効率を向上させることができる。そのため、例えば、多値化を図る場合等にも有効である。更に、しきい値電圧が比較的低くなり、書き込み動作時のコントロールゲート７０−フローティングゲート６７間の電界を上げられるので、書き込み効率が高く、低電圧動作に有利な構造である。
【００３８】
更には、コントロールゲート７０と消去ゲート６４とを別々に構成したために、従来の読み出し動作時に発生していた、選択されたメモリセルと同一のワード線（ＷＬ１）に接続されている非選択のメモリセルのデータが消去されてしまうという、いわゆるリードディスターブ不良の危険性を回避できる。従って、トンネル酸化膜６２Ｂの膜厚の低減が図れ、消去動作時にこのトンネル酸化膜６２Ｂにトラップされる電荷（電子）の割合も膜厚に比例して減ることになり、データの書き換え回数を増大させることができる。
【００３９】
また、消去ゲート６４とフローティングゲート６７とコントロールゲート７０とをセルフアラインで形成できるために、微細化に有利な構成である。
【００４０】
また、前記素子分離膜５２が基板５１の一部を削って形成した凹部内にＣＶＤ法によるシリコン酸化膜を埋め込み形成しているため、従来のＬＯＣＯＳ法による素子分離膜に比して、より短い素子分離領域内に厚い素子分離膜を形成できるため、素子分離能力が向上する。
【００４１】
【発明の効果】
本発明によれば、消去専用ゲートを形成したことで、消去動作時にコントロールゲートに高電圧が印加されることがなくなり、その下のゲート酸化膜厚は適正な膜厚に設定でき、読み出し電流を増大させることができる。
【００４２】
また、しきい値電圧が比較的低くなるので、書き込み効率が高く、低電圧動作に有利な構造である。
【００４３】
更には、従来構成における読み出し動作時に発生していたリードディスターブ不良の発生を抑止できる。
【００４４】
また、消去ゲートとフローティングゲートとコントロールゲートとをセルフアラインで形成できるために、微細化に有利な構成である。
【図面の簡単な説明】
【図１】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図２】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図３】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図４】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図５】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図６】従来の不発性半導体記憶装置を示す平面図である。
【図７】従来の不発性半導体記憶装置を示す断面図である。
【図８】従来の不発性半導体記憶装置の課題を説明するための図である。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置とその製造方法に関し、更に言えば、スプリットゲート型のフラッシュメモリのデバイス特性の向上並びに微細化を可能にする不揮発性半導体記憶装置とその製造方法を提供するものである。
【０００２】
【従来の技術】
メモリセルが単一のトランジスタからなる電気的に消去可能な不揮発性半導体記憶装置、特にプログラマブルＲＯＭ(EEPROM:Electrically Erasable and Programmable ROM)においては、フローティングゲートとコントロールゲートとを有する２重ゲート構造のトランジスタによって各メモリセルが形成される。このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲートのドレイン領域側で発生したホットエレクトロンを加速してフローティングゲートに注入することでデータの書き込みが行われる。そして、Ｆ−Ｎ伝導(Fowler-Nordheim tunnelling)によってフローティングゲートからコントロールゲートへ電荷を引き抜くことでデータの消去が行われる。
【０００３】
図６及び図７はフローティングゲートを有する不揮発性半導体記憶装置のメモリセル部分を示す平面図及び断面図である。この図においては、コントロールゲートがフローティングゲートと並んで配置されるスプリットゲート構造を示している。
【０００４】
Ｐ型のシリコン基板１の表面領域に、ＬＯＣＯＳ（Local Oxidation Of Silicon）法により選択的に厚く形成されるＬＯＣＯＳ酸化膜よりなる複数の素子分離膜２（図６参照）が短冊状に形成され、素子領域が区画される。シリコン基板１上に、酸化膜３Ａを介し、隣り合う素子分離膜２の間に跨るようにしてフローティングゲート４が配置される。このフローティングゲート４は、１つのメモリセル毎に独立して配置される。また、フローティングゲート４上の選択酸化膜５は、選択酸化法によりフローティングゲート４の中央部で厚く形成され、フローティングゲート４の端部を鋭角にしている。これにより、データの消去動作時にフローティングゲート４の端部で電界集中が生じ易いようにしている。
【０００５】
複数のフローティングゲート４が配置されたシリコン基板１上に、フローティングゲート４の各列毎に対応して前記酸化膜３Ａと一体化されたトンネル酸化膜３を介してコントロールゲート６が配置される。このコントロールゲート６は、一部がフローティングゲート４上に重なり、残りの部分が酸化膜３Ａを介してシリコン基板１に接するように配置される。また、これらのフローティングゲート４及びコントロールゲート６は、それぞれ隣り合う列が互いに面対称となるように配置される。
【０００６】
隣り合うコントロールゲート６間の基板領域及び隣り合うフローティングゲート４間の基板領域には、Ｎ型のドレイン領域７及びソース領域８が形成される。ドレイン領域７は、コントロールゲート６の間で素子分離膜２に囲まれてそれぞれが独立し、ソース領域８は、コントロールゲート６の延在する方向に連続する。これらのフローティングゲート４、コントロールゲート６、ドレイン領域７及びソース領域８によりメモリセルトランジスタが構成される。
【０００７】
そして、前記コントロールゲート６上に、酸化膜９を介して、金属配線１０がコントロールゲート６と交差する方向に配置される。この金属配線１０は、コンタクトホール１１を通して、ドレイン領域７に接続される。そして、各コントロールゲート６は、ワード線となり、コントロールゲート６と平行に延在するソース領域８は、ソース線となる。また、ドレイン領域７に接続される金属配線１０は、ビット線となる。
【０００８】
このような２重ゲート構造のメモリセルトランジスタの場合、フローティングゲート４に注入される電荷の量によってソース、ドレイン間のオン抵抗値が変動する。そこで、フローティングゲート４に選択的に電荷を注入することにより、特定のメモリセルトランジスタのオン抵抗値を変動させ、これによって生じる各メモリセルトランジスタの動作特性の差を記憶するデータに対応づけるようにしている。
【０００９】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、コントロールゲート６の電位を２Ｖ、ドレイン領域７の電位を０．５Ｖ、ソース領域８の高電位を１２Ｖとする。これにより、ソース領域８に高電位を印加することで、コントロールゲート６及びフローティングゲート４間とフローティングゲート４及びソース領域８間とのカップリング比（コントロールゲート６及びフローティングゲート４間の容量＜フローティングゲート４及びソース領域８間の容量）によりフローティングゲート４の電位が９Ｖ程度に持ち上げられ、ドレイン領域７付近で発生するホットエレクトロンがフローティングゲート４側へ加速され、酸化膜３Ａを通してフローティングゲート４に注入されてデータの書き込みが行われる。
【００１０】
一方、消去動作においては、ドレイン領域７及びソース領域８の電位を０Ｖとし、コントロールゲート６を１４Ｖとする。これにより、フローティングゲート４内に蓄積されている電荷（電子）が、フローティングゲート４の角部の鋭角部分からＦ−Ｎ（Fowler-Nordheim tunnelling）伝導によって前記トンネル酸化膜３を突き抜けてコントロールゲート６に放出されてデータが消去される。
【００１１】
そして、読み出し動作においては、コントロールゲート６の電位を４Ｖとし、ドレイン領域７を２Ｖ、ソース領域８を０Ｖとする。このとき、フローティングゲート４に電荷（電子）が注入されていると、フローティングゲート４の電位が低くなるため、フローティングゲート４の下にはチャネルが形成されずドレイン電流（セル電流もしくは読み出しセル電流とも言う）は流れない。逆に、フローティングゲート４に電荷（電子）が注入されていなければ、フローティングゲート４の電位が高くなるため、フローティングゲート４の下にチャネルが形成されてドレイン電流が流れる。
【００１２】
【発明が解決しようとする課題】
このような不揮発性半導体記憶装置では、フローティングゲート４に蓄積された電荷（電子）をコントロールゲート６に引き抜くことで、データ消去を行っている。即ち、コントロールゲート６は上記読み出し動作時の読み出し電流発生用と消去ゲートとしての役割が持っていた。
【００１３】
そのため、上述したように消去動作時に高電圧が印加されるコントロールゲート６下のゲート酸化膜厚は、信頼性確保のために薄くできなかった。従って、読み出し電流が低く、特に低電圧での電流が低いと共に、パンチスルーを抑えるため基板濃度を高くしたとき、しきい値電圧が比較的高くならざるを得ず、このため、書き込み効率を上げられないといった構造上の問題があった。
【００１４】
更には、図８に示すように読み出し動作時には、選択されたメモリセルと同一のワード線（ＷＬ１）に接続されている非選択のメモリセルのデータが消去されてしまうという、いわゆるリードディスターブ不良が発生する危険性もあった。
【００１５】
また、フローティングゲート４とコントロールゲート６との間で、それぞれ高いマスク合せ精度が要求されるといった課題があり、更なる微細化を図ろうとした場合に支障があった。
【００１６】
従って、本発明はデバイス特性に優れ、フローティングゲートやコントロールゲートをセルフアラインで形成する不発性半導体記憶装置とその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
そこで、本発明の不揮発性半導体記憶装置の製造方法は、一導電型の半導体基板上に第１の酸化膜，ポリシリコン膜，第２の酸化膜及びシリコン窒化膜を形成した後にレジスト膜をマスクにエッチングして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜の一部にまで達する凹部を形成する工程と、前記レジスト膜を除去した後に前記凹部内を第３の酸化膜で埋設する工程と、第１の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記ポリシリコン膜をパターニングする工程と、前記レジスト膜及び前記第３の酸化膜をマスクにして全面に逆導電型の不純物をイオン注入して前記ポリシリコン膜に隣接するように基板表層に第１の逆導電型拡散領域を形成する工程と、前記レジスト膜を除去した後に全面をウエット処理して前記ポリシリコン膜上の第３の酸化膜を後退させる工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を介して前記ポリシリコン膜及び第３の酸化膜に隣接するように消去ゲートを形成する工程と、第２の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜をパターニングして第３の酸化膜が積層されたフローティングゲートを形成する工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして第４の酸化膜を形成した後に基板表層を熱酸化して第５の酸化膜を形成する工程と、全面に導電化されたポリシリコン膜を形成した後にこのポリシリコン膜を異方性エッチングして前記フローティングゲートの側壁部に前記第４の酸化膜を介してコントロールゲートを形成する工程と、全面に逆導電型の不純物をイオン注入して前記コントロールゲートに隣接するように基板表層に低濃度の第２の逆導電型拡散領域を形成する工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして側壁絶縁膜を形成した後に全面に逆導電型の不純物をイオン注入して前記側壁絶縁膜に隣接するように基板表層に高濃度の第２の逆導電型拡散領域を形成する工程とを備えたことを特徴とする。
【００１８】
また、本発明の不揮発性半導体記憶装置の製造方法は、一導電型の半導体基板上に第１の酸化膜，ポリシリコン膜，第２の酸化膜及びシリコン窒化膜を形成した後にレジスト膜をマスクにエッチングして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜の一部にまで達する凹部を形成する工程と、前記レジスト膜を除去した後に前記凹部内を第３の酸化膜で埋設する工程と、第１の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記ポリシリコン膜をパターニングする工程と、前記レジスト膜及び前記第３の酸化膜をマスクにして全面に逆導電型の不純物をイオン注入して前記ポリシリコン膜に隣接するように基板表層に第１の逆導電型拡散領域を形成する工程と、前記レジスト膜を除去した後に全面をウエット処理して前記ポリシリコン膜上の第３の酸化膜を後退させる工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を介して前記ポリシリコン膜及び第３の酸化膜に隣接するように消去ゲートを形成する工程と、第２の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜をパターニングして第３の酸化膜が積層されたフローティングゲートを形成する工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして第４の酸化膜を形成した後に基板表層を熱酸化して第５の酸化膜を形成する工程と、全面に導電化されたポリシリコン膜を形成した後にこのポリシリコン膜を異方性エッチングして前記フローティングゲートの側壁部に前記第４の酸化膜を介してコントロールゲートを形成する工程と、全面に逆導電型の不純物をイオン注入して前記コントロールゲートに隣接するように基板表層に低濃度の第２の逆導電型拡散領域を形成する工程と、全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして側壁絶縁膜を形成した後に全面に逆導電型の不純物をイオン注入して前記側壁絶縁膜に隣接するように基板表層に高濃度の第２の逆導電型拡散領域を形成する工程と、全面に被シリサイド化膜を形成した後に熱酸化して前記高濃度の第２の逆導電型拡散領域，前記コントロールゲート及び前記消去ゲート上にシリサイド化膜を形成する工程とを備えたことを特徴とする。
【００１９】
【発明の実施の形態】
以下、本発明の不揮発性半導体記憶装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【００２０】
先ず、図１（ａ）に示すように、半導体シリコン基板５１には素子分離膜５２が形成されている。尚、素子分離膜５２はＬＯＣＯＳ法によるものであっても良いが、本実施形態ではトレンチ法を用いた素子分離膜５２を形成している。このトレンチ素子分離膜は、周知な工程により形成されているもので、例えば、前記基板５１上を熱（ゲート）酸化しておよそ８０Å〜１５０Åの膜厚の第１のゲート酸化膜５３を形成し、その上におよそ１５００Åの膜厚のポリシリコン膜５４を形成した後に、このポリシリコン膜５４にＰＯＣｌ3を熱拡散源としてリンドープを施して導電化を図る。尚、リンイオンやヒ素イオン等のＮ型不純物をイオン注入する導電化方法でも良い。次に、このポリシリコン膜５４上におよそ２００Åの膜厚のシリコン酸化膜を形成し、その上におよそ５００Åの膜厚のシリコン窒化膜を形成し、レジスト膜をマスクにして前記シリコン窒化膜，シリコン酸化膜，ポリシリコン膜５４，シリコン酸化膜５３、そして基板５１の一部をエッチング除去して基板５１の一部にまで到達する凹部を形成した後に、この凹部を完全に埋設するだけのシリコン酸化膜（素子分離膜５２を構成する）を全面に形成する。そして、ＣＭＰ（化学的機械研磨）法を用いて、ポリシリコン膜５４上面が露出するまで研磨してなるものである。
【００２１】
以下の説明に用いる図１（ｂ）〜図５（ｂ）までは、特にメモリセル部の形成工程を説明するために用いたメモリセル部の形成領域を示す断面図であり、図１（ａ）の紙面に対して垂直方向から観たものである。
【００２２】
次に、図１（ｂ）に示すように全面におよそ２００Åの膜厚のシリコン酸化膜５５を形成し、その上におよそ４０００Åの膜厚のシリコン窒化膜５６を形成し、レジスト膜５７をマスクにして前記シリコン窒化膜５６，シリコン酸化膜５５，ポリシリコン膜５４の一部をエッチング除去してポリシリコン膜５４の一部にまで到達する凹部５８を形成する。そして、レジスト膜５７を除去した後に、この凹部５８を完全に埋設するだけのシリコン酸化膜を全面に形成し、ＣＭＰ法を用いて全面を研磨することで、凹部５８内をシリコン酸化膜５９で埋設する（図１（ｃ）参照）。
【００２３】
続いて、図２（ａ）に示すようにレジスト膜６０を形成し、このレジスト膜６０をマスクにして前記シリコン窒化膜５６を等方性エッチングした後に，シリコン酸化膜５５，ポリシリコン膜５４を異方性エッチングする。本工程により後述する隣り合うメモリセルを構成するフローティングゲート形成用のポリシリコン膜５４同士が分離される。続けて、リンイオンやヒ素イオン等のＮ型不純物をイオン注入することで、この隣り合うフローティングゲート６７間の基板表層にソース領域６１を形成する。尚、ソース領域６１は、後述するドレイン領域と共に後工程のアニール工程によりイオンが拡散されることで、ソース・ドレイン領域となるが、ここでは便宜的に説明している。
【００２４】
更に、図２（ｂ）に示すように全面をフッ酸処理して前記ポリシリコン膜５４上のシリコン酸化膜５９を後退させて（シリコン酸化膜５９Ａ参照）、ポリシリコン膜５４の尖鋭部５４Ａを露出させた後に、全面にＬＰＣＶＤ法によりおよそ２５０Åの膜厚のＣＶＤシリコン酸化膜（例えば、ＨＴＯ（High Temperature Oxide）膜やＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜等）６２を形成している。尚、このシリコン酸化膜６２が後述するトンネル酸化膜６２Ｂとなる。また、トンネル酸化膜６２Ｂは、前記ＣＶＤシリコン酸化膜を形成した後に、熱酸化を行うようにしてＣＶＤシリコン酸化膜と熱酸化膜から構成しても良い。更に、前記尖鋭部５４Ａの存在により、後述するフローティングゲート６７に蓄積されている電荷（電子）を消去ゲート６４に引き抜く際（データの消去動作時）に、この尖鋭部５４Ａで電界集中が生じ易くなり、消去効率が向上する。
【００２５】
続いて、図２（ｃ）に示すように前述した隣り合うフローティングゲート６７間の凹部６３が完全に埋設するだけの導電化されたポリシリコン膜を形成した後に、ＣＭＰ法により全面を研磨することで、凹部６３内がポリシリコン膜から成る消去ゲート６４により埋設される。そして、少なくとも前記消去ゲート６４を完全に被覆するようにレジスト膜６５を形成した後に（図３（ａ）参照）、このレジスト膜６５をマスクにして前記シリコン酸化膜５９の側部に形成されたシリコン窒化膜５６を等方性エッチングする。
【００２６】
次に、図３（ｂ）に示すように全面をフッ酸処理してポリシリコン膜５４上のシリコン酸化膜５５を除去すると共に、シリコン酸化膜５９Ａ，６２を後退させてシリコン酸化膜５９Ｂ，６２Ａを形成した後に、更にレジスト膜６５をマスクにしてポリシリコン膜５４を異方性エッチングすることでフローティングゲート６７を形成する。このエッチング工程により、シリコン酸化膜５３の一部も削られる（シリコン酸化膜５３Ａ参照）。尚、完全にエッチング除去されても構わない。
【００２７】
続いて、図３（ｃ）に示すように全面にＣＶＤ法によりおよそ４００Åの膜厚のシリコン酸化膜を形成した後に、このシリコン酸化膜をエッチバックして前記フローティングゲート６７とシリコン酸化膜５９Ｂの積層部の側壁部にのみ残膜させて、シリコン酸化膜６８を形成する。このエッチバック工程により、シリコン酸化膜５３Ａが完全に削られる。
【００２８】
更に、図４（ａ）に示すように全面を熱（ゲート）酸化しておよそ５０Åの膜厚の第２のゲート酸化膜６９を形成し、その上におよそ４０００Åの膜厚の導電化されたポリシリコン膜を形成した後に、このポリシリコン膜を異方性エッチングすることでシリコン酸化膜６８の側壁部にコントロールゲート７０を形成する。尚、その後に、消去ゲート６４を完全に被覆するように不図示のレジスト膜を形成し、このレジスト膜をマスクにして前記コントロールゲート形成用のポリシリコン膜をエッチング除去することで隣り合うメモリセル用のコントロールゲート７０が完全に分離される。
【００２９】
続けて、全面にリンイオンあるいはヒ素イオン等のＮ型不純物をイオン注入することで、前記コントロールゲート７０に隣接するように基板表層に低濃度のドレイン領域７１を形成する。更に、図４（ｂ）に示すように全面にＣＶＤ法によりおよそ１５００Åの膜厚のシリコン酸化膜を形成した後に、このシリコン酸化膜をエッチバックして前記コントロールゲート７０の側壁部にのみ残膜させて、側壁絶縁膜７３を形成する。このとき、シリコン酸化膜の膜厚あるいはエッチバック量を調整することで、コントロールゲート７０上部が露出するように設定しておくことで、後述する高濃度のドレイン領域７４の形成位置上のゲート酸化膜６９を除去すると共に、ゲート酸化時に消去ゲート６４上に形成されたシリコン酸化膜も除去される。
【００３０】
そして、全面にリンイオン及びヒ素イオン等のＮ型不純物をイオン注入することで、前記側壁絶縁膜７３に隣接するように基板表層に高濃度のドレイン領域７４を形成して、ＤＤＤ構造のドレイン領域となる。
【００３１】
次に、図４（ｃ）に示すように全面に被シリサイド化膜としての金属膜、例えばチタン（Ｔｉ）膜をスパッタ形成した後に、このチタン膜を蒸着し熱処理（ラピット・サーマル・アニール、以下ＲＴＡと称す。）を加えることでシリサイド化を図り、側壁絶縁膜７３，シリコン酸化膜５９Ｂ上の未反応のチタン膜を除去することで、前記ドレイン領域７４，コントロールゲート７０，消去ゲート６４の表層にそれぞれ選択的、自己整合的にチタンシリサイド（ＴｉＳｉ2）膜７５，７６，７７を形成する。尚、ＲＴＡ処理は、過剰なシリサイド化が進まないように２ステップで行っている。即ち、第１回目のＲＴＡ処理をおよそ６５０℃〜７００℃で、１０〜４５秒ほど行い、続いて第２回目のＲＴＡ処理をおよそ７５０℃〜８５０℃で、１０〜４５秒ほど行っている。このドレイン領域７４，コントロールゲート７０，消去ゲート６４上に形成されたチタンシリサイド（ＴｉＳｉ2）膜７５，７６，７７により低抵抗化が図られている。
【００３２】
そして、図５（ａ）に示すように、全面にＢＰＳＧ膜から成る層間絶縁膜７８を形成した後に、前記ドレイン領域７４上にコンタクトするコンタクトホール７９を形成し、このドレイン領域７４上に不図示のバリアメタル膜（例えば、チタン膜及びチタンナイトライド（ＴｉＮ）膜との積層膜）を介してコンタクトプラグ（例えば、タングステン膜から成る）８０を形成し、このコンタクトプラグ８０上に金属膜８１（例えば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等）を形成し、金属配線を形成している。尚、バリアメタル膜を介して直接、例えば、Ａｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ，Ａｌ−Ｓｉ−Ｃｕ等から成る金属配線を形成するものであっても良い。
【００３３】
以上の工程を経て、不揮発性半導体記憶装置が形成される。図５（ｂ）は、図５（ａ）のメモリセルの各構成要素を示すためにその一部を便宜的に図示した平面図である。
【００３４】
以上の不揮発性半導体記憶装置におけるデータの書き込み、消去及び読み出しの各動作は、例えば、以下のようにして行われる。書き込み動作においては、例えば、コントロールゲート７０の電位を１Ｖ、ドレイン領域７４の電位を０．５Ｖ、ソース領域６１の電位を１０Ｖとする。これにより、ソース領域６１に高電位を印加することで、コントロールゲート７０及びフローティングゲート６７間とフローティングゲート６７及び基板（ソース領域６１）間とのカップリング比（コントロールゲート７０及びフローティングゲート６７間の容量＜フローティングゲート６７及びソース領域６１間の容量）によりフローティングゲート６７の電位が９Ｖ程度に持ち上げられ、ドレイン領域７４付近で発生するホットエレクトロンがフローティングゲート６７側へ加速され、ゲート酸化膜５３を通してフローティングゲート６７に注入されてデータの書き込みが行われる。
【００３５】
一方、消去動作においては、例えば、ドレイン領域７４，ソース領域６１，コントロールゲート７０及び基板の電位を０Ｖとし、消去ゲート６４の電位を１４Ｖとする。尚、このときのフローティングゲート６７の電位は、フローティングゲート６７と基板及びソース領域６１との間の容量が大きいため、０Ｖに近い電位に引き付けられている。これにより、フローティングゲート６７内に蓄積されている電荷（電子）が、フローティングゲート６７の尖鋭部５４ＡからＦ−Ｎ（Fowler-Nordheim tunnelling）伝導によって前記トンネル酸化膜６２Ｂを突き抜けてコントロールゲート７０に放出されてデータが消去される。
【００３６】
そして、読み出し動作においては、例えば、コントロールゲート７０の電位を１．５Ｖとし、ドレイン領域７４を１Ｖ、ソース領域６１及び消去ゲート６４の電位を０Ｖとする。尚、このときにフローティングゲート６７に電荷（電子）が注入されていると、フローティングゲート６７の電位が低くなるため、フローティングゲート６７の下にはチャネルが形成されずドレイン電流（セル電流もしくは読み出しセル電流とも言う）は流れない。逆に、フローティングゲート６７に電荷（電子）が注入されていなければ、フローティングゲート６７の電位が高くなるため、フローティングゲート６７の下にチャネルが形成されてドレイン電流が流れる。
【００３７】
ここで、本発明の特徴を整理すると、従来構造で消去ゲートの役目も兼ねていたセル（読み出し）電流のコントロールゲート６に代えて、消去専用の消去ゲート６４を形成したことで、消去動作時にコントロールゲートに高電圧が印加されることがなくなり、その下のゲート酸化膜６９の膜厚（ゲート酸化膜６９＜フローティングゲート６７下のゲート酸化膜５３＜消去ゲート６４下のゲート酸化膜５３＋トンネル酸化膜６２Ｂ）は適正な膜厚に設定でき、従来構成に比して読み出し電流の発生効率を向上させることができる。そのため、例えば、多値化を図る場合等にも有効である。更に、しきい値電圧が比較的低くなり、書き込み動作時のコントロールゲート７０−フローティングゲート６７間の電界を上げられるので、書き込み効率が高く、低電圧動作に有利な構造である。
【００３８】
更には、コントロールゲート７０と消去ゲート６４とを別々に構成したために、従来の読み出し動作時に発生していた、選択されたメモリセルと同一のワード線（ＷＬ１）に接続されている非選択のメモリセルのデータが消去されてしまうという、いわゆるリードディスターブ不良の危険性を回避できる。従って、トンネル酸化膜６２Ｂの膜厚の低減が図れ、消去動作時にこのトンネル酸化膜６２Ｂにトラップされる電荷（電子）の割合も膜厚に比例して減ることになり、データの書き換え回数を増大させることができる。
【００３９】
また、消去ゲート６４とフローティングゲート６７とコントロールゲート７０とをセルフアラインで形成できるために、微細化に有利な構成である。
【００４０】
また、前記素子分離膜５２が基板５１の一部を削って形成した凹部内にＣＶＤ法によるシリコン酸化膜を埋め込み形成しているため、従来のＬＯＣＯＳ法による素子分離膜に比して、より短い素子分離領域内に厚い素子分離膜を形成できるため、素子分離能力が向上する。
【００４１】
【発明の効果】
本発明によれば、消去専用ゲートを形成したことで、消去動作時にコントロールゲートに高電圧が印加されることがなくなり、その下のゲート酸化膜厚は適正な膜厚に設定でき、読み出し電流を増大させることができる。
【００４２】
また、しきい値電圧が比較的低くなるので、書き込み効率が高く、低電圧動作に有利な構造である。
【００４３】
更には、従来構成における読み出し動作時に発生していたリードディスターブ不良の発生を抑止できる。
【００４４】
また、消去ゲートとフローティングゲートとコントロールゲートとをセルフアラインで形成できるために、微細化に有利な構成である。
【図面の簡単な説明】
【図１】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図２】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図３】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図４】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図５】本発明の一実施形態の不発性半導体記憶装置の製造方法を示す図である。
【図６】従来の不発性半導体記憶装置を示す平面図である。
【図７】従来の不発性半導体記憶装置を示す断面図である。
【図８】従来の不発性半導体記憶装置の課題を説明するための図である。
Claims (2)
- 一導電型の半導体基板上に第１の酸化膜，ポリシリコン膜，第２の酸化膜及びシリコン窒化膜を形成した後にレジスト膜をマスクにエッチングして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜の一部にまで達する凹部を形成する工程と、
前記レジスト膜を除去した後に前記凹部内を第３の酸化膜で埋設する工程と、
第１の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記ポリシリコン膜をパターニングする工程と、
前記レジスト膜及び前記第３の酸化膜をマスクにして全面に逆導電型の不純物をイオン注入して前記ポリシリコン膜に隣接するように基板表層に第１の逆導電型拡散領域を形成する工程と、
前記レジスト膜を除去した後に全面をウエット処理して前記ポリシリコン膜上の第３の酸化膜を後退させる工程と、
全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を介して前記ポリシリコン膜及び第３の酸化膜に隣接するように消去ゲートを形成する工程と、
第２の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜をパターニングして第３の酸化膜が積層されたフローティングゲートを形成する工程と、
全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして第４の酸化膜を形成した後に基板表層を熱酸化して第５の酸化膜を形成する工程と、
全面に導電化されたポリシリコン膜を形成した後にこのポリシリコン膜を異方性エッチングして前記フローティングゲートの側壁部に前記第４の酸化膜を介してコントロールゲートを形成する工程と、
全面に逆導電型の不純物をイオン注入して前記コントロールゲートに隣接するように基板表層に低濃度の第２の逆導電型拡散領域を形成する工程と、
全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして側壁絶縁膜を形成した後に全面に逆導電型の不純物をイオン注入して前記側壁絶縁膜に隣接するように基板表層に高濃度の第２の逆導電型拡散領域を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。 - 一導電型の半導体基板上に第１の酸化膜，ポリシリコン膜，第２の酸化膜及びシリコン窒化膜を形成した後にレジスト膜をマスクにエッチングして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜の一部にまで達する凹部を形成する工程と、
前記レジスト膜を除去した後に前記凹部内を第３の酸化膜で埋設する工程と、
第１の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記ポリシリコン膜をパターニングする工程と、
前記レジスト膜及び前記第３の酸化膜をマスクにして全面に逆導電型の不純物をイオン注入して前記ポリシリコン膜に隣接するように基板表層に第１の逆導電型拡散領域を形成する工程と、
前記レジスト膜を除去した後に全面をウエット処理して前記ポリシリコン膜上の第３の酸化膜を後退させる工程と、
全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を介して前記ポリシリコン膜及び第３の酸化膜に隣接するように消去ゲートを形成する工程と、
第２の拡散領域形成領域上に開口を有するレジスト膜を形成した後にこのレジスト膜及び前記第３の酸化膜をマスクにして前記シリコン窒化膜，第２の酸化膜及びポリシリコン膜をパターニングして第３の酸化膜が積層されたフローティングゲートを形成する工程と、
全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして第４の酸化膜を形成した後に基板表層を熱酸化して第５の酸化膜を形成する工程と、
全面に導電化されたポリシリコン膜を形成した後にこのポリシリコン膜を異方性エッチングして前記フローティングゲートの側壁部に前記第４の酸化膜を介してコントロールゲ ートを形成する工程と、
全面に逆導電型の不純物をイオン注入して前記コントロールゲートに隣接するように基板表層に低濃度の第２の逆導電型拡散領域を形成する工程と、
全面にＣＶＤ酸化膜を形成した後にこのＣＶＤ酸化膜を異方性エッチングして側壁絶縁膜を形成した後に全面に逆導電型の不純物をイオン注入して前記側壁絶縁膜に隣接するように基板表層に高濃度の第２の逆導電型拡散領域を形成する工程と、
全面に被シリサイド化膜を形成した後に熱酸化して前記高濃度の第２の逆導電型拡散領域，前記コントロールゲート及び前記消去ゲート上にシリサイド化膜を形成する工程とを備えたことを特徴とする不揮発性半導体記憶装置の製造方法。
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