TW201703265A - 具有一浮閘、字線、抹除閘之分離閘非揮發性記憶體單元，及製造方法 - Google Patents

具有一浮閘、字線、抹除閘之分離閘非揮發性記憶體單元，及製造方法 Download PDF

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Abstract

一種記憶體裝置包括：一矽半導體基材；間隔開的源極區及汲極區，其等形成在該基材中，且其等之間具有一通道區；及一導電浮閘，其設置於該通道區之一第一部分及該源極區之一第一部分上方。一種抹除閘包括：一第一部分，其側向相鄰於該浮閘且在該源極區上方；及一第二部分，其向上延伸並且延伸於該浮閘上方。一種導電字線閘設置於該通道區之一第二部分上方。該字線閘設置成側向相鄰於該浮閘且不包括設置於該浮閘上方之部分。使該字線閘與該通道區之該第二部分分開的絕緣厚度小於使該浮閘與該抹除閘分開的絕緣厚度。

Description

具有一浮閘、字線、抹除閘之分離閘非揮發性記憶體單元，及製造 方法 相關申請案之交互參考
本申請案主張於2015年7月10日申請之美國專利臨時申請案第62/191,047號的權利，該案以引用方式併入本文中。
本發明係關於分離閘快閃記憶體單元設計及操作。
分離閘非揮發性快閃記憶體單元裝置係習知的。圖1繪示一雙閘型單元，其包括兩個閘(字線閘WL及浮閘FG)，且因此包括三個終端(字線WL、源極S及汲極D)。汲極D可替代地稱為位元線BL，而字線WL可替代地稱為控制閘。浮閘FG部分位於源極S及通道區CR之一部分上方且與源極S及通道區CR之一部分絕緣(通道區CR延伸於源極S與汲極D之間)，而字線WL位於通道區CR之其他部分上方且與通道區CR之其他部分絕緣。浮閘FG具有終止於一尖銳邊緣之一上表面，該尖銳邊緣面對字線WL(以促進抹除操作)。美國專利第5,029,130號揭示此一記憶體單元，為 了所有目的，該案全文以引用之方式併入本文。
圖2繪示一延伸源極雙閘型單元，其相似於圖1之記憶體裝置，惟該延伸源極雙閘型單元進一步包括形成於源極S上方且接觸源極S之一經延伸源極線ESL。經延伸源極線ESL提供經由經延伸源極線ESL自源極S至浮閘FG的增強電壓耦合。
圖3繪示一4閘、5終端型單元，其相似於圖1之記憶體裝置，惟該4閘、5終端型單元進一步包括於源極區S上方且與源極區S絕緣之一抹除閘EG及於浮閘FG上方且與浮閘FG絕緣之一耦合閘CG。抹除操作使用浮閘FG之上表面邊緣，該上表面邊緣面對抹除閘EG。因此，此記憶體單元具有四個閘(WL、CG、FG、EG)及5個終端(S、D、WL、CG、EG)。美國專利第6,747,310號及第7,868,375號揭示此一記憶體單元，為了所有目的，該兩案全文皆以引用之方式併入本文。
希望達成4閘型裝置之功能及效能優點，但裝置幾何較小且製造期間之遮罩步驟較少。
藉由一種記憶體裝置解決前述之需求，該記憶體裝置包括：一矽半導體基材；間隔開的源極區及汲極區，其等形成在該矽半導體基材中，且其等之間具有一通道區；一導電浮閘，其設置於該通道區之一第一部分及該源極區之一第一部分上方且與該通道區之一第一部分及該源極區之一第一部分絕緣；及一導電抹除閘。該抹除閘包 括：一第一部分，其側向相鄰於該浮閘且與該浮閘絕緣，並且在該源極區上方且與該源極區絕緣；及一第二部分，其向上延伸並且延伸於該浮閘上方且與該浮閘絕緣。一導電字線閘設置於該通道區之一第二部分上方且與該通道區之一第二部分絕緣。該字線閘設置成側向相鄰於該浮閘且不包括設置於該浮閘上方之部分。使該字線閘與該通道區之該第二部分分開的一絕緣厚度小於使該浮閘與該抹除閘分開的一絕緣厚度。
一種讀取一記憶體單元之方法，該記憶體單元包括：間隔開的源極區及汲極區，其等形成在一矽半導體基材中，且其等之間具有一通道區；一浮閘，其設置於該通道區之一第一部分上方且與該通道區之一第一部分絕緣且部分於該源極區上方；一抹除閘，其設置於該源極區上方且與該源極區絕緣；及一字線閘，其設置於該通道區之一第二部分上方且與該通道區之一第二部分絕緣，其中該抹除閘包括側向相鄰於該浮閘之一第一部分及向上延伸且延伸於該浮閘上方之一第二部分，且其中該字線閘設置成側向相鄰於該浮閘且不包括設置於該浮閘上方之部分。該方法包括：施加一正電壓至該字線閘；施加一正電壓至該汲極區；施加一零電壓至該抹除閘；及施加一零電壓至該源極區。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧矽基材
12‧‧‧源極區；源極線
14‧‧‧汲極區
16‧‧‧通道區
18‧‧‧浮閘
20‧‧‧字線閘；多晶矽字線閘；多晶矽閘
21‧‧‧金屬閘
22‧‧‧抹除閘
24‧‧‧高K介電
26‧‧‧氧化物層
28‧‧‧穿隧氧化物層；穿隧氧化物
40‧‧‧二氧化矽(氧化物)；氧化物層
42‧‧‧多晶矽
42a‧‧‧傾斜部分
44‧‧‧氧化物
46‧‧‧氮化矽(氮化物)
48‧‧‧渠溝
50‧‧‧氧化物間隔物
52‧‧‧薄氧化物層
54‧‧‧多晶矽層
56‧‧‧氧化物層
58‧‧‧SiN(氮化矽)
60‧‧‧邏輯裝置多晶矽閘
62‧‧‧保護氧化物
BL‧‧‧位元線
CG‧‧‧耦合閘
CR‧‧‧通道區
D‧‧‧汲極
EG‧‧‧抹除閘
ESL‧‧‧延伸源極線
FG‧‧‧浮閘
S‧‧‧源極；源極區
WL‧‧‧字線閘；字線
圖1係一習知雙閘、三終端型非揮發性記憶體裝置之側視截面圖。
圖2係具有一經延伸源極線之一習知雙閘、三終端型非揮發性記憶體裝置之側視截面圖。
圖3係一習知四閘、五終端型非揮發性記憶體裝置之側視截面圖。
圖4係一三閘、四終端型非揮發性記憶體裝置之側視截面圖。
圖5係具有金屬字線閘及高K介電之一三閘、四終端型非揮發性記憶體裝置之側視截面圖。
圖6係展示第一實例中之記憶體單元之操作電壓的表。
圖7係展示第二實例中之記憶體單元之操作電壓的表。
圖8係展示第三實例中之記憶體單元之操作電壓的表。
圖9A至圖9F係繪示形成非揮發性記憶體單元之步驟之側視截面圖。
圖10係繪示非揮發性記憶體單元之替代實施例之側視截面圖。
本發明係一種3閘、4終端型非揮發性記憶體單元裝置(如圖4及圖5中所示)、製作此類記憶體單元裝置之方法、及操作此類記憶體裝置之方法。如圖4中所示，源 極區12及汲極區14形成在一矽基材10中，且其等之間具有該基材之一通道區16。一浮閘18較佳係多晶矽並且形成於源極區12及通道區16之一第一部分上方且與源極區12及通道區16之一第一部分絕緣。一字線閘20可係多晶矽並且形成於通道區16之一第二部分上方且與通道區16之一第二部分絕緣。一抹除閘22較佳係多晶矽並且形成於源極區12上方且與源極區12絕緣。抹除閘22具有：一第一部分，其側向相鄰於浮閘18；及一第二部分，其向上延伸且延伸於浮閘18上方。不同於上文描述之四閘型裝置，圖4中之記憶體單元不具有一耦合閘。圖5之記憶體單元裝置相同於圖4之記憶體單元裝置，惟多晶矽字線閘20用金屬閘21取代，且用高K介電24環繞(即，高K介電24具有之介電常數K大於諸如HfO2、ZrO2、TiO2、Ta2O5之氧化物、或其他適當的材料等之介電常數K)。
圖4及圖5之三閘型記憶體單元組態具有許多優點。具體而言，在程式化期間，圖4及圖5之三閘型記憶體單元組態利用介於抹除閘22與浮閘18之間的電容耦合，使得不需要之一分開的耦合閘。字線閘20之長度及介於字線閘20與基材10之間之氧化物層26之厚度可被縮小，同時維持高單元電流及速度。介於浮閘18與抹除閘22之間的穿隧氧化物層28受到抹除閘22保護(抹除閘22包覆該穿隧氧化物)，以防止在後續晶片處理期間劣化，以確保良好的抹除能力及耐受性。可調整總單元高度以及抹除閘及字線閘高度，以符合形成於相同晶片上的邏輯閘之高度。可以一 自對齊程序形成浮閘18及源極線12之寬度及長度。程序、搭接佈局及金屬連接佈局將更簡單，此係因為排除了耦合閘。金屬連接將更容易填充先進技術中的小Y節距(諸如40nm、28及20nm技術節點)。
圖6繪示根據一第一實例之本發明之3閘型記憶體單元陣列針對經選取及未經選取線的單元操作電壓。經選取線(Sel.)包括正被操作的(多個)記憶體單元，而未經選取線(Uns.)係不包括正被操作的(多個)記憶體單元的線。
圖7繪示根據一第二實例之本發明之3閘型記憶體單元陣列針對經選取及未經選取線的單元操作電壓。在本實例中，將抹除閘上的正電壓用於抹除操作。
圖8繪示根據一第三實例之本發明之3閘型記憶體單元陣列針對經選取及未經選取線的單元操作電壓。在本實例中，將源極線上的負電壓用於抹除操作。
圖9A至圖9F繪示形成3閘型記憶體裝置的步驟。於作用區之間形成STI隔離區後，形成下列層：二氧化矽(氧化物)40形成於基材10上、多晶矽42形成於氧化物40上、氧化物44形成於多晶矽42上、及氮化矽(氮化物)46形成於氧化物44上。氮化物46經圖案化(例如，微影遮罩程序)而具有一渠溝48。氧化物間隔物50形成於渠溝48內部且於多晶矽層42上方。以多晶矽蝕刻移除間隔物50之間之多晶矽層42的暴露部分，而暴露氧化物層40。以氧化物蝕刻移除氧化物層40之暴露部分。所得結構顯示於圖9A 中。較佳地，多晶矽層42之經蝕刻側壁將向內傾斜(請參閱傾斜部分42a)，以建立尖銳上邊緣至多晶矽層42。
執行一植入以形成源極區12於基材中、在渠溝48下方。執行氧化物蝕刻及形成以形成沿傾斜部分42a之頂部延伸且於傾斜部分42a之頂部上方的一穿隧氧化物28(即，在多晶矽42之暴露端部分上)。使用一多晶矽沉積及蝕刻以形成多晶矽於渠溝48之底部中，其構成抹除閘22。使用一氧化物及回蝕以用氧化物填充渠溝48(於抹除閘22上方)。所得結構顯示於圖9B中。
移除氮化物46，並使用一氧化物蝕刻以暴露多晶矽層42之外部分，以多晶矽蝕刻移除該等外部分以界定浮閘18之外邊緣。用氧化物覆蓋浮閘18之外邊緣，如圖9C中所示。一氧化物蝕刻移除基材上的氧化物層，且一薄氧化物層52形成於基材上、相鄰於浮閘18之外邊緣。氧化物層52可比穿隧氧化物層28薄許多。可形成一氮化物氧化物(SiON)層，而非形成氧化物層52；或額外形成一氮化物氧化物(SiON)層於氧化物層52上。記憶體單元部分被一多晶矽層54及於多晶矽層54上的一氧化物層56所覆蓋，而裝置之邏輯部分包括埋置於多晶矽層54中的SiN(氮化矽)58，且在SiN 58下方的多晶矽層54之彼部分用作為一邏輯閘多晶矽，及在SiN 58上方的多晶矽層54之彼部分用作為一虛設多晶矽，如圖9D中所示。接著使用多晶矽蝕刻以留下字線WL多晶矽閘20及邏輯裝置多晶矽閘60，如圖9E中所示。處理繼續，包括形成汲極區14及保護氧化物62之一植 入，如圖9F中所示。
在一替代實施例中，可使用一多晶矽蝕刻以移除多晶矽字線閘20，並用由在至少兩側上之一高K介電24所環繞的金屬字線閘21取代多晶矽字線閘20，如圖10中所示。
運用任一實施例，可調整總單元高度(即，抹除閘22及WL閘20高度)，以符合邏輯閘高度需求。以自對齊程序界定浮閘寬度、浮閘長度、及源極線。相較於4閘型裝置，程序、搭接佈局及金屬連接佈局將更簡單，此係因為排除控制閘。金屬連接將更容易填充先進裝置技術中的小Y節距。相較於上文所論述之習知2及4閘型裝置，需要較少微影遮罩步驟。可顯著減小單元高度，此係鑑於相對於穿隧氧化物28為薄的氧化物層52(因為抹除閘22用於高電壓抹除，而字線閘僅用作為一選擇閘)，字線閘20及抹除閘22的平坦上表面，以及字線閘20的平坦上表面不需要經形成為與浮閘18有任何垂直重疊。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於隨附申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍術語之範疇，而僅是用以對可由申請專利範圍中一或多項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、程序及數值實例僅為例示性，且不應視為對申請專利範圍之限制。再者，如從申請專利範圍及說明中可明白顯示，並 非所有方法步驟皆須完全依照所說明或主張的順序執行，而是可以任意的順序來執行，只要是可適當地形成本發明之記憶體單元即可。最後，單一材料層可形成為多個具有同樣或類似材料之層，且反之亦然。
應注意的是，如本文中所使用，「在...上方(over)」及「在...上(on)」之用語皆含括性地包括了「直接在...之上」(無居中的材料、元件或間隔設置於其間)及「間接在...之上」(有居中的材料、元件或間隔設置於其間)的含意。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於」(無居中的材料、元件或間隔設置於其間)及「間接安裝於」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接」(有居中的材料或元件於其間將各元件電性相連接)的含意。例如，「在一基材上方」形成一元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
10‧‧‧矽基材
12‧‧‧源極區；源極線
14‧‧‧汲極區
16‧‧‧通道區
18‧‧‧浮閘
20‧‧‧字線閘；多晶矽字線閘；多晶矽閘
22‧‧‧抹除閘
26‧‧‧氧化物層
28‧‧‧穿隧氧化物層；穿隧氧化物

Claims (7)

  1. 一種記憶體裝置，其包含：一矽半導體基材；間隔開的源極區及汲極區，其等形成在該矽半導體基材中，且其等之間具有一通道區；一導電浮閘，其設置於該通道區之一第一部分及該源極區之一第一部分上方且與該通道區之一第一部分及該源極區之一第一部分絕緣；一導電抹除閘，其包括：一第一部分，其側向相鄰於該浮閘且與該浮閘絕緣，並且在該源極區上方且與該源極區絕緣，及一第二部分，其向上延伸並且延伸於該浮閘上方且與該浮閘絕緣；一導電字線閘，其設置於該通道區之一第二部分上方且與該通道區之一第二部分絕緣，其中該字線閘設置成側向相鄰於該浮閘且不包括設置於該浮閘上方之部分；其中使該字線閘與該通道區之該第二部分分開的一絕緣厚度小於使該浮閘與該抹除閘分開的一絕緣厚度。
  2. 如請求項1之記憶體裝置，其中該抹除閘第二部分係設置於該浮閘上方之唯一導電閘或導電閘部分。
  3. 如請求項1之記憶體裝置，其中該字線閘包含：一底部表面，其面對該通道區之該第二部分，其中 該底部表面係平坦的；以及一頂部表面，其與該底部表面相對，其中該頂部表面係平坦的。
  4. 如請求項3之記憶體裝置，其中該抹除閘包含：一底部表面，其面對該源極區；以及一頂部表面，其與平坦的該底部表面相對。
  5. 如請求項1之記憶體裝置，其中該字線閘包含：金屬材料；以及一高K介電材料層，其設置於該金屬材料與該通道區之該第二部分之間。
  6. 如請求項1之記憶體裝置，其中該字線閘包含：多晶矽；以及一氮化物氧化物層，其設置於該多晶矽與該通道區之該第二部分之間。
  7. 一種讀取一記憶體單元之方法，該記憶體單元包括：間隔開的源極區及汲極區，其等形成在一矽半導體基材中，且其等之間具有一通道區；一浮閘，其設置於該通道區之一第一部分上方且與該通道區之一第一部分絕緣且部分於該源極區上方；一抹除閘，其設置於該源極區上方且與該源極區絕緣；及一字線閘，其設置於該通道區之一第二部分上方且與該通道區之一第二部分絕緣，其中該抹除閘包括側向相鄰於該浮閘之一第一部分及向上延伸且延伸於該浮閘上方之一第二部分，且其中該字線閘設置成側向相鄰於該浮閘且不包括設置於該浮閘上 方之部分，該方法包含：施加一正電壓至該字線閘；施加一正電壓至該汲極區；施加一零電壓至該抹除閘；以及施加一零電壓至該源極區。
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