KR102051236B1 - 플로팅 게이트, 워드 라인, 소거 게이트를 갖는 분리형 게이트 비휘발성 메모리 셀 - Google Patents
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- 238000007667 floating Methods 0.000 title claims abstract description 52
- 239000000758 substrate Substances 0.000 claims abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims 4
- 239000007769 metal material Substances 0.000 claims 2
- 239000003989 dielectric material Substances 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 23
- 239000000463 material Substances 0.000 description 14
- 239000002184 metal Substances 0.000 description 7
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 240000006829 Ficus sundaica Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H01L27/11524—
-
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- H01L21/28273—
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
실리콘 반도체 기판, 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 및 채널 영역의 제1 부분 및 소스 영역의 제1 부분 위에 배치되는 전도성 플로팅 게이트를 포함하는 메모리 디바이스가 개시된다. 소거 게이트는 플로팅 게이트에 측방향으로 인접하고 소스 영역 위에 있는 제1 부분, 및 위로 연장되어 플로팅 게이트 위로 연장되는 제2 부분을 포함한다. 전도성 워드 라인 게이트는 채널 영역의 제2 부분 위에 배치된다. 워드 라인 게이트는 플로팅 게이트에 측방향으로 인접하게 배치되고, 플로팅 게이트 위에 배치되는 부분을 포함하지 않는다. 채널 영역의 제2 부분으로부터 워드 라인 게이트를 분리시키는 절연부의 두께는 소거 게이트로부터 플로팅 게이트를 분리시키는 절연부의 두께보다 더 작다.
Description
관련 출원
본 출원은 2015년 7월 10일자로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제62/191,047호의 이익을 주장한다.
기술분야
본 발명은 분리형 게이트 플래시 메모리 셀 설계 및 동작에 관한 것이다.
분리형 게이트 비휘발성 플래시 메모리 디바이스들은 공지되어 있다. 도 1은 2개의 게이트들(워드 라인 게이트 WL 및 플로팅 게이트 FG)을 포함하고 그에 따라 3개의 단자들(워드 라인 WL, 소스 S, 및 드레인 D)을 포함하는 2-게이트 셀을 도시한다. 드레인 D는 대안으로 비트 라인 BL로 지칭될 수 있고, 워드 라인 WL은 대안으로 제어 게이트로 지칭될 수 있다. 플로팅 게이트 FG는 부분적으로 소스 S 및 채널 영역 CR(소스 S와 드레인 D 사이에 연장됨)의 일부분 위에 있으면서 그들로부터 절연되고, 워드 라인 WL은 채널 영역 CR의 다른 부분 위에 있으면서 그로부터 절연된다. 플로팅 게이트 FG는 (소거 동작을 가능하게 하도록) 워드 라인 WL에 면하는 날카로운 에지에서 종단되는 상부 표면을 갖는다. 미국 특허 제5,029,130호는 그러한 메모리 셀을 개시하고 있고, 이는 모든 목적을 위해 본 명세서에 참고로 포함된다.
도 2는 소스 S 위에 형성되고 그와 접촉하는 연장된 소스 라인 ESL을 추가로 포함한다는 점을 제외하면 도 1의 메모리 디바이스와 유사한 연장된 소스 2-게이트 셀을 도시한다. 연장된 소스 라인 ESL은 연장된 소스 라인 ESL을 통해 소스 S로부터의 향상된 전압 커플링을 플로팅 게이트에 제공한다.
도 3은 소스 영역 위에 있으면서 그로부터 절연되는 소거 게이트 EG, 및 플로팅 게이트 FG 위에 있으면서 그로부터 절연되는 커플링 게이트 CG를 추가로 포함한다는 점을 제외하면 도 1의 메모리 디바이스와 유사한 4-게이트, 5-단자 셀(4-Gate, 5-terminal Cell)을 도시한다. 소거 동작은 소거 게이트 EG에 면하는 플로팅 게이트 FG의 상부 표면 에지를 사용한다. 따라서, 이러한 메모리 셀은 4개의 게이트들(WL, CG, FG, EG) 및 5개의 단자들(S, D, WL, CG, EG)을 갖는다. 미국 특허 제6,747,310호 및 제7,868,375호는 그러한 메모리 셀을 개시하고 있고, 이는 모든 목적을 위해 본 명세서에 참고로 포함된다.
4-게이트 디바이스의 기능 및 성능 이점들을 달성하지만, 더 작은 디바이스 기하구조들 및 제조하는 동안의 더 적은 마스킹 단계들을 갖는 것이 바람직하다.
전술된 필요성은 실리콘 반도체 기판, 실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 및 소스 영역의 제1 부분 위에 배치되면서 그들로부터 절연되는 전도성 플로팅 게이트, 및 전도성 소거 게이트를 포함하는 메모리 디바이스에 의해 해결된다. 소거 게이트는 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되고 소스 영역 위에 있으면서 그로부터 절연되는 제1 부분, 및 위로 연장되어 플로팅 게이트 위로 연장되면서 그로부터 절연되는 제2 부분을 포함한다. 전도성 워드 라인 게이트가 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연된다. 워드 라인 게이트는 플로팅 게이트에 측방향으로 인접하게 배치되고, 플로팅 게이트 위에 배치되는 부분을 포함하지 않는다. 채널 영역의 제2 부분으로부터 워드 라인 게이트를 분리시키는 절연부의 두께는 소거 게이트로부터 플로팅 게이트를 분리시키는 절연부의 두께보다 더 작다.
실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되고 부분적으로 소스 영역 위에 있는 플로팅 게이트, 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트, 및 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트를 포함하고, 소거 게이트는 플로팅 게이트에 측방향으로 인접한 제1 부분, 및 위로 연장되어 플로팅 게이트 위로 연장되는 제2 부분을 포함하고, 워드 라인 게이트는 플로팅 게이트에 측방향으로 인접하게 배치되고 플로팅 게이트 위에 배치되는 부분을 포함하지 않는 메모리 셀을 판독하는 방법이 개시된다. 본 방법은 워드 라인 게이트에 제1 포지티브 전압을 인가하는 단계, 드레인 영역에 제2 포지티브 전압을 인가하는 단계, 소거 게이트에 0 전압을 인가하는 단계, 및 소스 영역에 0 전압을 인가하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1은 종래의 2-게이트, 3-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 2는 연장된 소스 라인을 갖는 종래의 2-게이트, 3-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 3은 종래의 4-게이트, 5-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 4는 3-게이트, 4-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 5는 금속 워드 라인 게이트들 및 하이-K 유전체를 갖는 3-게이트, 4-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 6은 제1 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 7은 제2 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 8은 제3 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 9a 내지 도 9f는 비휘발성 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 측단면도들이다.
도 10은 비휘발성 메모리 셀의 대안의 실시예를 도시한 측단면도이다.
도 2는 연장된 소스 라인을 갖는 종래의 2-게이트, 3-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 3은 종래의 4-게이트, 5-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 4는 3-게이트, 4-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 5는 금속 워드 라인 게이트들 및 하이-K 유전체를 갖는 3-게이트, 4-단자 비휘발성 메모리 디바이스의 측단면도이다.
도 6은 제1 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 7은 제2 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 8은 제3 예에서 메모리 셀의 동작 전압들을 보여주는 표이다.
도 9a 내지 도 9f는 비휘발성 메모리 셀을 형성하는 데 있어서의 단계들을 도시한 측단면도들이다.
도 10은 비휘발성 메모리 셀의 대안의 실시예를 도시한 측단면도이다.
본 발명은 도 4 및 도 5에 도시된 바와 같은 3-게이트, 4-단자 비휘발성 메모리 셀 디바이스, 그러한 메모리 셀 디바이스들을 제조하는 방법, 및 그러한 메모리 디바이스들을 동작시키는 방법이다. 도 4에 도시된 바와 같이, 소스 영역(12) 및 드레인 영역(14)은 실리콘 기판(10)에 형성되고, 그들 사이에는 기판의 채널 영역(16)이 있다. 플로팅 게이트(18)는 바람직하게는 폴리실리콘이고, 소스 영역(12) 및 채널 영역(16)의 제1 부분 위에 형성되면서 그들로부터 절연된다. 워드 라인 게이트(20)는 폴리실리콘일 수 있고, 채널 영역(16)의 제2 부분 위에 형성되면서 그로부터 절연된다. 소거 게이트(22)는 바람직하게는 폴리실리콘이고, 소스 영역(12) 위에 형성되면서 그로부터 절연된다. 소거 게이트(22)는 플로팅 게이트(18)에 측방향으로 인접한 제1 부분, 및 위로 연장되어 플로팅 게이트(18) 위로 연장되는 제2 부분을 갖는다. 전술된 4-게이트 디바이스와는 달리, 도 4의 메모리 셀은 커플링 게이트를 갖지 않는다. 도 5의 메모리 셀 디바이스는, 폴리실리콘 워드 라인 게이트들(20)이 금속 게이트들(21)로 대체되고 하이-K 유전체(24)(즉, 산화물, 예컨대 HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들 등의 것보다 더 큰 유전체 상수 K를 가짐)에 의해 둘러싸인다는 점을 제외하면 도 4의 것과 동일하다.
도 4 및 도 5의 3-게이트 메모리 셀 구성들은 많은 이점들을 갖는다. 구체적으로, 그들은 프로그래밍 동안에 소거 게이트(22)와 플로팅 게이트(18) 사이의 용량성 커플링을 활용하므로, 별개의 커플링 게이트를 필요로 하지 않는다. 워드 라인 게이트(20)의 길이, 및 워드 라인 게이트(20)와 기판(10) 사이의 산화물 층(26)의 두께는 높은 셀 전류 및 속도를 유지하면서 축소될 수 있다. 플로팅 게이트(18)와 소거 게이트(22) 사이의 터널링 산화물 층(28)은 소거 게이트(22)(이는 터널 산화물 주위를 에워쌈)에 의해 보호되어, 후속 칩 프로세싱 동안 열화를 방지하여 양호한 소거 용량 및 내구성을 보장한다. 소거 게이트 및 워드 라인 게이트 높이뿐 아니라 전체 셀 높이는 동일한 칩 상에 형성된 로직 게이트들의 높이를 충족시키도록 조절될 수 있다. 플로팅 게이트(18)의 폭 및 길이, 및 소스 라인(12)은 자가 정렬 공정에 의해 형성될 수 있다. 공정, 스트랩 레이아웃, 및 금속 접속부들의 레이아웃은 더 단순할 것인데, 이는 커플링 게이트가 제거되기 때문이다. 금속 접속부들은 40 nm, 28 nm, 및 20 nm 기술 노드들과 같은 고급 기술에서 작은 Y-피치를 충전하기가 더 용이할 것이다.
도 6은 제1 예에 따른, 본 발명의 3-게이트 메모리 셀의 어레이의 선택 및 비선택 라인들에 대한 셀 동작 전압들을 도시한다. 선택 라인들(선택)은 동작되고 있는 메모리 셀(들)을 포함하고, 비선택 라인들(비선택)은 동작되고 있는 메모리 셀(들)을 포함하지 않는 것들이다.
도 7은 제2 예에 따른, 본 발명의 3-게이트 메모리 셀의 어레이의 선택 및 비선택 라인들에 대한 셀 동작 전압들을 도시한다. 이러한 예에서는, 소거 동작에 소거 게이트 상의 포지티브 전압이 사용된다.
도 8은 제3 예에 따른, 본 발명의 3-게이트 메모리 셀의 어레이의 선택 및 비선택 라인들에 대한 셀 동작 전압들을 도시한다. 이러한 예에서는, 소거 동작에 소스 라인 상의 네거티브 전압이 사용된다.
도 9a 내지 도 9f는 3-게이트 메모리 디바이스를 형성하는 데 있어서의 단계들을 도시한다. 능동 영역들 사이에 STI 분리 영역들을 형성한 후, 하기 층들이 형성된다: 기판(10) 상의 실리콘 이산화물(산화물)(40), 산화물(40) 상의 폴리실리콘(폴리)(42), 폴리(42) 상의 산화물(44), 및 산화물(44) 상의 실리콘 질화물(질화물)(46). 질화물(46)은 트렌치(48)로 패터닝된다(예컨대, 포토리소그래피 마스킹 공정). 산화물 스페이서들(50)은 트렌치(48) 내부에 그리고 폴리 층(42) 위에 형성된다. 스페이서들(50) 사이의 폴리 층(42)의 노출된 부분은 폴리 에칭에 의해 제거되어, 산화물 층(40)을 노출시킨다. 산화물 층(40)의 노출된 부분은 산화물 에칭에 의해 제거된다. 생성된 구조물이 도 9a에 도시된다. 바람직하게는, 폴리 층(42)의 에칭된 측벽들은 안쪽을 향해 경사지게 되어(경사진 부분(42a) 참조), 폴리 층(42)에 대해 경사가 더 급격한 상부 에지들이 생성되게 할 것이다.
트렌치(48) 밑의 기판에 소스 영역(12)을 형성하도록 주입이 수행된다. 경사진 부분들(42a)의 상단을 따라서 그리고 그 위에서(즉, 폴리(42)의 노출된 단부 부분들 상에서) 연장되는 터널 산화물(28)을 형성하도록 산화물 에칭 및 형성(formation)이 수행된다. 폴리 증착 및 에칭을 이용하여, 소거 게이트(22)를 구성하는 폴리실리콘을 트렌치(48)의 저부에 형성한다. 산화물 및 에칭백을 이용하여, (소거 게이트(22) 위의) 트렌치(48)를 산화물로 충전한다. 생성된 구조물이 도 9b에 도시되어 있다.
질화물(46)이 제거되고, 산화물 에칭을 이용하여, 폴리 에칭에 의해 제거되어 플로팅 게이트들(18)의 외부 에지들을 한정하는 폴리 층(42)의 외부 부분들을 노출시킨다. 플로팅 게이트들(18)의 외부 에지들은, 도 9c에 도시된 바와 같이, 산화물로 커버된다. 산화물 에칭이 기판 상의 산화물 층을 제거하고, 얇은 산화물 층(52)이 플로팅 게이트들(18)의 외부 에지들에 인접하게 기판 상에 형성된다. 산화물 층(52)은 터널 산화물 층(28)보다 훨씬 더 얇을 수 있다. 질화 산화물(SiON) 층이 산화물 층(52) 대신에 또는 추가로 산화물 층(52) 상에 형성될 수 있다. 도 9d에 도시된 바와 같이, 메모리 셀 부분은 폴리 층(54) 및 폴리 층(54) 상의 산화물 층(56)으로 커버되는 한편, 디바이스의 로직 부분은 폴리 층(54) 내에 임베드된 SiN(실리콘 질화물)(58)을 포함하는데, SiN(58) 아래의 폴리 층(54)의 부분은 로직 게이트 폴리로서의 역할을 하고 위의 부분은 더미 폴리로서의 역할을 한다. 이어서, 도 9e에 도시된 바와 같이, 폴리 에칭을 이용하여, 워드 라인 WL 폴리 게이트들(20) 및 로직 디바이스 폴리 게이트(60)를 남긴다. 도 9f에 도시된 바와 같이, 드레인 영역들(14) 및 보호성 산화물(62)을 형성하는 주입을 포함하는 프로세싱이 계속된다.
대안의 실시예에서, 도 10에 도시된 바와 같이, 폴리 에칭을 이용하여, 폴리 워드 라인 게이트들(20)을 제거하고 이들을, 적어도 2개의 측부들 상에서 하이-K 유전체(24)에 의해 둘러싸인 금속 워드 라인 게이트들(21)로 대체할 수 있다.
어느 하나의 실시예에서, 전체 셀 높이, 즉 소거 게이트(22) 및 WL 게이트(20) 높이는 로직 게이트 높이 요건을 충족시키도록 조절될 수 있다. 플로팅 게이트 폭, 플로팅 게이트 길이, 및 소스 라인은 자가 정렬 공정에 의해 한정된다. 공정, 스트랩 레이아웃, 및 금속 접속부들의 레이아웃은 4-게이트 디바이스들에 비해 더 단순할 것인데, 그 이유는 제어 게이트가 제거되기 때문이다. 금속 접속부는 고급 디바이스 기술들에서 작은 Y 피치를 충전하기가 더 용이할 것이다. 전술된 종래의 2-게이트 및 4-게이트 디바이스들에 비해 더 적은 포토리소그래피 마스킹 단계들이 필요하다. 터널 산화물(28)에 상대적으로 얇은 산화물 층(52)(이는 소거 게이트(22)가 고전압 소거에 사용되고 있고 워드 라인 게이트만이 선택 게이트로서 사용되고 있기 때문임), 워드 라인 게이트들(20) 및 소거 게이트들(22)의 평면형 상부 표면들, 및 워드 라인 게이트(20)가 플로팅 게이트(18)와의 임의의 수직 오버랩을 갖도록 형성될 필요 없음을 고려하면, 셀 높이는 현저히 감소될 수 있다.
본 발명은 전술되고 본 명세서에 예시된 실시예(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 청구항들 중 하나 이상에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 도시되거나 청구되는 정확한 순서로 수행되어야 하는 것이 아니라, 보다 정확히 말해서, 본 발명의 메모리 셀의 적절한 형성을 허용하는 임의의 순서로 수행되면 된다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (7)
- 메모리 디바이스로서,
실리콘 반도체 기판;
상기 실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역;
상기 채널 영역의 제1 부분 및 상기 소스 영역의 제1 부분 위에 배치되면서 그들로부터 절연되는 전도성 플로팅 게이트-상기 플로팅 게이트는 평편한 상부 표면과 상기 상부 표면에서 날카로운 에지로 종단되는 경사진 측벽을 포함함-;
전도성 소거 게이트 - 상기 전도성 소거 게이트는,
상기 플로팅 게이트에 측방향으로 인접하면서 그로부터 절연되고, 상기 소스 영역 위에 있으면서 그로부터 절연되는 제1 부분, 및
위로 연장되어 상기 플로팅 게이트 위로 연장되면서 그로부터 절연되는 제2 부분을 포함하고,
상기 소거 게이트는 상기 날카로운 에지 주위를 둘러쌈 -; 및
상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 전도성 워드 라인 게이트 - 상기 워드 라인 게이트는 상기 플로팅 게이트에 측방향으로 인접하게 배치되고, 상기 플로팅 게이트 위에 배치되는 부분을 포함하지 않음 - 를 포함하고,
상기 채널 영역의 제2 부분으로부터 상기 워드 라인 게이트를 분리시키는 절연부의 두께는 상기 소거 게이트로부터 상기 플로팅 게이트를 분리시키는 절연부의 두께보다 더 얇고,
상기 소거 게이트의 상기 제2 부분은 상기 플로팅 게이트 위에 수직으로 위치되는 유일한 전도성 게이트 또는 전도성 게이트 부분이고,
상기 워드 라인 게이트는:
상기 채널 영역의 상기 제2 부분에 대향하는 저부 표면-상기 저부 표면은 평면임-; 및
상기 저부 표면의 반대면인 상부 표면-상기 워드 라인 게이트의 상부 표면은 평면임-을 포함하고,
상기 소거 게이트는:
상기 소스 영역에 대향하는 제2 저부 표면; 및
평면인 상기 제2 저부 표면의 반대면인 제2 상부 표면을 포함하는 메모리 디바이스. - 삭제
- 삭제
- 삭제
- 청구항 1에 있어서,
상기 워드 라인 게이트는,
금속 재료; 및
상기 금속 재료와 상기 채널 영역의 제2 부분 사이에 배치되는 하이-K 유전체 재료의 층을 포함하는, 메모리 디바이스. - 청구항 1에 있어서,
상기 워드 라인 게이트는,
폴리실리콘; 및
상기 폴리실리콘과 상기 채널 영역의 제2 부분 사이에 배치되는 질화 산화물의 층을 포함하는, 메모리 디바이스. - 실리콘 반도체 기판에 형성되고 채널 영역이 사이에 있는 이격된 소스 영역과 드레인 영역, 상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되고 부분적으로 상기 소스 영역 위에 있는 플로팅 게이트- 상기 플로팅 게이트는 평편한 상부 표면과 상기 상부 표면에서 날카로운 에지로 종단되는 경사진 측벽을 포함함-, 상기 소스 영역 위에 배치되면서 그로부터 절연되는 소거 게이트, 및 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트를 포함하고, 상기 소거 게이트는 상기 플로팅 게이트에 측방향으로 인접한 제1 부분, 및 위로 연장되면서 상기 플로팅 게이트 위로 연장되는 제2 부분을 포함하고-상기 소거 게이트는 상기 날카로운 에지 주위를 둘러쌈-, 상기 워드 라인 게이트는 상기 플로팅 게이트에 측방향으로 인접하게 배치되고 상기 플로팅 게이트 위에 배치되는 부분을 포함하지 않고, 상기 채널 영역의 상기 제2 부분으로부터 상기 워드 라인 게이트를 분리하는 절연부의 두께는 상기 소거 게이트로부터 상기 플로팅 게이트를 분리하는 절연부의 두께보다 얇고, 상기 소거 게이트의 상기 제2 부분은 상기 플로팅 게이트 위에 수직으로 위치되는 유일한 전도성 게이트 또는 전도성 게이트 부분이고, 상기 워드 라인 게이트는 상기 채널 영역의 상기 제2 부분에 대향하는 평편한 저부 표면과 상기 저부 표면의 반대면인 평편한 상부 표면을 포함하고, 상기 소거 게이트는 상기 소스 영역에 대향하는 제2 저부 표면과 상기 제2 저부 표면의 반대면인 평평한 제2 상부 표면을 포함하는 메모리 셀을 판독하는 방법으로서,
상기 워드 라인 게이트에 제1 포지티브 전압을 인가하는 단계;
상기 드레인 영역에 제2 포지티브 전압을 인가하는 단계;
상기 소거 게이트에 0 전압을 인가하는 단계; 및
상기 소스 영역에 0 전압을 인가하는 단계를 포함하는, 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US201562191047P | 2015-07-10 | 2015-07-10 | |
| US62/191,047 | 2015-07-10 | ||
| US15/182,527 US9793279B2 (en) | 2015-07-10 | 2016-06-14 | Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing |
| US15/182,527 | 2016-06-14 | ||
| PCT/US2016/038241 WO2017011139A1 (en) | 2015-07-10 | 2016-06-17 | Split gate non-volatile memory cell having a floating gate, word line, erase gate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180020244A KR20180020244A (ko) | 2018-02-27 |
| KR102051236B1 true KR102051236B1 (ko) | 2019-12-02 |
Family
ID=57731466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020187001904A KR102051236B1 (ko) | 2015-07-10 | 2016-06-17 | 플로팅 게이트, 워드 라인, 소거 게이트를 갖는 분리형 게이트 비휘발성 메모리 셀 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US9793279B2 (ko) |
| EP (1) | EP3320561B1 (ko) |
| JP (1) | JP6830947B2 (ko) |
| KR (1) | KR102051236B1 (ko) |
| CN (1) | CN107851657B (ko) |
| TW (1) | TWI597851B (ko) |
| WO (1) | WO2017011139A1 (ko) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107305892B (zh) * | 2016-04-20 | 2020-10-02 | 硅存储技术公司 | 使用两个多晶硅沉积步骤来形成三栅极非易失性闪存单元对的方法 |
| CN107342288B (zh) | 2016-04-29 | 2020-08-04 | 硅存储技术公司 | 分裂栅型双位非易失性存储器单元 |
| CN107425003B (zh) | 2016-05-18 | 2020-07-14 | 硅存储技术公司 | 制造分裂栅非易失性闪存单元的方法 |
| WO2017200709A1 (en) * | 2016-05-18 | 2017-11-23 | Silicon Storage Technology, Inc. | Method of making split gate non-volatile flash memory cell |
| CN107017259A (zh) * | 2017-04-14 | 2017-08-04 | 上海华虹宏力半导体制造有限公司 | 闪存结构、存储阵列及其制作方法 |
| US10418451B1 (en) * | 2018-05-09 | 2019-09-17 | Silicon Storage Technology, Inc. | Split-gate flash memory cell with varying insulation gate oxides, and method of forming same |
| US10847225B2 (en) * | 2018-06-20 | 2020-11-24 | Microchip Technology Incorporated | Split-gate flash memory cell with improved read performance |
| CN108878436A (zh) * | 2018-06-29 | 2018-11-23 | 上海华虹宏力半导体制造有限公司 | 闪存的操作方法 |
| CN110739312B (zh) * | 2018-07-19 | 2021-05-14 | 合肥晶合集成电路股份有限公司 | 分栅式非易失性存储器及其制备方法 |
| US10797142B2 (en) * | 2018-12-03 | 2020-10-06 | Silicon Storage Technology, Inc. | FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication |
| CN112086510B (zh) * | 2019-06-13 | 2024-10-29 | 联华电子股份有限公司 | 存储器元件的结构 |
| CN112185815B (zh) * | 2019-07-04 | 2024-07-23 | 硅存储技术公司 | 形成分裂栅闪存存储器单元的方法 |
| CN114335185A (zh) | 2020-09-30 | 2022-04-12 | 硅存储技术股份有限公司 | 具有设置在字线栅上方的擦除栅的分裂栅双位非易失性存储器单元及其制备方法 |
| KR20220123910A (ko) | 2021-03-02 | 2022-09-13 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
| KR102583235B1 (ko) | 2022-03-18 | 2023-09-26 | 서강대학교산학협력단 | Mosfet 소자 및 그 제조 방법 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286348A (ja) * | 1999-03-29 | 2000-10-13 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| US20040065917A1 (en) | 2002-10-07 | 2004-04-08 | Der-Tsyr Fan | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US20100163952A1 (en) | 2008-12-31 | 2010-07-01 | Chia-Hong Jan | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate |
| US20130032872A1 (en) | 2011-08-05 | 2013-02-07 | Silicon Storage Technology, Inc. | Non-volatile Memory Cell Having A High K Dielectric And Metal Gate |
| US20130207174A1 (en) | 2012-02-13 | 2013-08-15 | Taiwan Semiconductor Manafacturing Company, Ltd. | Split-gate device and method of fabricating the same |
| US8669607B1 (en) | 2012-11-01 | 2014-03-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for non-volatile memory cells with increased programming efficiency |
| US20140126299A1 (en) * | 2012-11-07 | 2014-05-08 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| JP2000223594A (ja) * | 1999-01-29 | 2000-08-11 | Sanyo Electric Co Ltd | 不揮発性半導体メモリ |
| JP4245223B2 (ja) * | 1999-03-26 | 2009-03-25 | 三洋電機株式会社 | 不揮発性半導体記憶装置の製造方法 |
| JP2001085543A (ja) * | 1999-09-14 | 2001-03-30 | Sanyo Electric Co Ltd | スプリットゲート型メモリセル |
| US20090039410A1 (en) | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
| US8008702B2 (en) * | 2008-02-20 | 2011-08-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-transistor non-volatile memory element |
| US8711636B2 (en) | 2011-05-13 | 2014-04-29 | Silicon Storage Technology, Inc. | Method of operating a split gate flash memory cell with coupling gate |
| US8513728B2 (en) * | 2011-11-17 | 2013-08-20 | Silicon Storage Technology, Inc. | Array of split gate non-volatile floating gate memory cells having improved strapping of the coupling gates |
| US9123822B2 (en) | 2013-08-02 | 2015-09-01 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same |
| US9343314B2 (en) * | 2014-05-30 | 2016-05-17 | Freescale Semiconductor, Inc. | Split gate nanocrystal memory integration |
| JP6238235B2 (ja) * | 2014-06-13 | 2017-11-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9257571B1 (en) * | 2014-09-05 | 2016-02-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory gate first approach to forming a split gate flash memory cell device |
-
2016
- 2016-06-14 US US15/182,527 patent/US9793279B2/en active Active
- 2016-06-17 EP EP16741416.8A patent/EP3320561B1/en active Active
- 2016-06-17 KR KR1020187001904A patent/KR102051236B1/ko active IP Right Grant
- 2016-06-17 JP JP2018500729A patent/JP6830947B2/ja active Active
- 2016-06-17 CN CN201680040486.9A patent/CN107851657B/zh active Active
- 2016-06-17 WO PCT/US2016/038241 patent/WO2017011139A1/en active Application Filing
- 2016-06-23 TW TW105119732A patent/TWI597851B/zh active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000286348A (ja) * | 1999-03-29 | 2000-10-13 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| US20040065917A1 (en) | 2002-10-07 | 2004-04-08 | Der-Tsyr Fan | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
| US20100163952A1 (en) | 2008-12-31 | 2010-07-01 | Chia-Hong Jan | Flash Cell with Integrated High-K Dielectric and Metal-Based Control Gate |
| US20130032872A1 (en) | 2011-08-05 | 2013-02-07 | Silicon Storage Technology, Inc. | Non-volatile Memory Cell Having A High K Dielectric And Metal Gate |
| US20130207174A1 (en) | 2012-02-13 | 2013-08-15 | Taiwan Semiconductor Manafacturing Company, Ltd. | Split-gate device and method of fabricating the same |
| US8669607B1 (en) | 2012-11-01 | 2014-03-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for non-volatile memory cells with increased programming efficiency |
| US20140126299A1 (en) * | 2012-11-07 | 2014-05-08 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107851657A (zh) | 2018-03-27 |
| EP3320561B1 (en) | 2020-08-26 |
| JP6830947B2 (ja) | 2021-02-17 |
| US9793279B2 (en) | 2017-10-17 |
| CN107851657B (zh) | 2021-04-20 |
| WO2017011139A1 (en) | 2017-01-19 |
| KR20180020244A (ko) | 2018-02-27 |
| EP3320561A1 (en) | 2018-05-16 |
| US20170012049A1 (en) | 2017-01-12 |
| TW201703265A (zh) | 2017-01-16 |
| TWI597851B (zh) | 2017-09-01 |
| JP2018525818A (ja) | 2018-09-06 |
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| Publication | Publication Date | Title |
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