KR102051766B1 - 별개의 워드 라인 및 소거 게이트들을 갖는 플래시 메모리를 형성하는 방법 - Google Patents
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Abstract
비휘발성 메모리 셀을 형성하는 방법은, 기판 내에, 채널 영역을 사이에 한정하는 이격된 제1 및 제2 영역들을 형성하는 단계를 포함한다. 플로팅 게이트가 채널 영역의 제1 부분 위에 그리고 제1 영역의 일부분 위에 형성되는데, 여기서 플로팅 게이트는 제1 영역 위에 배치되는 날카로운 에지를 포함한다. 터널 산화물 층이 날카로운 에지 주위에 형성된다. 소거 게이트가 제1 영역 위에 형성되는데, 여기서 소거 게이트는 날카로운 에지와 면하는 노치를 포함하고, 노치는 터널 산화물 층에 의해 상기 날카로운 에지로부터 절연된다. 워드 라인 게이트가 제2 영역에 인접한 채널 영역의 제2 부분 위에 형성된다. 워드 라인 게이트의 형성은 터널 산화물 층 및 소거 게이트의 형성 이후에 수행된다.
Description
관련 출원
본 출원은 2015년 10월 21일자로 출원되고 본 명세서에 참고로 포함된 미국 가출원 제62/244,688호의 이익을 주장한다.
기술분야
본 발명은 비휘발성 메모리 디바이스들에 관한 것으로, 보다 구체적으로는, 메모리 셀 형성의 최적화에 관한 것이다.
비휘발성 메모리 디바이스들은 본 기술 분야에 잘 알려져 있다. 예를 들어, 분리형 게이트 메모리 셀이 미국 특허 제5,029,130호에 개시되어 있다(이 특허는 모든 목적들을 위해 본 명세서에 참고로 포함된다). 이러한 메모리 셀은 소스 영역과 드레인 영역 사이에 연장되는 기판의 채널 영역 위에 배치되어 그의 전도성을 제어하는 제어 게이트 및 플로팅 게이트를 갖는다. 그러한 메모리 셀들을 저전압(LV) 로직 디바이스들 및/또는 고전압(HV) 로직 디바이스들과 동일한 웨이퍼 상에 형성하는 것이 또한 알려져 있는데, 여기서 메모리 셀들 및 로직 디바이스들은 공통 요소들 또는 재료 층들을 공유할 수 있다.
메모리 셀의 크기를 축소하는 것은 여러 개의 과제들을 제시한다. 예를 들어, 메모리 셀의 제어 게이트 및 HV 로직 디바이스들에 대한 로직 게이트 아래에 (동일한 두께를 갖는) 동일한 산화물을 사용하는 것이 알려져 있다. 그러나, 메모리 셀 전류는 셀 확산(활성 영역)이 축소됨에 따라 너무 낮아지게 될 것이고, 제어 게이트 길이를 감소시켜서 셀 전류를 증가시키는 것은 어레이 누설을 증가시켜서 제어 게이트의 길이를 감소시키기 어렵게 만들 것이다. 추가로, 제어 게이트는 제어 및 플로팅 게이트들을 분리시키는 터널 산화물을 통해 메모리 셀을 소거하는 데 사용된다. 그러나, 터널 산화물이 HV 디바이스 산화물과 관련되는 경우, 산화물 두께를 감소시키는 것은 데이터 보유 장애를 야기할 수 있다.
미국 특허 제7,868,375호는 하기의 4개의 게이트들을 갖는 분리형 게이트 메모리 셀을 개시한다: 채널 영역의 2개의 부분들을 함께 제어하는 플로팅 게이트 및 선택 게이트(워드 라인 또는 워드 라인 게이트로도 지칭됨), 플로팅 게이트 위의 커플링 게이트, 및 소스 영역 위의 소거 게이트. 그러나, 플로팅 게이트 위에 여분의 게이트가 주어지는 경우에는 이러한 메모리 셀 구성을 크기 면에서 축소시키기가 어렵다.
전술된 문제들 및 필요성들은, 제1 전도성 타입의 기판 내에, 채널 영역을 사이에 한정하는 제2 전도성 타입의 이격된 제1 및 제2 영역들을 형성함으로써; 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되고 제1 영역의 일부분 위에 있는 플로팅 게이트를 형성함으로써 - 플로팅 게이트는 제1 영역 위에 배치되는 날카로운 에지를 포함함 -; 날카로운 에지 주위에 터널 산화물 층을 형성함으로써; 제1 영역 위에 있으면서 그로부터 절연되는 소거 게이트를 형성함으로써 - 소거 게이트는 날카로운 에지와 면하는 노치를 포함하고, 노치는 터널 산화물 층에 의해 날카로운 에지로부터 절연됨 -; 그리고 제2 영역에 인접한 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트를 형성함으로써 - 워드 라인 게이트의 형성은 터널 산화물 층의 형성 및 소거 게이트의 형성 이후에 수행됨 - 비휘발성 메모리 셀을 형성하는 방법에 의해 다루어진다.
본 발명의 다른 목적들 및 특징들은 명세서, 청구범위, 및 첨부된 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 20a는 본 발명의 메모리 셀들을 형성하는 데 있어서의 단계들을 도시한, 컬럼(column) 방향을 따르는 측단면도들이다.
도 1b 내지 도 13b는 본 발명의 메모리 셀들을 형성하는 데 있어서의 단계들을 도시한, 로우(row) 방향을 따르는 측단면도들이다.
도 1c 내지 도 5c는 본 발명의 메모리 셀들을 형성하는 데 있어서의 단계들을 도시한 사시도들이다.
도 21은 타깃 메모리 셀을 판독, 소거, 및 프로그래밍하기 위한 예시적인 동작 전압들을 보여주는 차트이다.
도 22 내지 도 29는 하이-K 금속 게이트(high K metal gate, HKMG)들을 활용하는 대안의 실시예에서의 프로세싱 단계들을 도시한다.
도 30a 내지 도 34a는 플로팅 게이트(22)를 형성하기 위한 리소그래피 기법을 도시한다.
도 30b 내지 도 34b는 플로팅 게이트(22)를 형성하기 위한 자가 정렬형 STI 기법을 도시한다.
도 30c 내지 도 34c는 플로팅 게이트(22)를 형성하기 위한 CMP 기법을 도시한다.
도 1b 내지 도 13b는 본 발명의 메모리 셀들을 형성하는 데 있어서의 단계들을 도시한, 로우(row) 방향을 따르는 측단면도들이다.
도 1c 내지 도 5c는 본 발명의 메모리 셀들을 형성하는 데 있어서의 단계들을 도시한 사시도들이다.
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도 30c 내지 도 34c는 플로팅 게이트(22)를 형성하기 위한 CMP 기법을 도시한다.
본 발명은 비휘발성 메모리 디바이스, 및 그의 제조를 위한 공정에 관한 것으로, 이는 동일한 전도성 재료로부터 메모리 셀 워드 라인 게이트들 및 로직 디바이스 게이트들을 형성하여, 보다 얇은 게이트 산화물 및 보다 짧은 게이트 길이로 셀 전류가 증가되게 한다. 소거 게이트가 추가되고, 워드 라인 게이트의 형성 이전에 형성된다. 소거 게이트는 후속 프로세싱으로부터 터널 산화물을 보호한다. HKMG(high k dielectric plus metal gate)가 포함되어, 보다 높은 전류 구동을 달성하게 할 수 있다. 메모리 셀은 낮은 프로파일을 갖고, 이에 따라, 동일한 웨이퍼 상에 형성된 낮은 프로파일 로직 디바이스들과 더 호환성이 좋은데, 이는, 특히, 플로팅 게이트 위에 어떠한 커플링 게이트도 없기 때문이다. 마지막으로, 메모리 셀을 형성하는 데 필요한 마스킹 단계들의 개수가 비슷한 메모리 셀들보다 더 적다.
메모리 셀들은 컬럼들로 형성되는데, 이들은 분리 영역들의 컬럼들에 의해 분리된다. 도 1a 내지 도 20a는 컬럼 방향을 따르는 단면도들이고, 도 1b 내지 도 13b는 직교하는 로우 방향을 따르는 단면도들이고, 도 1c 내지 도 5c는 본 발명에 따른 메모리 셀들을 형성하는 공정을 보여주는 사시도들이다. 단일 메모리 셀이 도시되어 있지만, 그러한 메모리 셀들의 어레이가 동시에 형성된다는 것이 이해되어야 한다. 또한, 동일한 기판 상에, 저전압(LV) 로직 디바이스들 및 고전압(HV) 로직 디바이스들이 형성되어 있다.
공정은 실리콘 기판(10) 내의 트렌치들에 STI(shallow trench isolation)를 형성하여 분리 영역들(12)(그들 사이에 활성 영역들(14)을 가짐)을 한정함으로써 시작되는데, 여기서 STI(16)(예컨대, 산화물)가 실리콘 기판(10)의 표면 위에서 연장된다. 이러한 공정은 주지되어 있다. 도 1a, 도 1b, 및 도 1c에 도시된 바와 같이, 패드 산화물 층(18)이 기판(10)의 표면 상에 형성된다. HV 및 셀-웰 주입들이 이때 (즉, HV 로직 디바이스 및 메모리 셀 영역들에 대해) 수행된다. 도 2a, 도 2b, 및 도 2c에 도시된 바와 같이, 패드 산화물(18)이 제거될 수 있고, 이어서, 플로팅 게이트(FG) 산화물(20)이 구조물 위에 형성되고, 그 다음에 폴리실리콘(22)의 증착이 이어진다. 도 3a, 도 3b, 및 도 3c에 도시된 바와 같이, 폴리실리콘(22)에 대한 주입 및 어닐링이 수행되고, 그 다음에 CMP(chemical mechanical polish)가 이어져서 폴리실리콘(22)의 상단 표면(및 STI 산화물(16)의 상단 표면)을 평탄화시킨다.
이어서, 산화물 에칭이 이용되어, STI 산화물(16)의 높이를 (기판 표면에 더 가깝지만 여전히 그 위로) 감소시킨다. 이어서, 도 4a, 도 4b, 및 도 4c에 도시된 바와 같이, 질화물 층(24)이 구조물 위에 증착된다. 포토레지스트(26)가 구조물 - 이 구조물의 부분들은 포토리소그래피 마스킹 단계(마스크를 통한 선택적 노출, 및 포토레지스트의 부분들의 선택적 제거를 수반함)에 의해 선택적으로 제거됨 - 위에 증착되어, 질화물(24)의 부분들을 노출된 상태로 남긴다. 이어서, 질화물 에칭이 이용되어, 질화물(24)의 노출된 부분들을 제거하여, 폴리실리콘(22)의 부분들을 노출시킨다. 도 5a, 도 5b, 및 도 5c에 도시된 바와 같이, 폴리 리세스 에칭이 이용되어, 폴리실리콘(22)의 노출된 상단 표면 부분들을 리세스시킨다. 포토레지스트(26)가 제거된 후, 산화 공정이 수행되는데, 이는 노출된 폴리실리콘(22)의 상단 표면을 산화시켜서, 폴리실리콘(22) 상에 산화물(28)을 남긴다. 도 6a 및 도 6b에 도시된 바와 같이, 산화물(28)의 형성은 폴리실리콘(22)을 불균일하게 소비하여(질화물(24) 근처에서 더 적게 소비됨), 만곡된 상부 표면을 갖는 폴리실리콘(22)을 남긴다.
이어서, 질화물 에칭이 이용되어, 질화물(24)의 남은 부분들을 제거하여, 폴리실리콘(22)의 새로운 부분을 노출시킨다. 이어서, 도 7a 및 도 7b에 도시된 바와 같이, 폴리 에칭이 이용되어, 폴리실리콘(22)의 새롭게 노출된 부분들을 제거하여, 폴리실리콘(22)의 만곡된 상부 표면이 날카로운 에지(22a)에서 종단되게 한다. 도시된 바와 같이, 폴리실리콘 에칭으로 인해, STI 산화물(16)의 일부 손실이 있다. 스크린 산화물(30)이 구조물 상에 증착되고, 그 다음에 마스킹 단계가 이어져서, 폴리실리콘(22)의 날카로운 에지(22a)에 인접한 그의 부분들을 제외한 구조물 위에 포토레지스트(32)를 형성하게 한다. 이어서, 도 8a 및 도 8b에 도시된 바와 같이, 스크린 산화물(30)을 통과하여 기판(10) 내로 HVII 주입이 수행되어, 소스 영역(34)을 형성한다. 산화물 에칭이 이용되어, 스크린 산화물(30)을 제거한다. (포토레지스트(32)의 제거 후의) 도 9a 및 도 9b에 도시된 바와 같이, 산화물 층이 웨이퍼의 로직 디바이스 영역들에 형성되고 터널 산화물 층(36)이 메모리 영역에 형성된다(폴리실리콘(22)의 날카로운 에지(22a) 주위에 연장된다).
폴리실리콘(38)이 구조물 위에 증착된다. 마스킹 단계가 이용되어, 날카로운 에지(22a) 위에 있는 폴리실리콘(38)의 그 부분 위에 포토레지스트(40)를 형성한다. 도 10a 및 도 10b에 도시된 바와 같이, 폴리 에칭이 이용되어, 폴리실리콘(38)의 노출된 부분들을 제거하여, 날카로운 에지(22a)에 대면하고 부분적으로 그 주위에서 연장되는 노치(즉, 압흔(indentation))(38a)를 갖는 폴리실리콘(38)의 블록만을 남긴다. 포토레지스트 제거 후, 산화물 층이 구조물 위에 증착된다. 이어서, 도 11a 및 도 11b에 도시된 바와 같이, 산화물 에칭이 수행되어, 폴리실리콘(38)의 측부를 따라서 산화물 스페이서(42)를 남기고 폴리실리콘(38) 아래의 부분을 제외한 산화물(28)을 제거한다. 이어서, 폴리 에칭이 이용되어, 폴리실리콘(38)의 상부 부분들을 제거한다. 도 12a 및 도 12b에 도시된 바와 같이, 산화물 층(44)(HV 산화물)이 구조물 위에 형성된다. 로직 디바이스들에 대해 LV 웰 주입이 수행된다. 이어서, 도 13a 및 도 13b에 도시된 바와 같이, 산화물 에칭(메모리 및 로직 영역들을 노출된 상태로 남기는 마스킹 단계와 조합될 수 있음)가 이용되어, 폴리(38) 및 기판 표면으로부터 HV 산화물(44)을 제거한다.
산화물(46)이 노출된 기판(10) 상에 형성된다(이는 LV 로직 디바이스들에 대해 동일한 산화물일 수 있음). 이어서, 순응적 폴리실리콘 층(48)이 구조물 상에 증착되고, N+ 도핑 처리된다. 도 14a에 도시된 바와 같이, 산화물 층(50)이 폴리(48) 상에 증착된다. 이러한 동일한 폴리는 로직 디바이스 영역 내의 게이트들에 사용된다. 산화물 에칭이 이용되어, 폴리 층(48)의 수직 부분을 따라서 산화물(50)의 스페이서를 형성한다. 이어서, 도 15a에 도시된 바와 같이, 폴리 에칭이 수행되어, 폴리 층(38) 위에 있는 폴리 층(48)의 부분, 및 기판 위에 있는 폴리 층(48)의 부분을 제거하여, 일측에서는 FG 폴리(22)에 그리고 타측에서는 산화물 스페이서(50)에 인접한 폴리 층(48)의 일부분을 남긴다. 이러한 남은 폴리(48)를 한정하는 데에는 어떠한 마스킹 단계도 필요하지 않다. 로직 디바이스 폴리 게이트들이 (마스킹 단계와 함께) 이러한 동일한 폴리 에칭 동안에 형성될 수 있다.
셀 헤일로(Halo)/LDD 주입이 이용되어, 기판(10)에 LDD 영역들(52)을 형성한다. 도 16a에 도시된 바와 같이, 산화물 층(54)이 폴리실리콘(38, 48)의 노출된 표면들 상에 형성되고, 그 다음에 질화물 증착 및 에칭이 이어져서, 폴리(48) 옆에 질화물 스페이서들(56)을 형성하게 한다. 도 17a에 도시된 바와 같이, LDD 스페이서(58)가, 산화물 층 및 질화물 층을 형성하여 질화물 및 산화물 에칭들을 수행함으로써 로직 영역들 내에 그리고 LDD 영역(52) 위에 형성된다. 도 18a에 도시된 바와 같이, N+ NNII 마스킹 단계 및 주입이 이용되어, LDD 스페이서(58)에 인접한 노출된 기판에 드레인 영역(60)을 형성한다. 이러한 주입이 또한, 로직 영역들에 N+ 접합부들을 형성하기 위해 이용될 수 있다. P+ PPII 마스킹 단계 및 주입이 P+ 접합부들을 형성하기 위해 로직 영역들에 적용될 수 있다. 어닐링 단계가 수행되어, N+ 및 P+ 접합부들의 형성을 완료한다.
실리사이드(62)가 (전도도 증가를 위해) 기판(10)의 폴리(38), 폴리(48), 및 드레인 영역(60)의 노출된 표면들 상에 형성된다. 질화물 층(64)이 구조물 위에 형성된다. ILD 절연재(66)가 구조물 위에 형성되고, 그 다음에 마스킹 및 에칭 공정이 이어져서, 아래로 드레인(비트 라인(BL)) 영역들(60)까지 도달하는 콘택트 홀(68)을 ILD에 형성하게 한다. 콘택트 홀은 증착 및 CMP 에칭에 의해 전도성 재료(예컨대, 텅스텐)로 충전되어, 비트 라인 콘택트(70)를 형성하게 한다. 도 19a에 도시된 바와 같이, IMD 층이 구조물 상에 형성되고, 그 다음에 금속 증착(예컨대, 구리(Cu)), 마스킹 단계, 및 금속 에칭이 이어져서, 전도성 비트 라인들(74)을 형성하는데, 각각의 전도성 비트 라인은 메모리 셀들의 전체 라인에 대해 비트 라인 콘택트들(70) 및 드레인 영역들(60)을 함께 전기적으로 접속시킨다.
최종 메모리 셀 구조물이 도 20a에 도시되어 있다. 공통 소스 영역(34)을 각각이 공유하는 메모리 셀들의 쌍들이 형성된다. 각각의 메모리 셀은 소스 영역(34)과 드레인(비트 라인) 영역(60) 사이의 채널 영역(76)의 제1 부분 위에 배치되는 플로팅 게이트(22)를 포함하는데, 이때 날카로운 에지(22a)가 소스 라인(34) 위에 배치되는 소거 게이트(38)와 대면한다. 워드 라인 게이트(48)가 채널 영역(76)의 다른 부분 위에 배치된다.
도 21은, 타깃 메모리 셀을 포함하는 선택된 워드 라인, 비트 라인, 소거 게이트, 및 소스 라인에 대해, 그리고 타깃 메모리 셀을 포함하지 않는 비선택된 라인들에 대해, 타깃 메모리 셀을 판독, 소거, 및 프로그래밍하기 위한 예시적인 동작 전압들을 도시한다.
도 22 내지 도 29는 하이-K 금속 게이트(HKMG)들을 활용하는 대안의 실시예에서의 프로세싱 단계들을 도시한다. 이러한 대안의 실시예는 도 13a 및 도 13b에서 구조물들을 형성하는 것과 관련하여 전술된 동일한 단계들을 포함한다. 이어서, 얇은 산화물과 같은 계면 층(IL)(80)이 구조물 위에 형성된다. 하이-K 재료 층(82)(즉, HfO2, ZrO2, TiO2, Ta2O5, 또는 다른 적절한 재료들 등과 같은 산화물의 것보다 더 큰 유전 상수 K를 가짐)이 IL 층(80) 상에 증착된다. 도 22에 도시된 바와 같이, TiN, TaN, 및 TiSiN과 같은 캡핑 층(84)이 구조물 상에 증착되어, 후속 프로세싱 단계들에서 하이-K 재료(82)를 손상으로부터 보호하게 할 수 있다.
이어서, 폴리실리콘(86)이 구조물 위에 증착된다. 도 23에 도시된 바와 같이, 폴리 CMP가 이용되어, 구조물의 상부 표면을 평탄화시킨다. 이어서, N+ 도핑이 폴리(86)에 적용된다. 마스킹 단계가 수행되어, 폴리(38) 및 폴리(86)의 일부분 위에 포토레지스트(88)를 형성한다. 도 24에 도시된 바와 같이, 폴리 에칭이 이용되어, 폴리(86)의 노출된 부분을 제거하여, 남은 폴리(86)의 우측 에지를 한정한다. 셀 헤일로/LDD 주입이 이용되어, LDD 영역들(90)을 형성한다. 포토레지스트(88)의 제거 이후, 산화물 층(92)이 폴리(86) 상에 형성되고, 그 다음에 질화물 증착 및 에칭이 이어져서, 폴리(86) 옆에 질화물 스페이서들(94)을 형성하게 한다. 마스킹 단계가 수행되어, 폴리(38)를 제외한 구조물 위에 포토레지스트(96)를 형성한다. 도 25에 도시된 바와 같이, 폴리 에칭이 수행되어, (리세스) 폴리(38)의 높이를 감소시킨다. 포토레지스트 제거 이후, LDD 주입이 로직 영역들에 대해 수행되고, 그 다음에 산화물 층 및 질화물 층을 형성하여 질화물 및 산화물 에칭들을 수행함으로써 LDD 영역(90) 위에 (그리고 로직 영역들 내에) LDD 스페이서(98)의 형성이 이어진다. 도 26에 도시된 바와 같이, N+ NNII 마스킹 단계 및 주입이 이용되어, LDD 스페이서들(98)에 인접한 노출된 기판(10)에 드레인 영역들(100)을 형성한다. 이러한 주입이 또한, 로직 영역들에 N+ 접합부들을 형성하기 위해 이용될 수 있다. P+ PPII 마스킹 단계 및 주입이 P+ 접합부들을 형성하기 위해 로직 영역들에 적용될 수 있다. 어닐링 단계가 수행되어, N+ 및 P+ 접합부들의 형성을 완료한다.
실리사이드(102)가 노출된 폴리 표면들 및 기판 표면들 상에 형성된다. 질화물 층(104)이 구조물 위에 형성된다. 이어서, 도 27에 도시된 바와 같이, ILD 절연재(106)가 구조물 상에 형성되고, 그 다음에 CMP가 이어져서, 구조물의 상단 표면을 평탄화시킨다. 이어서, 폴리 에칭이 이용되어, 폴리(86)를 제거한다. PMOS WF 금속 층(110)이 증착에 의해 구조물 위에 형성된다. 마스킹 단계가 이용되어, PMOS WF 금속 층(110)을 노출된 상태로 남기고 이를 메모리 영역 중 폴리(86)의 제거에 의해 남겨진 트렌치들 이외의 영역들, 및 NMOS 로직 영역들로부터 제거한다. 이어서, NMOS WF 금속 층이 NMOS 로직 영역들 내에 증착된다. 이어서, 도 28에 도시된 바와 같이, 금속 증착 및 CMP 에칭이 수행되어, 폴리(86)의 제거로부터 남겨진 트렌치들 및 금속 게이트들이 형성될 임의의 다른 영역들을 금속(112)으로 충전한다(금속 WL 게이트들을 형성하게 된다). 사용된 금속은 AL일 수 있다.
ILD(66), 콘택트 홀들(68), 비트 라인 콘택트들(70), 및 비트 라인들(74)이 이전의 실시예에서 전술된 바와 같이 형성되어, 도 29에 도시된 최종 구조물을 생성하게 된다. 도 29의 구조물과 도 20a의 구조물 사이의 주요 차이점은, 워드 라인 게이트들이 캡핑 층(84)(포함된 경우), 하이-K 재료 층(82), 및 계면 층(80)에 의해 기판으로부터 절연되는 금속(112) 및 WF 금속 층(110)으로 형성된다는 것이다.
도 30a 내지 도 34a는 플로팅 게이트(22)를 형성하기 위한 리소그래피 기법을 보여주고, 도 30b 내지 도 34b는 플로팅 게이트(22)를 형성하기 위한 자가 정렬형 STI 기법을 보여주며, 도 30c 내지 도 34c는 플로팅 게이트(22)를 형성하기 위한 CMP 기법을 보여준다. 리소그래피 기법의 경우, STI 산화물(16)의 높이들은 플로팅 게이트 폴리(22)가 형성되기 전에 감소된다. 도 30a에 도시된 바와 같이, 질화물(24)은 폴리(22) 위에 형성되고, 그 다음에 마스킹 단계를 이용하여 패턴화되는 포토레지스트(120)가 이어지고, 하부 질화물(24)이 STI 산화물(16) 위의 부분들을 제외하고서 에칭된다. CMP 기법의 경우, 질화물(24) 및 CMP 에칭이 이용되어, 도 5b와 관련하여 전술되고 도 30c에 다시 도시된 바와 같이 플로팅 게이트 폴리를 한정한다. 자가 정렬형 STI 기법의 경우, 질화물(24) 및 질화물 에칭백이 이용되어, 플로팅 게이트를 한정하는데, 이는 도 30b에 도시된 바와 같다. 3개의 기법들 모두의 경우, 도 31a, 도 31b, 및 도 31c에 도시된 바와 같이, 산화 공정이 이용되어, 플로팅 게이트 폴리(22)의 노출된 부분을 산화시켜서, 산화물(28)을 형성한다. 도 32a, 도 32b, 및 도 32c에 도시된 바와 같이, 질화물 및 산화물 에칭들이 (그리고 리소그래피 기법의 경우에 폴리 에칭이) 수행되어, 질화물(24)(및 리소프래피 기법의 경우에 폴리(22)) 및 STI 산화물(16)의 상단 부분들을 제거한다. 이어서, 도 33a, 도 33b, 및 도 33c에 도시된 바와 같이, 터널 산화물(36)이 구조물 상에 증착된다. 이어서, 도 34a, 도 34b, 및 도 34c에 도시된 바와 같이, 소거 게이트 폴리(38)가 구조물 위에 증착되고, 그 다음에 전술된 남은 프로세싱 단계들이 이어져서 메모리 셀 형성을 완료한다.
본 발명은 전술되고 본 명세서에 도시된 실시예(들)로 제한되지 않는다는 것을 이해해야 한다. 예를 들어, 본 명세서에서 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범주를 제한하도록 의도되는 것이 아니라, 대신에, 하나 이상의 청구항들에 의해 커버될 수 있는 하나 이상의 특징들에 대해 언급하는 것일 뿐이다. 전술된 재료들, 공정들, 및 수치 예들은 단지 예시적일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법 단계들이 설명된 정확한 순서로 수행될 필요가 있는 것은 아니다. 마지막으로, 재료의 단일 층들이 그러한 또는 유사한 재료들의 다수의 층들로서 형성될 수 있고, 그 역도 성립한다.
본 명세서에 사용되는 바와 같이, "~ 위에" 및 "~ 상에"라는 용어들 양쪽 모두는 포괄적으로 "~ 상에 직접적으로"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)와 "~ 상에 간접적으로"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)를 포함한다는 것에 주의하여야 한다. 마찬가지로, "인접한"이라는 용어는 "직접적으로 인접한"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "간접적으로 인접한"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, "~에 실장되는"이라는 용어는 "~에 직접적으로 실장되는"(사이에 어떠한 중간의 재료들, 요소들 또는 공간도 배치되지 않음)과 "~에 간접적으로 실장되는"(사이에 중간의 재료들, 요소들 또는 공간이 배치됨)을 포함하고, 그리고 "전기적으로 커플링되는"이라는 용어는 "~에 전기적으로 직접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 어떠한 중간의 재료들 또는 요소들도 없음)과 "~에 전기적으로 간접적으로 커플링되는"(사이에 요소들을 전기적으로 함께 접속시키는 중간의 재료들 또는 요소들이 있음)을 포함한다. 예를 들어, "기판 위에" 요소를 형성하는 것은 어떠한 중간의 재료들/요소들도 사이에 두지 않고 기판 상에 직접적으로 요소를 형성하는 것뿐만 아니라 하나 이상의 중간의 재료들/요소들을 사이에 두고 기판 상에 간접적으로 요소를 형성하는 것을 포함할 수 있다.
Claims (15)
- 비휘발성 메모리 셀을 형성하는 방법으로서,
제1 전도성 타입의 기판 내에, 채널 영역을 사이에 한정하는 제2 전도성 타입의 이격된 제1 영역 및 제2 영역을 형성하는 단계;
상기 채널 영역의 제1 부분 위에 배치되면서 그로부터 절연되고 상기 제1 영역의 일부분 위에 있는 플로팅 게이트를 형성하는 단계 - 상기 플로팅 게이트는 상기 제1 영역 위에 배치되는 날카로운 에지를 포함함 -;
상기 날카로운 에지 주위에 터널 산화물 층을 형성하는 단계;
상기 제1 영역 위에 배치되면서 그로부터 절연되는 소거 게이트를 형성하는 단계 - 상기 소거 게이트는 상기 날카로운 에지와 대면하는 노치를 포함하고, 상기 노치는 상기 터널 산화물 층에 의해 상기 날카로운 에지로부터 절연됨 -; 및
상기 제2 영역에 인접한 상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 워드 라인 게이트를 형성하는 단계 - 상기 워드 라인 게이트를 형성하는 단계는 모두 상기 터널 산화물 층을 형성하는 단계 및 상기 소거 게이트를 형성하는 단계 이후에 수행됨 - 를 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 1에 있어서,
상기 플로팅 게이트를 형성하는 단계는,
상기 기판 위에 있으면서 그로부터 절연되는 전도성 층을 형성하는 단계;
상기 전도성 층 상에 절연 재료의 블록을 형성하는 단계; 및
상기 전도성 층의 상부 표면이 상기 절연 재료의 블록에 도달함에 따라 상기 상부 표면을 상향으로 경사지는 상태로 남기면서 상기 전도성 층의 상부 표면을 산화시키는 단계를 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 2에 있어서,
트렌치를 상기 기판 내에 형성하는 단계; 및
상기 트렌치 외부로 그리고 상기 기판의 표면 위에서 연장되는 제1 절연 재료로 상기 트렌치를 충전하는 단계를 추가로 포함하고,
상기 트렌치를 형성하는 단계 및 상기 트렌치를 충전하는 단계는 상기 전도성 층을 형성하는 단계 이전에 수행되는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 3에 있어서,
상기 플로팅 게이트를 형성하는 단계는,
상기 산화시키는 단계 이전에 상기 전도성 층의 상부 표면 및 상기 제1 절연 재료의 상부 표면에 대해 화학기계적 연마를 수행하여, 상기 전도성 층 및 상기 제1 절연 재료의 상부 표면들이 평면이 되게 하는 단계; 및
상기 제1 절연 재료의 상부 부분을 제거하여 제2 절연 재료로 대체하는 단계를 추가로 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 4에 있어서,
상기 산화시키는 단계 이후에 상기 제2 절연 재료 및 상기 제1 절연 재료의 상부 부분을 에칭하는 단계를 추가로 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 3에 있어서,
상기 플로팅 게이트를 형성하는 단계는,
상기 산화시키는 단계 이전에 상기 제1 절연 재료 위의 배치되는 상기 전도성 층의 일부분을 제거하여 제2 절연 재료로 대체하는 단계를 추가로 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 6에 있어서,
상기 산화시키는 단계 이후에 상기 제2 절연 재료 및 상기 제1 절연 재료의 상부 부분을 에칭하는 단계를 추가로 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 3에 있어서,
상기 플로팅 게이트를 형성하는 단계는,
상기 산화시키는 단계 이전에 상기 제1 절연 재료 위에 배치된 상기 전도성 층의 일부분 상에 절연 재료의 블록을 형성하는 단계를 추가로 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 8에 있어서,
상기 산화시키는 단계 이후에 상기 절연 재료의 블록, 상기 제1 절연 재료 위의 상기 전도성 층의 일부분, 및 상기 제1 절연 재료의 상부 부분을 에칭하는 단계를 추가로 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 2에 있어서,
상기 플로팅 게이트를 형성하는 단계는,
상기 소거 게이트의 측벽을 따라서 상기 전도성 층 상에 절연 스페이서를 형성하는 단계; 및
상기 절연 스페이서에 인접한 상기 전도성 층의 에칭을 수행하는 단계를 추가로 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 1에 있어서,
상기 워드 라인 게이트를 형성하는 단계는,
상기 채널 영역의 제2 부분 위에 배치되면서 그로부터 절연되는 제1 부분, 및 상기 소거 게이트 위에 배치되면서 그로부터 절연되는 제2 부분을 갖는 전도성 층을 형성하는 단계; 및
상기 전도성 층의 제2 부분을 제거하는 단계를 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 11에 있어서,
상기 워드 라인 게이트를 형성하는 단계는,
상기 전도성 층의 제1 부분 위에 절연 스페이서를 형성하는 단계; 및
상기 전도성 층의 제1 부분 중 상기 절연 스페이서 아래에 배치되지 않는 부분을 제거하는 단계를 추가로 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 1에 있어서,
상기 제2 영역을 형성하는 단계는 상기 워드 라인 게이트를 형성하는 단계 이후에 수행되는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 1에 있어서,
상기 워드 라인 게이트를 형성하는 단계는,
상기 기판 위에 하이-K 절연 층을 형성하는 단계; 및
상기 하이-K 절연 층 위에 금속 블록을 형성하는 단계를 포함하는, 비휘발성 메모리 셀을 형성하는 방법. - 청구항 1에 있어서,
상기 워드 라인 게이트를 형성하는 단계는,
상기 기판 위에 하이-K 절연 층을 형성하는 단계;
상기 하이-K 절연 층 위에 폴리실리콘 블록을 형성하는 단계; 및
상기 폴리실리콘 블록을 제거하여 금속 블록으로 대체하는 단계를 포함하는, 비휘발성 메모리 셀을 형성하는 방법.
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