CN104934427B - 闪存单元及其制造方法 - Google Patents

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Abstract

本发明实施例公开了一种闪存单元及其制造方法。其中，方法包括：刻蚀去除半导体衬底单元上的部分控制栅偏移氧化层；刻蚀去除擦除栅区域底部和字线区域底部的部分浮栅多晶硅，形成作为双台阶中上层台阶的浮栅尖端；分别在剩余的控制栅偏移氧化层上和字线区域的控制栅侧壁层上沉积一层薄氧化层；在擦除栅区域覆盖存储单元VT掩模，刻蚀去除字线区域侧的薄氧化层；去除存储单元VT掩模，并刻蚀去除擦除栅区域底部和字线区域底部剩余的浮栅多晶硅，形成浮栅，该浮栅具有双台阶的浮栅尖端；在擦除栅区域底部和擦除栅隧穿氧化层上形成擦除栅，在字线区域形成字线。本发明实施例可以有效提高分裂栅闪存单元的擦除效率。

Description

闪存单元及其制造方法
技术领域
本发明涉及半导体技术，尤其是一种闪存单元及其制造方法。
背景技术
分裂栅（split-gate）闪存工艺目前已经被广泛应用到非易失性存储器中。在对分裂栅快闪存储单元（简称：分裂栅闪存单元）进行编程操作时，向其中的控制栅（CG）施加高的正偏压，使得热电子从源极穿过氧化层注入到浮栅（FG）。在对分裂栅闪存单元进行擦除操作时，向控制栅施加高的负偏压，使得浮栅中的热电子利用福勒-诺德海姆（Fowler-Nordheim，FN）隧穿效应穿过侧壁氧化层流入擦除栅（EG）。由于受到FN隧穿效应的影响，对分裂栅闪存单元进行擦除操作所需的擦除时间将远远大于编程操作所需的编程时间，过长的擦除时间影响了分裂栅闪存单元的擦除效率。
其中，擦除操作发生在浮栅到擦除栅的界面处，此界面区域的几何形状对擦除效率有很大的影响。为了提高对分裂栅闪存单元的擦除效率，现有技术在浮栅邻近擦除栅的一侧形成一个浮栅尖端，通过该尖端降低FN隧穿效应的通道电压，使得热电子容易从浮栅流入擦除栅中，从而提高擦除效率。
发明内容
在实现本发明的过程中，发明人发现现有技术通过形成一个浮栅尖端对分裂栅闪存单元擦除效率的提高有限。
为此，有必要提供一种新的浮栅到擦除栅界面的几何形状，来进一步提高对分裂栅闪存单元的擦除效率。
根据本发明实施例的一个方面，提供一种闪存单元的制造方法，包括：
刻蚀去除半导体衬底单元上的部分控制栅偏移氧化层；所述半导体衬底单元包括：衬底，位于衬底上的浮栅氧化层，位于浮栅氧化层上的浮栅多晶硅，和位于浮栅多晶硅上的一个以上控制栅组，组成每个控制栅组的两个控制栅之间为擦除栅区域，两个控制栅的另一侧分别为字线区域，控制栅的两侧分别具有一层控制栅侧壁层，擦除栅区域侧的控制栅侧壁层上具有一层控制栅偏移氧化层；
刻蚀去除擦除栅区域底部和字线区域底部的部分浮栅多晶硅，形成作为双台阶中上层台阶的浮栅尖端；
分别在剩余的控制栅偏移氧化层上和字线区域侧的控制栅侧壁层上沉积一层薄氧化层；
在擦除栅区域覆盖存储单元VT掩模，刻蚀去除字线区域侧的薄氧化层；
去除存储单元VT掩模，并刻蚀去除擦除栅区域底部和字线区域底部剩余的浮栅多晶硅，形成浮栅，所述浮栅具有双台阶的浮栅尖端；
刻蚀去除擦除栅区域侧的薄氧化层和剩余的控制栅偏移氧化层；
在擦除栅区域侧的控制栅侧壁层上沉积一层擦除栅隧穿氧化层，在字线区域侧的控制栅侧壁层上沉积一层浮栅侧壁层；
分别在擦除栅区域和字线区域沉积多晶硅，在擦除栅区域底部和擦除栅隧穿氧化层上形成擦除栅，在字线区域形成字线。
在一个实施例的制造方法中，所述刻蚀去除半导体衬底单元上的部分控制栅偏移氧化层包括：通过湿法刻蚀去除半导体衬底单元上的部分控制栅偏移氧化层；或者
所述刻蚀去除字线区域侧的薄氧化层包括：通过湿法刻蚀去除字线区域侧的薄氧化层。
在一个实施例的制造方法中，所述刻蚀去除擦除栅区域底部和字线区域底部剩余的浮栅多晶硅包括：刻蚀去除擦除栅区域底部和字线区域底部剩余的浮栅多晶硅和浮栅氧化层；
在字线区域侧的控制栅侧壁层上沉积一层浮栅侧壁层之后，还包括：分别在擦除栅区域底部和字线区域底部沉积硅氧化层；
分别在擦除栅区域和字线区域沉积多晶硅，在擦除栅区域底部和擦除栅隧穿氧化层上形成擦除栅，在字线区域形成字线具体为：分别在擦除栅区域的硅氧化层上和字线区域的硅氧化层上沉积多晶硅，在擦除栅区域的硅氧化层上和两个擦除栅隧穿氧化层上形成擦除栅，在字线区域的硅氧化层上形成字线。
在一个实施例的制造方法中，在擦除栅区域覆盖存储单元VT掩模，刻蚀去除字线区域侧的薄氧化层包括：
在擦除栅区域覆盖光刻胶作为存储单元VT掩模，定义所述字线区域为字线侧，刻蚀去除字线侧的薄氧化层。
在一个实施例的制造方法中，还包括:
根据闪存单元的性能要求确定浮栅的长度、控制栅外所需的浮栅多晶硅的长度和刻蚀去除的所述部分浮栅多晶硅的刻蚀量；以及
根据控制栅外所需的浮栅多晶硅的长度确定刻蚀去除的所述部分控制栅偏移氧化层的刻蚀量和所述薄氧化层的厚度的操作。
在一个实施例的制造方法中，作为双台阶中上层台阶的浮栅尖端的长度由所述剩余的控制栅偏移氧化层的厚度决定；
作为双台阶中下层台阶的浮栅尖端的长度由所述薄氧化层的厚度决定。
在一个实施例的制造方法中，所述控制栅包括栅间介质层、控制栅多晶硅层、控制栅氧化硅层、以及控制栅氮化硅层；
所述方法还包括形成所述半导体衬底单元的如下操作：
在衬底上依次沉积浮栅氧化层、浮栅多晶硅、栅间介质层、控制栅多晶硅层、控制栅氧化硅层与控制栅氮化硅层;
在所述控制栅氮化硅层上形成图案化的光刻胶，并以该图案化的光刻胶作为掩膜，刻蚀控制栅氮化硅层、控制栅氧化硅层、控制栅多晶硅层与栅间介质层，以露出浮栅多晶硅，形成擦除栅区域、字线区域和控制栅；
去除所述图案化的光刻胶，在控制栅两侧形成控制栅侧壁层，并且在擦除栅区域侧的控制栅侧壁层上形成一层控制栅偏移氧化层。
在一个实施例的制造方法中，所述薄氧化层、所述控制栅偏移氧化层与所述浮栅侧壁层具体为硅氧化层。
在一个实施例的制造方法中，所述控制栅侧壁层具体为氧化物-氮化物的复合层；
所述控制栅氧化硅层具体由原硅酸四乙酯制成；
所述栅间介质层具体为氧化物-氮化物-氧化物的复合层。
根据本发明实施例的另一个方面，提供一种基于上述方法制造的闪存单元，包括：
衬底；
位于衬底上的浮栅，所述浮栅具有双台阶的浮栅尖端；
位于浮栅多晶硅上的一个以上控制栅组，每个控制栅组由两个控制栅组成，两个控制栅之间为擦除栅区域，控制栅组的两个控制栅的另一侧分别为字线区域；
位于擦除栅区域侧、覆盖控制栅侧壁层和浮栅侧壁的擦除栅隧穿氧化层；
位于字线区域侧的控制栅侧壁层上的浮栅侧壁层；
位于擦除栅区域底部和字线区域底部的硅氧化层；
位于擦除栅区域中硅氧化层上、以及两个擦除栅隧穿氧化层之间的擦除栅；和
位于字线区域中硅氧化层上的字线。
在一个实施例的闪存单元中，所述浮栅包括位于衬底上的浮栅氧化层和位于浮栅氧化层上的浮栅多晶硅；
所述控制栅包括位于浮栅多晶硅上的栅间介质层、位于栅间介质层上的控制栅多晶硅层、位于控制栅多晶硅层上的控制栅氧化硅层、和位于控制栅氧化硅层上的控制栅氮化硅层，所述控制栅的两侧分别覆盖有一层控制栅侧壁层。
在一个实施例的闪存单元中，浮栅的长度由所述闪存单元的性能要求决定。
在一个实施例的闪存单元中，所述浮栅侧壁层具体为硅氧化层；所述控制栅侧壁层具体为氧化物-氮化物的复合层；
所述控制栅氧化硅层具体由原硅酸四乙酯制成；
所述栅间介质层具体为氧化物-氮化物-氧化物的复合层。
基于本发明上述实施例的闪存单元及其制造方法，闪存单元中的浮栅具有双台阶的浮栅尖端，增大了浮栅到擦除栅拐角处的电场集中总量，进一步降低了FN隧穿效应的通道电压，使得热电子更易于从浮栅流入擦除栅中，从而有效提高了闪存单元的擦除效率，同时保证闪存单元的其它性能，例如擦除状态读取电流（IR1）和数据保存等性能，不受影响。
特别地，本发明各实施例中的闪存单元可以包括但不限于分裂栅闪存单元。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
根据下面参照附图的详细描述，可以更加清楚地理解本发明，在附图中：
图1为本发明一个实施例闪存单元的制造方法的流程图；
图2为本发明实施例中半导体衬底单元的一个结构示意图；
图3为本发明实施例中刻蚀去除部分控制栅偏移氧化层后示意图；
图4为本发明实施例中刻蚀去除部分浮栅多晶硅刻蚀后的示意图；
图5为本发明实施例中沉积薄氧化层后的示意图；
图6为本发明实施例中刻蚀去除字线区域侧薄氧化层后的示意图；
图7为本发明实施例中形成浮栅后的示意图；
图8为本发明实施例中刻蚀去除擦除栅区域侧的薄氧化层和剩余的控制栅偏移氧化层后的示意图；
图9为本发明实施例中沉积擦除栅隧穿氧化层和浮栅侧壁层后的示意图；
图10为本发明实施例形成的闪存单元的结构示意图；
图11为本发明另一个实施例中形成半导体衬底单元的一个流程图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制。
以下对示例性实施例的描述仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1为本发明一个实施例闪存单元的制造方法的流程图。如图1所示，该实施例闪存单元的制造方法包括：
在步骤110中，刻蚀去除半导体衬底单元300上的部分控制栅偏移氧化层332。
示例性地，具体可以通过湿法刻蚀去除半导体衬底单元300上的部分控制栅偏移氧化层332。
如图2所示，为本发明实施例中半导体衬底单元300的一个结构示意图。参见图2，该半导体衬底单元300可以示例性包括：衬底310，位于衬底310上的浮栅氧化层321，位于浮栅氧化层321上的浮栅多晶硅322，和位于浮栅多晶硅322上的一个以上控制栅组。组成每个控制栅组的两个控制栅330之间为擦除栅区域341，两个控制栅330的另一侧分别为字线区域351。其中，控制栅330包括栅间介质层333、控制栅多晶硅层334、控制栅氧化硅层335和控制栅氮化硅层336，控制栅330的两侧分别具有一层控制栅侧壁层331，擦除栅区域341侧的控制栅侧壁层331上具有一层控制栅偏移氧化层332。
如图3所示，为本发明一个实施例中刻蚀去除部分控制栅偏移氧化层后的示意图。
在步骤120中，刻蚀去除擦除栅区域341底部和字线区域351底部的部分浮栅多晶硅322，形成作为双台阶中上层台阶的浮栅尖端323。
该上层台阶的浮栅尖端323的长度由步骤110刻蚀去除部分控制栅偏移氧化层332后剩余的控制栅偏移氧化层332的厚度决定。
示例性地，可以采用干法刻蚀，去除部分浮栅多晶硅322，由于控制栅偏移氧化层332遮挡了该控制栅偏移氧化层332下的浮栅多晶硅322，因此，通过该步骤120刻蚀完成后被阻挡部分的浮栅多晶硅322形成了浮栅尖端323。
如图4所示，为本发明实施例中刻蚀去除部分浮栅多晶硅刻蚀后的示意图。
在步骤130中，分别在剩余的控制栅偏移氧化层332上和字线区域351侧的控制栅侧壁层331上沉积一层薄氧化层360。
该薄氧化层360的厚度具体可以由控制栅330外所需的浮栅320的长度决定。如图5所示，为本发明实施例中沉积薄氧化层后的示意图。
在步骤140中，在擦除栅区域341覆盖存储单元VT掩模370，刻蚀去除字线区域351侧的薄氧化层360。
示例性地，可以通过湿法刻蚀去除字线区域351侧的薄氧化层360。去除字线区域351侧的薄氧化层360，可以有效防止在字线区域351内形成浮栅尖端，造成尖端放电而影响闪存单元的编程性能。
如图6所示，为本发明实施例中刻蚀去除字线区域侧薄氧化层后的示意图。
在步骤150中，去除存储单元VT掩模370，并刻蚀去除擦除栅区域341底部和字线区域351底部剩余的浮栅多晶硅322和浮栅氧化层321，形成浮栅320，包括剩余的浮栅多晶硅322和浮栅氧化层321，其中的浮栅320具有双台阶的浮栅尖端：作为上层台阶的浮栅尖端323和作为下层台阶的浮栅尖端324。
其中，下层台阶的浮栅尖端324的长度由薄氧化层360的厚度决定。示例性地，可以采用干法刻蚀去除擦除栅区域341底部和字线区域351底部剩余的浮栅多晶硅322和浮栅氧化层321。由于薄氧化层360阻挡了该薄氧化层360下的浮栅多晶硅322，因此，通过该步骤150刻蚀完成后，被阻挡部分的浮栅多晶硅322形成了下层浮栅尖端324。示例性地，下层浮栅尖端324的长度可以由薄氧化层360的厚度来决定。
如图7所示，为本发明实施例中形成浮栅后的示意图。
在步骤160中，刻蚀去除擦除栅区域341侧的薄氧化层360和剩余的控制栅偏移氧化层332。
如图8所示，为本发明实施例中刻蚀去除擦除栅区域侧的薄氧化层和剩余的控制栅偏移氧化层后的示意图。
在步骤170中，在擦除栅区域341侧的控制栅侧壁层331上沉积一层擦除栅隧穿氧化层380，在字线区域351侧的控制栅侧壁层331上沉积一层浮栅侧壁层390。
如图9所示，为本发明实施例中沉积擦除栅隧穿氧化层和浮栅侧壁层后的示意图。
在步骤180中，分别在擦除栅区域341底部和字线区域351底部沉积硅氧化层400，例如，可以通过炉管（furnace）等工艺沉积硅氧化层；之后分别在擦除栅区域341的硅氧化层400上和字线区域351的硅氧化层400上沉积多晶硅，例如，可以通过等离子体增强化学气相沉积法（Plasma Enhanced Chemical Vapor Deposition,PECVD）等工艺沉积多晶硅，在擦除栅区域341的硅氧化层400上和两个擦除栅隧穿氧化层380上形成擦除栅340，在字线区域351的硅氧化层400上形成字线350。
通过图1所示流程，形成了具有双台阶的浮栅尖端结构的闪存单元，如图10所示，为本发明实施例形成的闪存单元的结构示意图。利用具有双台阶的浮栅尖端结构，可以进一步降低FN隧穿效应的通道电压，使得热电子容易从浮栅流入擦除栅中，从而可以有效地提高分裂栅快闪存储单元的擦除效率，同时保证闪存单元的其它性能不受影响。
根据本发明上述实施例闪存单元的制造方法的另一个具体示例而非限制，步骤140具体可以通过如下操作实现：在擦除栅区域341覆盖光刻胶作为存储单元VT掩模370，定义字线区域351为字线侧，刻蚀去除字线侧的薄氧化层360。
在本发明另一实施例闪存单元的制造方法中，还可以包括：预先根据闪存单元的性能要求，例如，IR1、数据保持等预先设定的性能要求，确定浮栅320的长度、控制栅330外所需的浮栅多晶硅322的长度和/或刻蚀去除的部分浮栅多晶硅322的刻蚀量的操作，例如，可以刻蚀去除一半浮栅多晶硅；以及根据控制栅330外所需的浮栅多晶硅322的长度确定刻蚀去除的部分控制栅偏移氧化层332的刻蚀量和/或薄氧化层360的厚度的操作。
根据本发明上述实施例闪存单元的制造方法的一个具体示例而非限制，浮栅氧化层321、薄氧化层360、控制栅偏移氧化层332与浮栅侧壁层390可以采用同类材料制成，例如，浮栅氧化层321、薄氧化层360、控制栅偏移氧化层332与浮栅侧壁层390中的任意一个或多个可以示例性地为硅氧化层（例如，SiO2层）。另外，擦除栅隧穿氧化层380也可以示例性地采用硅氧化层。控制栅侧壁层331具体可以为氧化物-氮化物的复合层，例如，可以是里层为氧化层、外层为氮化硅（SiN）层组成的复合层。
浮栅氧化层321为硅氧化层时，根据本发明另一个实施例的闪存单元的制造方法，在图1所示实施例的步骤150中，可以不刻蚀去除浮栅氧化层321或者部分刻蚀去除浮栅氧化层321。相应地，在操作180中，可以不再沉积硅氧化层400也可以沉积一层薄硅氧化层400。若不再沉积硅氧化层400，则直接分别在擦除栅区域341和字线区域351沉积多晶硅，在擦除栅区域341底部和擦除栅隧穿氧化层380上形成擦除栅340，在字线区域351形成字线350。
在本发明又一实施例闪存单元的制造方法中，还可以包括预先形成半导体衬底单元的操作。如图11所示，为本发明另一个实施例中形成半导体衬底单元的一个流程图，其包括如下操作：
在步骤210中，可以通过金属有机化合物化学气相沉淀（Metal-organic ChemicalVapor Deposition，MOCVD）等工艺，在衬底310上依次沉积浮栅氧化层321、浮栅多晶硅322、栅间介质层333、控制栅多晶硅层334、控制栅氧化硅层335与控制栅氮化硅层336。这里，衬底310具体可以为硅衬底、绝缘体上硅衬底等，然而应理解，本发明实施例并不限于此。
示例性地，浮栅氧化层321具体可以是硅氧化层，控制栅氧化硅层335具体可以是原硅酸四乙酯（TEOS），栅间介质层104具体可以是氧化物-氮化物-氧化物（ONO）的复合层。
在步骤220中，在控制栅氮化硅层336上形成图案化的光刻胶（图中未示出），并以该图案化的光刻胶作为掩膜，刻蚀控制栅氮化硅层336、控制栅氧化硅层335、控制栅多晶硅层334与栅间介质层333，以露出浮栅多晶硅322，形成擦除栅区域341、字线区域351和控制栅330；
在步骤230中，去除图案化的光刻胶，在控制栅330的两侧形成控制栅侧壁层331，并且在擦除栅区域341侧的控制栅侧壁层331上形成一层控制栅偏移氧化层332。
本发明实施例还提供了一种闪存单元，该闪存单元可以示例性地通过上述实施例的制作方法制造形成，如图10所示，为本发明实施例形成的闪存单元的一个结构示意图，其包括：
衬底310；
位于衬底310上的浮栅320，该浮栅具有双台阶的浮栅尖端323与324，可以示例性地包括位于衬底310上的浮栅氧化层321和位于浮栅氧化层321上的浮栅多晶硅322；
位于浮栅多晶硅322上的一个以上控制栅组，每个控制栅组由两个控制栅330组成，两个控制栅330之间为擦除栅区域341，控制栅组的两个控制栅330的另一侧分别为字线区域351；
位于字线区域351侧的控制栅侧壁层331上的浮栅侧壁层390；
位于擦除栅区域341侧、覆盖控制栅侧壁层331和浮栅侧壁层390的擦除栅隧穿氧化层380；
位于擦除栅区域341底部和字线区域351底部的硅氧化层400；
位于擦除栅区域341中硅氧化层400上、以及两个擦除栅隧穿氧化层380之间的擦除栅340；和
位于字线区域351中硅氧化层400上的字线350。
本发明实施例可以形成具有双台阶的浮栅尖端的闪存单元，能够进一步降低FN隧穿效应的通道电压，使得热电子容易从浮栅流入擦除栅中，从而可以有效地提高分裂栅闪存单元的擦除效率，同时保证装置其它性能不受影响。
参见图2，本发明上述实施例的闪存单元中，控制栅330具体包括位于浮栅多晶硅322上的栅间介质层333、位于栅间介质层333上的控制栅多晶硅层334、位于控制栅多晶硅层334上的控制栅氧化硅层335、和位于控制栅氧化硅层335上的控制栅氮化硅层336，控制栅330的两侧分别覆盖有一层控制栅侧壁层331。
根据上述实施例闪存单元的一个具体示例而非限制，浮栅320的长度可以根据闪存单元的性能要求决定。
根据上述实施例闪存单元的一个具体示例而非限制，浮栅侧壁层390具体可以是硅氧化层，控制栅侧壁层331具体可以为氧化物-氮化物的复合层；控制栅氧化硅层335具体可以是TEOS，栅间介质层104具体可以是ONO的复合层。
至此，已经详细描述了根据本发明实施例闪存单元及其制造方法。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。
本说明书中各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似的部分相互参见即可。由于闪存单元实施例与其制造方法实施例基本对应，相关之处相互参见对应实施例部分的说明即可。
本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本发明的精神和范围。

Claims (14)

1.一种闪存单元的制造方法，其特征在于，包括：
刻蚀去除半导体衬底单元上的部分控制栅偏移氧化层，所述半导体衬底单元包括衬底、位于衬底上的浮栅氧化层、位于浮栅氧化层上的浮栅多晶硅和位于浮栅多晶硅上的一个以上控制栅组，组成每个控制栅组的两个控制栅之间为擦除栅区域，两个控制栅的另一侧分别为字线区域，控制栅的两侧分别具有一层控制栅侧壁层，擦除栅区域侧的控制栅侧壁层上具有一层控制栅偏移氧化层；
刻蚀去除擦除栅区域底部和字线区域底部的部分浮栅多晶硅，形成作为双台阶中上层台阶的浮栅尖端；
分别在剩余的控制栅偏移氧化层上和字线区域侧的控制栅侧壁层上沉积一层薄氧化层；
在擦除栅区域覆盖存储单元VT掩模，刻蚀去除字线区域侧的薄氧化层；
去除存储单元VT掩模，并刻蚀去除擦除栅区域底部和字线区域底部剩余的浮栅多晶硅，形成浮栅，所述浮栅具有双台阶的浮栅尖端；
刻蚀去除擦除栅区域侧的薄氧化层和剩余的控制栅偏移氧化层；
在擦除栅区域侧的控制栅侧壁层上沉积一层擦除栅隧穿氧化层，在字线区域侧的控制栅侧壁层上沉积一层浮栅侧壁层；
分别在擦除栅区域和字线区域沉积多晶硅，在擦除栅区域底部和擦除栅隧穿氧化层上形成擦除栅，在字线区域形成字线。
2.根据权利要求1所述的方法，其特征在于，所述刻蚀去除擦除栅区域底部和字线区域底部剩余的浮栅多晶硅包括：刻蚀去除擦除栅区域底部和字线区域底部剩余的浮栅多晶硅和浮栅氧化层；
在字线区域侧的控制栅侧壁层上沉积一层浮栅侧壁层之后，还包括：分别在擦除栅区域底部和字线区域底部沉积硅氧化层；
分别在擦除栅区域和字线区域沉积多晶硅，在擦除栅区域底部和擦除栅隧穿氧化层上形成擦除栅，在字线区域形成字线具体为：分别在擦除栅区域的硅氧化层上和字线区域的硅氧化层上沉积多晶硅，在擦除栅区域的硅氧化层上和两个擦除栅隧穿氧化层上形成擦除栅，在字线区域的硅氧化层上形成字线。
3.根据权利要求2所述的方法，其特征在于，所述刻蚀去除半导体衬底单元上的部分控制栅偏移氧化层包括：通过湿法刻蚀去除半导体衬底单元上的部分控制栅偏移氧化层；或者
所述刻蚀去除字线区域侧的薄氧化层包括：通过湿法刻蚀去除字线区域侧的薄氧化层。
4.根据权利要求2所述的方法，其特征在于，在擦除栅区域覆盖存储单元VT掩模，刻蚀去除字线区域侧的薄氧化层包括：
在擦除栅区域覆盖光刻胶作为存储单元VT掩模，定义所述字线区域为字线侧，刻蚀去除字线侧的薄氧化层。
5.根据权利要求2所述的方法，其特征在于，还包括:
根据闪存单元的性能要求确定浮栅的长度、控制栅外所需的浮栅多晶硅的长度和刻蚀去除的所述部分浮栅多晶硅的刻蚀量；以及
根据控制栅外所需的浮栅多晶硅的长度确定刻蚀去除的所述部分控制栅偏移氧化层的刻蚀量和所述薄氧化层的厚度的操作。
6.根据权利要求5所述的方法，其特征在于，作为双台阶中上层台阶的浮栅尖端的长度由所述剩余的控制栅偏移氧化层的厚度决定；
作为双台阶中下层台阶的浮栅尖端的长度由所述薄氧化层的厚度决定。
7.根据权利要求1至6任意一项所述的方法，其特征在于，所述控制栅包括栅间介质层、控制栅多晶硅层、控制栅氧化硅层、以及控制栅氮化硅层；
所述方法还包括形成所述半导体衬底单元的如下操作：
在衬底上依次沉积浮栅氧化层、浮栅多晶硅、栅间介质层、控制栅多晶硅层、控制栅氧化硅层与控制栅氮化硅层；
在所述控制栅氮化硅层上形成图案化的光刻胶，并以该图案化的光刻胶作为掩膜，刻蚀控制栅氮化硅层、控制栅氧化硅层、控制栅多晶硅层与栅间介质层，以露出浮栅多晶硅，形成擦除栅区域、字线区域和控制栅；
去除所述图案化的光刻胶，在控制栅两侧形成控制栅侧壁层，并且在擦除栅区域侧的控制栅侧壁层上形成一层控制栅偏移氧化层。
8.根据权利要求7所述的方法，其特征在于，所述浮栅氧化层、所述薄氧化层、所述控制栅偏移氧化层与所述浮栅侧壁层中的任意一个或多个具体为硅氧化层。
9.根据权利要求7所述的方法，其特征在于，所述控制栅侧壁层具体为氧化物-氮化物的复合层；
所述控制栅氧化硅层具体由原硅酸四乙酯制成；
所述栅间介质层具体为氧化物-氮化物-氧化物的复合层。
10.一种基于权利要求1至9任意一项所述方法制造的闪存单元，其特征在于，包括：
衬底；
位于衬底上的浮栅，所述浮栅具有双台阶的浮栅尖端；
位于浮栅多晶硅上的一个以上控制栅组，每个控制栅组由两个控制栅组成，两个控制栅之间为擦除栅区域，控制栅组的两个控制栅的另一侧分别为字线区域；
位于擦除栅区域侧、覆盖控制栅侧壁层和浮栅侧壁的擦除栅隧穿氧化层；
位于字线区域侧的控制栅侧壁层上的浮栅侧壁层；
位于擦除栅区域底部和字线区域底部的硅氧化层；
位于擦除栅区域中硅氧化层上、以及两个擦除栅隧穿氧化层之间的擦除栅；和
位于字线区域中硅氧化层上的字线。
11.根据权利要求10所述的闪存单元，其特征在于，所述浮栅包括位于衬底上的浮栅氧化层和位于浮栅氧化层上的浮栅多晶硅；
所述控制栅包括位于浮栅多晶硅上的栅间介质层、位于栅间介质层上的控制栅多晶硅层、位于控制栅多晶硅层上的控制栅氧化硅层、和位于控制栅氧化硅层上的控制栅氮化硅层，所述控制栅的两侧分别覆盖有一层控制栅侧壁层。
12.根据权利要求10所述的闪存单元，其特征在于，所述浮栅的长度由所述闪存单元的性能要求决定。
13.根据权利要求10至12任意一项所述的闪存单元，其特征在于，所述浮栅侧壁层具体为硅氧化层；所述控制栅侧壁层具体为氧化物-氮化物的复合层；所述控制栅氧化硅层具体由原硅酸四乙酯制成。
14.根据权利要求11所述的闪存单元，其特征在于，所述栅间介质层具体为氧化物-氮化物-氧化物的复合层。
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