TWI532169B - 記憶體裝置與其形成方法 - Google Patents

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Description

記憶體裝置與其形成方法
本揭露係有關於一種半導體裝置結構，且特別有關於一種記憶體裝置結構與其形成方法。
本揭露係有關於快閃記憶體(FLASH memory)，且特別有關於一種快閃記憶體裝置結構，其使用儲存於奈米矽晶體中的電荷所轉移的臨界電壓。
快閃記憶體(FLASH memory)使用於各種電子應用中。一些快閃記憶體使用浮置閘極場效電晶體(floating gate field-effect transistor(FET))，其以在浮置閘極中的電荷形式儲存一或多個數據位元。浮置閘極位於場效電晶體之通道之上，且位於場效電晶體之控制閘極之下，但藉由氧化層與上述兩者絕緣。當藉由施加電壓到控制閘極時，而使場效電晶體是處於開啟狀態("on" state)，記憶體單元儲存電荷(意即，電流流動於源極與汲極之間)，如此將造成電子從通道穿隧到浮置閘極。因為浮置閘極與通道和控制閘極絕緣，所以穿隧進入浮置閘極的電子會永久地留在浮置閘極。
在通道區域中，被捕捉於浮置閘極內的電荷會遮蔽來自於控制閘極的電場，因此增加場效電晶體之臨界電壓。 對使用記憶體單元陣列的快閃記憶體裝置而言，藉由測量哪些單元歷經臨界電壓增加(例如，儲存”1”)以及哪些單元並未歷經臨界電壓的增加(例如，儲存”0”)，可以將儲存的數據從陣列中讀取出來。
本揭露提供一種記憶體裝置製成複數個記憶體單元位於一半導體基板之上，其中該記憶體單元包括一電荷捕捉層排列於一控制閘極與一選擇閘極之間，其中該電荷捕捉層包括：一穿隧氧化層沿著一選擇閘極之側壁，形成於該控制閘極與該選擇閘極之間；一控制氧化層沿著一控制閘極之側壁，形成於該控制閘極與該選擇閘極之間；複數個球狀奈米矽晶體沿著該穿隧氧化層之一表面排列於該穿隧氧化層與該控制氧化層之間；以及一絕緣密封層，其隔離該控制氧化層與該奈米矽晶體和該穿隧氧化層。
本揭露亦提供一種記憶體裝置，包括：一選擇閘極形成於介於複數個源極區域與複數個汲極區域之間的一半導體基板之一表面上，其中該些源極區域與該些汲極區域側向地被位於該選擇閘極之下的一通道區域所分隔；一控制閘極，沿著該選擇閘極之一側壁之一部份而形成；以及一電荷捕捉層，其分隔該控制閘極與該選擇閘極，其包括：一穿隧氧化層，沿著該選擇閘極之表面，以及沿著該半導體基板介於該選擇閘極與該源極區域與該汲極區域之間的表面而形成；複數個奈米矽晶體，沿著該穿隧氧化層之一表面，該表面沿著該選擇閘極面對該源極區域之一側壁之一底部份而形成，以及位於介於該 選擇閘極與該源極區域之間的該穿隧氧化層之上，以及依據施加至該選擇閘極與該控制閘極上的偏壓，用以儲存不同電荷量；一絕緣密封層，其埋入該奈米矽晶體中，且藉由該穿隧氧化層以與該選擇閘極隔離；以及一控制氧化層，沿著該絕緣密封層之表面而形成，其隔離該絕緣密封層與該控制閘極。
本揭露又提供一種形成記憶體裝置於一半導體基板上之方法，包括：形成一選擇閘極於該半導體基板之一表面上；形成一穿隧氧化層於該選擇閘極之一上表面與側壁上，以及該半導體基板之該表面上；形成複數個奈米矽晶體，用於儲存該穿隧氧化層之一表面上的電荷；形成一絕緣密封層於該穿隧氧化層與該些奈米矽晶體之上，其覆蓋該些複數個奈米矽晶體，填充介於相鄰之該些奈米矽晶體之間的空隙，且填充介於該些奈米矽晶體與該穿隧氧化層之間的空隙；形成一控制氧化層於該絕緣密封層之一表面上；形成一導電控制閘極層於控制氧化層之上，其藉由密封氧化層與該些奈米矽晶體隔離；以及形成一間隙壁層於該控制閘極層之上。
100‧‧‧記憶體裝置
102‧‧‧半導體基板
104A、104B‧‧‧記憶體單元
106‧‧‧共用源極
108‧‧‧汲極
110‧‧‧選擇閘極
112‧‧‧通道區域
114‧‧‧控制閘極
116‧‧‧電荷捕捉層
118‧‧‧穿隧氧化層
120、120A、120B、120C、120D、120E、120F、120G‧‧‧奈米矽晶體
122‧‧‧密封層
124‧‧‧控制氧化層
126‧‧‧距離
128‧‧‧穿隧氧化層之表面
202‧‧‧閘極氧化層
204‧‧‧閘極電極層
206‧‧‧閘極蓋層
208‧‧‧光阻
210‧‧‧控制閘極層
212‧‧‧間隙壁層
214‧‧‧罩幕層
216‧‧‧源極區域
218‧‧‧第二間隙壁層
220‧‧‧表面
222‧‧‧第一蝕刻劑
224‧‧‧上表面
226‧‧‧面對汲極之側壁
228‧‧‧面對源極之側壁
230‧‧‧第二蝕刻劑
300A、300B‧‧‧方法
302A‧‧‧形成穿隧氧化層於基板之通道區域上
304A‧‧‧形成用以儲存電荷之複數個奈米矽晶體於穿隧氧化層之上
306A‧‧‧形成電性鈍化密封層於穿隧氧化層與奈米矽晶體之上
308A‧‧‧形成控制氧化層於密封層之上
302B‧‧‧暴露基板於第一蝕刻劑，其從密封層之上移除控制氧化層，其中第一蝕刻劑具有介於控制氧化層與密封層之間的第一選擇比，使得蝕刻移除控制氧化層，而留下密封層大致上完好無缺
304B‧‧‧暴露基板於第二蝕刻劑，其移除暴露於302B之部份之密封層與奈米矽晶體，其中第二蝕刻劑具有介於密封層與穿隧氧化層之間的第二選擇比，相對於第一選擇比，使得蝕刻移除密封層與奈米矽晶體，而留下穿隧氧化層大致上完好無缺
400‧‧‧方法
402‧‧‧形成選擇閘極於半導體基板之表面上
404‧‧‧形成穿隧氧化層於選擇閘極之上表面與側壁上，以及形成於基板之表面上
406‧‧‧形成用以儲存電荷之複數個奈米矽晶體於穿隧氧 化層之表面上
408‧‧‧形成電性鈍化密封層於穿隧氧化層與奈米矽晶體之上
410‧‧‧形成控制氧化層於密封層之表面上
412‧‧‧形成導電控制閘極層於控制氧化層之上，其藉由密封層與奈米矽晶體隔離
414‧‧‧形成間隙壁層於控制閘極層之上
416‧‧‧從選擇閘極之上表面與半導體基板之表面上移除部份之控制閘極層與間隙壁層
418‧‧‧形成罩幕層於部份之選擇閘極之上表面與半導體基板之源極區域之上
420‧‧‧移除未被罩幕層所覆蓋之部份的間隙壁層與控制閘極層
422‧‧‧暴露基板於第一蝕刻劑，以從選擇閘極之上表面與面對汲極之側壁，以及從選擇閘極之面對源極之側壁上移除控制氧化層與控制閘極層
424‧‧‧暴露基板於第二蝕刻劑，移除部份的密封層與奈米矽晶體，其中部份的密封層與奈米矽晶體因為控制氧化層與控制閘極層之移除而暴露出來
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A圖~第1B圖顯示依據本揭露之實施例之記憶體裝置。
第2A圖-第2K圖顯示形成第1A圖~第1B圖之記憶體裝置之一系列剖面圖。
第3A圖-第3B圖顯示形成與蝕刻電荷捕捉層之方法。
第4圖顯示形成第1A圖~第1B圖之記憶體裝置之方法。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
一些快閃記憶體(Flash memory cells)使用電荷補捉儲存層(charge-trapping memory layer)，電荷補捉儲存層包括複數個奈米矽晶體埋設於氧化層中。氧化層位於控制閘極與選擇閘極之間，並且電性隔離奈米矽晶體與控制閘極與選擇閘極兩者。奈米矽晶體優於傳統的記憶儲存元件，例如浮置閘極(floating gate)，因為其能夠使漏電最小化，且因此改善數據保留(memory data retention)。當浮置閘極(floating gate)是連續的層狀結構時，在氧化層中至少有一些奈米矽晶體是彼此分離的。舉例而言，這些奈米矽晶體傾向形成團塊(clumps)，且這些相鄰的團塊之間具有縫隙。如此一來，來自於單一奈米矽晶 體或單一團塊(clumps)之漏電流途徑會造成只有儲存於奈米矽晶體中的電荷損失，而非整個記憶體元件的電荷損失。
藉由獨立地施加偏壓到每一個閘極，控制閘極與選擇閘極兩者合起來能夠從奈米矽晶體寫入、讀取與抹除數據，如此則每一個閘極需要一個獨立的接觸(contact)。連接至選擇閘極之接觸之形成係利用蝕刻穿過氧化層，以移除沿著選擇閘極之一部份之奈米矽晶體，而留下足夠的氧化層位於選擇閘極之上，以使其與接觸電性隔離。這樣的結構可藉由良好控制蝕刻速率而達成。然而，奈米矽晶體一般是隨機分佈於整個氧化層中。因此，因為矽與氧之蝕刻具有不同蝕刻速率，整個氧化層中的蝕刻速率會取決於奈米矽晶體之濃度而有所變化。因此，氧化層之蝕刻速率是很難良好控制的。
本揭露之一些實施例係有關於快閃記憶體儲存單元，其包含電荷補捉層(charge-trapping layer)介於控制閘極與選擇閘極之間。電荷補捉層包括穿隧氧化層(tunneling oxide layer)沿著選擇閘極之表面而形成，控制氧化層形成於控制閘極與穿隧氧化層之間，以及複數個奈米矽晶體排列於穿隧氧化層與控制氧化層之間，這樣的構造係用於儲存電荷。絕緣封裝層具有不同於控制氧化層與穿隧氧化層之成分，且絕緣封裝層封裝奈米矽晶體，因而隔離奈米矽晶體與控制氧化層。連接至選擇閘極之接觸之形成包括蝕刻穿過控制氧化層，以移除位於選擇閘極之一部份之上的奈米矽晶體。絕緣層用於作為蝕刻停止層，以控制與終結穿過控制氧化層之蝕刻。如此一來，控制氧化層是受到良好控制的，因此在蝕刻控制氧化層以電性隔離 選擇閘極與後續形成之接觸之後，留下穿隧氧化層大致上是完好無缺的。
第1A圖顯示依據本揭露之實施例之記憶體裝置100形成於半導體基板102之上，包括一對記憶體單元104A、104B，記憶體單元104A、104B具有共用源極106與各自的汲極108。每一個記憶體單元104A、104B包括選擇閘極110位於共用源極106與各自的汲極之間的半導體基板102之上，共用源極106與各自的汲極被位於選擇閘極110之下的通道區域112所分隔。控制閘極114沿著選擇閘極110之一側壁之一部分而形成。 電荷捕捉層116分隔控制閘極114與選擇閘極110，對應於獨立地施加偏壓於選擇閘極110與控制閘極114時，電荷捕捉層116用於儲存電荷。
電荷捕捉層116包括穿隧氧化層118，穿隧氧化層118沿著選擇閘極110之表面而形成(例如側壁與上表面)、沿著半導體基板102之表面，介於選擇閘極110與共用源極106之間，且介於選擇閘極110與汲極108之間。複數個奈米矽晶體120沿著穿隧氧化層118之表面之一部份而形成。奈米矽晶體120形成於穿隧氧化層118之表面之上沿著選擇閘極110面對共用源極106之側壁之底部份而形成，以及位於選擇閘極110與共用源極106之間的穿隧氧化層118之表面之上。奈米矽晶體120用於儲存不同數量的電荷(例如電子)，依據所施加到選擇閘極110與控制閘極114之獨立的偏壓而定。密封層122埋設與圍繞奈米矽晶體120，且藉由穿隧氧化層118與選擇閘極110隔離。控制氧化層124沿著密封層122之表面而形成，且隔離密封層122與 控制閘極114。電荷捕捉層116之一些實施例顯示於第1B圖中。
電荷捕捉層116具有優於傳統方法之優點。特別是，顯示於第2A圖-第2J圖中，連接至選擇閘極110與控制閘極114之接觸之形成係利用良好控制的蝕刻穿過電荷捕捉層116，以移除控制氧化層124之一部份與底下的奈米矽晶體120，而留下穿隧氧化層118完好無缺。為了達到此結果，使用兩步驟選擇性蝕刻，利用密封層122與穿隧氧化層118、控制氧化層124的氧化物之間的蝕刻選擇比。若沒有密封層122之存在，是不可能達到良好控制之兩步驟蝕刻。
施加獨立的偏壓至選擇閘極110與控制閘極114，以允許從記憶體裝置100中寫入、讀取與抹除數據。在操作記憶體裝置100中的寫入模式中，施加電壓至選擇閘極110，其允許電子移動於共用源極106、汲極108之間，以及穿過各自記憶體單元104A、104B之通道區域112。接著，施加獨立的電壓至控制閘極114，其促進來自於通道區域112之一些電子之穿隧，穿過穿隧氧化層118，進入奈米矽晶體120。電子接著無限期儲存在奈米矽晶體120中。
當施加偏壓至選擇閘極110時，來自於儲存電子的電荷遮蔽介於選擇閘極110與通道區域112之間的電場。隨著控制氧化層124之厚度而增加記憶體單元104A、104B之臨界電壓(threshold voltage,Vt)之增加量(△Vt)。在操作記憶體裝置100中的讀取模式中，可使用臨界電壓(threshold voltage)之增加，以感測位於各自的記憶體單元104A、104B中之儲存電荷。藉由施加大於臨界電壓，但是少於臨界電壓加上增加量(Vt+ △Vt)，之一電壓(VSG)至選擇閘極110，可感測各自的記憶體單元104A、104B中之儲存電荷。如果開啟記憶體單元104A、104B，接著其儲存”0”(例如沒有位元(no bit))。如果沒有開啟記憶體單元104A、104B，接著其儲存”1”(例如一個位元(one bit)。
在操作記憶體裝置100中的抹除模式中，施加電壓至控制閘極114，然而沒有施加電壓至選擇閘極110，其允許電子從奈米矽晶體120穿過控制氧化層124，且進入控制閘極114。如此一來，電荷從奈米矽晶體120中被移除，且從記憶體單元104A、104B中被抹除。
第1B圖顯示第1A圖中之記憶體裝置100之電荷捕捉層116之剖面圖。密封層122是個連續層，其覆蓋複數個奈米矽晶體120A-120G。在一些實施例中，複數個奈米矽晶體120A-120G鄰接穿隧氧化層118之表面128。在一些實施例中，密封層122包括氮化矽，且其厚度為約1nm至約10nm。
複數個奈米矽晶體120A-120G為球型(spherically-shaped)且隨機分佈於密封層122中，在複數個奈米矽晶體120A-120G中介於任兩個相鄰之奈米矽晶體之間的距離126在整個密封層122中是會改變的。在一些實施例中，距離126可以是零，如奈米矽晶體120F、120G，其彼此接觸。在一些實施例中，各自的奈米矽晶體120A-120G中之直徑也在整個密封層122中是會改變的。密封層122並非單獨隔離複數個奈米矽晶體120A-120G與選擇閘極110、控制閘極114。然而，結合穿隧氧化層118與密封層122以完全地埋設與圍繞複數個奈米矽晶 體120A-120G，以隔離他們與選擇閘極110、控制閘極114。
應當理解的是，第1B圖之電荷捕捉層116之剖面圖僅是示意用，用以顯示電荷捕捉層116之各種特性。可使用技術，例如穿透式電子顯微鏡(transmission electron spectroscopy,TEM)、掃描式電子顯微鏡(scanning electron microscopy,SEM)、原子力顯微鏡(atomic force microscopy,AFM)或其他技術，以獲得電荷捕捉層116之實際影像與量測。
第2A-2K圖顯示一系列的剖面圖，其整體敘述第1A-1B圖之記憶體裝置之形成。在第2A圖中，提供半導體基板102(例如矽)。在第2B圖中，形成閘極氧化層202(例如二氧化矽)於半導體基板102之表面上，閘極電極層204(例如多晶矽)於閘極氧化層202之上，以及閘極蓋層206(例如氮化矽)於閘極電極層204之上。罩幕圖案形成於光阻208中且位於閘極蓋層206之上，以形成選擇閘極結構之圖案。在第2C圖中，穿過光阻208之罩幕圖案蝕刻閘極蓋層206、閘極電極層204與閘極氧化層202，以定義一對選擇閘極110。
在第2D圖中，在形成一對選擇閘極110之後，穿隧氧化層118(例如二氧化矽)形成於選擇閘極110之上表面與側壁上，以及位於半導體基板102之表面上。複數個奈米矽晶體120接著形成於穿隧氧化層118之表面上。密封層122(例如氮化矽)接著形成於穿隧氧化層118與奈米矽晶體120之上。在一些實施例中，密封層122由原子層沉積法(ALD)、化學氣相沉積法(CVD)、或物理氣相沉積法(PVD)所形成。密封層122覆蓋奈米矽晶體120，填充相鄰於奈米矽晶體120之間的縫隙，以及填充 奈米矽晶體120與穿隧氧化層118之間的縫隙。控制氧化層124(例如二氧化矽)接著形成於密封層122之表面上。
在第2E圖中，控制閘極層210(例如多晶矽)形成於控制氧化層124之上。控制閘極層210藉由密封層122與奈米矽晶體120隔離。間隙壁層212(例如氮化矽)接著形成於控制閘極層210之上。在第2F圖中，從選擇閘極110之上表面與半導體基板102之表面上，藉由一或多個蝕刻步驟，移除部份之控制閘極層210與間隙壁層212。在第2G圖中，在移除部份之控制閘極層210與間隙壁層212之後，罩幕層214(例如光阻)形成於選擇閘極110之上表面之一部份上，以及形成於半導體基板102之源極區域216之上。接著，移除未被罩幕層214所覆蓋之一部份間隙壁層212與控制閘極層210。
在第2H圖中，移除罩幕層214，以及第二間隙壁層218(例如氮化矽)沿著暴露的控制閘極層210之表面220，以及沿著面對源極區域216之間隙壁層212而形成。在第2I圖中，基板102暴露於第一蝕刻劑222，第一蝕刻劑222用於從選擇閘極110之上表面224與面對汲極之側壁226，以及從選擇閘極110之面對源極之側壁228之上部份移除控制氧化層124與控制閘極層210。第一蝕刻劑222具有介於控制氧化層124與密封層122之間的第一選擇比，使得蝕刻移除控制氧化層124，而留下密封層122大致上完好無缺。在一些實施例中，第一蝕刻劑222包括氫氟酸(HF)。
在第2J圖中，在基板102暴露於第一蝕刻劑222之後，將基板102暴露於第二蝕刻劑230，用於移除部份的控制氧 化層124與奈米矽晶體120，其中部份的控制氧化層124與奈米矽晶體120因為控制氧化層124與控制閘極層210之移除而暴露出來。第二蝕刻劑230具有介於密封層122與穿隧氧化層118之間的第二選擇比，相對於第一選擇比，使得蝕刻移除密封層122，而留下穿隧氧化層118大致上完好無缺。
在一些實施例中，第二蝕刻劑230包括一或多個氫氟碳化物(hydrofluorocarbons,CxHyFz)與氧氣(O2)之遠端電漿(remote plasma)，其藉由等向性化學乾式蝕刻(isotropic Chemical Dry Etch,CDE)而傳送。當移除密封層122時，等向性化學乾式蝕刻(CDE)之條件調整到大致上減少對穿隧氧化層118的傷害。等向性化學乾式蝕刻(CDE)之條件包括：電漿源為約2與3GHz之間，壓力為約100與1000mT之間，氫氟碳化物/氧氣(hydrofluorocarbon/oxygen)之比例為約0.1與2之間，氫氟碳化物與氧氣之總和流量，達到流速為約100至1000之間每分鐘標準毫升(standard cubic centimeter per minute,sccm)。這些等向性化學乾式蝕刻(CDE)之條件造成矽與氮化物與氧化物之選擇比大於約5：1，使得氮化矽密封層122的蝕刻速度大於穿隧氧化層118的5倍。
在第2K圖中，當暴露於第一蝕刻劑222與第二蝕刻劑230之後，形成共用源極106與各自汲極108，形成一對如第1A圖所示之記憶體裝置100之記憶體單元104A、104B。在記憶體裝置100中，各自的記憶體單元104A、104B之穿隧氧化層118形成一連續的形狀，沿著選擇閘極110之面對共享源極之側壁，以及介於選擇閘極110與共享源極106之間的半導體基板 102之表面上。在各自記憶體單元104A、104B中的密封層122也形成連續的形狀，沿著側壁之底部份與沿著介於選擇閘極110與共享源極106之間的半導體基板102之表面上，且密封層122藉由穿隧氧化層118與側壁和表面隔離。在各自記憶體單元104A、104B中的控制氧化層124也形成連續的形狀，沿著側壁之底部份與沿著介於選擇閘極110與共享源極106之間的半導體基板102之表面上，且控制氧化層124藉由密封層122與穿隧氧化層118隔離。
第3A圖顯示形成電荷捕捉層之方法300A。
在步驟302A中，形成穿隧氧化層於基板之通道區域之上。
在步驟304A中，形成用以儲存電荷之複數個奈米矽晶體於穿隧氧化層之上。
在步驟306A中，形成密封層於穿隧氧化層與奈米矽晶體之上，其覆蓋奈米矽晶體，填充介於相鄰之奈米矽晶體之間的空隙，且填充介於奈米矽晶體與穿隧氧化層之間的空隙。
在步驟308A中，形成控制氧化層於密封層之上。
第3B圖顯示第3A圖之蝕刻電荷捕捉層之方法300B。
在步驟302B中，基板暴露於第一蝕刻劑，其從密封層之上移除控制氧化層。第一蝕刻劑具有介於控制氧化層與密封層之間的第一選擇比，使得蝕刻移除控制氧化層，而留下密封層大致上完好無缺。在一些實施例中，密封層包括氮化矽 (SiN)，控制氧化層包括氧化矽(SiO2)，且第一蝕刻劑包括氫氟酸(HF)。
在步驟304B中，基板暴露於第二蝕刻劑，其移除暴露於302B之部份之密封層與奈米矽晶體。第二蝕刻劑具有介於密封層與穿隧氧化層之間的第二選擇比，相對於第一選擇比，使得蝕刻移除密封層，而留下穿隧氧化層大致上完好無缺。在一些實施例中，密封層包括氮化矽(SiN)，穿隧氧化層包括二氧化矽(SiO2)，以及第二蝕刻劑包括一或多個氫氟碳化物(hydrofluorocarbons,CxHyFz)與氧氣(O2)之遠端電漿(remote plasma)。
第4圖顯示形成第1A-1B圖之記憶體裝置之方法400。
在步驟402中，形成選擇閘極於基板之表面上。
在步驟404中，形成穿隧氧化層於選擇閘極之上表面與側壁上，以及形成於半導體基板之表面之上。
在步驟406中，形成用以儲存電荷之複數個奈米矽晶體於穿隧氧化層之上。
在步驟408中，形成密封層於穿隧氧化層與奈米矽晶體之上，其覆蓋奈米矽晶體，填充介於相鄰之奈米矽晶體之間的空隙，且填充介於奈米矽晶體與穿隧氧化層之間的空隙。
在步驟410中，形成控制氧化層於密封層之表面上。
在步驟412中，形成導電控制閘極層於控制氧化層之上，其藉由密封層與奈米矽晶體隔離。
在步驟414中，形成間隙壁層於控制閘極層之上。
在步驟416中，從選擇閘極之上表面與半導體基板之表面上移除部份之控制閘極層與間隙壁層。
在步驟418中，在移除部份之控制閘極層與間隙壁層之後，形成罩幕層於部份之選擇閘極之上表面與半導體基板之源極區域之上。
在步驟420中，移除未被罩幕層所覆蓋之部份的間隙壁層與控制閘極層。
在步驟422中，在移除部份的間隙壁層與控制閘極層之後，基板暴露於第一蝕刻劑(例如浸入濕式氫氟酸(wet HF dip))，以從選擇閘極之上表面與面對汲極之側壁，以及從選擇閘極之面對源極之側壁上移除控制氧化層(例如二氧化矽)與控制閘極層(例如多晶矽)。第一蝕刻劑具有介於控制氧化層與密封層(例如氮化矽)之間的第一選擇比(例如1-20倍)，使得蝕刻移除控制氧化層，而留下密封層大致上完好無缺。
在步驟424中，在基板暴露於第一蝕刻劑之後，將基板暴露於第二蝕刻劑(例如在等向性化學乾式蝕刻(CDE)製程中產生的遠端氫氟碳化物(CxHyFz)與氧氣(O2)電漿)，移除部份的密封層與奈米矽晶體，其中部份的密封層與奈米矽晶體因為控制氧化層與控制閘極層之移除而暴露出來。第二蝕刻劑具有介於密封層與穿隧氧化層之間的第二選擇比(例如1-20倍)，相對於第一選擇比，使得蝕刻移除控制密封層，而留下穿隧氧化層大致上完好無缺。
因此，本揭露之一些實施例有關於具有奈米晶體 之電荷捕捉層之記憶體單元，包括沿著選擇閘極之穿隧氧化層、介於控制閘極與穿隧氧化層之間的控制氧化層、以及排列介於穿隧氧化層與控制氧化層之間的複數個奈米晶體。密封層始奈米晶體與控制氧化層隔離。連接至選擇閘極之接觸之形成包括兩步驟蝕刻。第一蝕刻包括介於氧化層與密封層之第一選擇比，且蝕刻移除控制氧化層，而留下密封層完好無缺。第二蝕刻，相對於第一蝕刻，蝕刻密封層，而留下穿隧氧化層完好無缺。如此一來，從選擇閘極之表面移除控制氧化層與奈米晶體，而留下穿隧氧化層完好無缺以作為接觸隔離。
一些實施例有關於記憶體裝置製成複數個記憶體單元，其中記憶體單元包括電荷捕捉層排列於控制閘極與選擇閘極之間。電荷捕捉層包括穿隧氧化層沿著選擇閘極側壁之表面介於控制閘極與選擇閘極之間。電荷捕捉層尚包括控制氧化層沿著控制閘極側壁之表面介於控制閘極與選擇閘極之間。電荷捕捉層尚包括複數個球狀奈米矽晶體沿著該穿隧氧化層之一表面排列於該穿隧氧化層與該控制氧化層之間；以及一絕緣密封層，其隔離該控制氧化層與該奈米矽晶體。
其他實施例中有關於記憶體裝置，包括：選擇閘極形成於介於複數個源極區域與複數個汲極區域之間的一半導體基板之一表面上，其中該些源極區域與該些汲極區域側向地被位於該選擇閘極之下的一通道區域所分隔。一控制閘極，沿著該選擇閘極之一側壁之一部份而形成；以及一電荷捕捉層，其分隔該控制閘極與該選擇閘極。電荷捕捉層包括：一穿隧氧化層，沿著該選擇閘極之表面，以及沿著該半導體基板介 於該選擇閘極與該源極區域與該汲極區域之間的表面而形成。電荷捕捉層尚包括：複數個奈米矽晶體，沿著該穿隧氧化層之一表面，該表面沿著該選擇閘極面對該源極區域之一側壁之一底部份而形成，以及位於介於該選擇閘極與該源極區域之間的該穿隧氧化層之上，以及依據施加至該選擇閘極與該控制閘極上的偏壓，用以儲存不同電荷量。電荷捕捉層尚包括：一絕緣密封層，其埋入該奈米矽晶體中，且藉由該穿隧氧化層以與該選擇閘極隔離。一控制氧化層沿著該絕緣密封層之表面而形成，其隔離該絕緣密封層與該控制閘極。
尚有其他實施例有關於形成記憶裝置於半導體基板上之方法，包括：形成一選擇閘極於該半導體基板之一表面上；形成一穿隧氧化層於該選擇閘極之一上表面與側壁上，以及該半導體基板之該表面上；以及形成複數個奈米矽晶體，用於儲存該穿隧氧化層之一表面上的電荷。一絕緣密封層於該穿隧氧化層與該些奈米矽晶體之上，其覆蓋該些複數個奈米矽晶體，填充介於相鄰之該些奈米矽晶體之間的空隙，且填充介於該些奈米矽晶體與該穿隧氧化層之間的空隙。一控制氧化層於該絕緣密封層之一表面上。一導電控制閘極層於控制氧化層之上，其藉由密封氧化層與該些奈米矽晶體隔離。一間隙壁層於該控制閘極層之上。
方法300被描述為一系列動作或事件的，它可以理解，這樣的動作或事件的所示順序不應被以限制性的意義解釋。舉例而言，這些動作可以按不同順序發生及/或同時與其它動作或事件，除了那些顯示於及/或本文中所描述。此外， 可了解的是，並非所有的操作在此處提供的每一個實施例中都是必要的。再者，在此所描述的一或多個動作可以在一個或多個單獨的動作及/或階段進行。
此外，其與空間相關用詞。例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100‧‧‧記憶體裝置
102‧‧‧半導體基板
104A、104B‧‧‧記憶體單元
106‧‧‧共用源極
108‧‧‧汲極
110‧‧‧選擇閘極
112‧‧‧通道區域
114‧‧‧控制閘極
116‧‧‧電荷捕捉層
118‧‧‧穿隧氧化層
120‧‧‧奈米矽晶體
122‧‧‧密封層
124‧‧‧控制氧化層

Claims (10)

  1. 一種記憶體裝置，其中該記憶體裝置製成複數個記憶體單元位於一半導體基板之上，該記憶體單元包括一電荷捕捉層排列於一控制閘極與一選擇閘極之間，其中該電荷捕捉層包括：一穿隧氧化層沿著一選擇閘極之側壁，形成於該控制閘極與該選擇閘極之間，該穿隧氧化層向上延伸以覆蓋該選擇閘極之一頂表面；一控制氧化層沿著一控制閘極之側壁，形成於該控制閘極與該選擇閘極之間；複數個球狀奈米矽晶體沿著該穿隧氧化層之一表面排列於該穿隧氧化層與該控制氧化層之間；以及一絕緣密封層，其隔離該控制氧化層與該些球狀奈米矽晶體和該穿隧氧化層。
  2. 如申請專利範圍第1項所述之記憶體裝置，尚包括：一對記憶體單元具有一共用源極區域。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中：該穿隧氧化層在各自記憶體單元中形成一連續形狀，沿著該選擇閘極之一側壁，以及位於該選擇閘極與該共用源極區域之間的該半導體基板之一表面上；該絕緣密封層在各自記憶體單元中形成一連續形狀，沿著該側壁之一底部份，以及位於該選擇閘極與該共用源極區域之間的該表面上，且該絕緣密封層藉由該穿隧氧化層與該側壁及該表面隔離；以及 該控制氧化層在各自記憶體單元中形成一連續形狀，沿著該側壁之該底部份，以及位於該選擇閘極與該共用源極區域之間的該半導體基板之該表面上，且該控制氧化層具有一上表面與該控制閘極之一平坦的上表面對齊。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中：該些球狀奈米矽晶體隨機分佈於該絕緣密封層中，使在該些球狀奈米矽晶體中介於任兩個相鄰球狀之奈米矽晶體之間的一距離在整個該絕緣密封層中是會改變的；該些球狀奈米矽晶體鄰接於該穿隧氧化層之該表面；以及該穿隧氧化層以及該絕緣密封層之結合完全埋設與圍繞該些球狀奈米矽晶體，且與該選擇閘極和該控制閘極隔離。
  5. 一種記憶體裝置，包括：一選擇閘極形成於介於複數個源極區域與複數個汲極區域之間的一半導體基板之一表面上，其中該些源極區域與該些汲極區域側向地被位於該選擇閘極之下的一通道區域所分隔；一控制閘極，沿著該選擇閘極之一側壁之一部份而形成，且該控制閘極形成於該選擇閘極與該些源極區域和該些汲極區域之間的該半導體基板之該表面上，其中一間隙壁層沿著該控制閘極之一側壁設置；以及一電荷捕捉層，具有一側壁與該間隙壁層之一外側側壁對齊，其分隔該控制閘極與該選擇閘極，其包括：一穿隧氧化層，沿著該選擇閘極之表面，以及沿著該半導體基板介於該選擇閘極與該源極區域與該汲極區域之間的 表面而形成；複數個奈米矽晶體，沿著該穿隧氧化層之一表面，該表面沿著該選擇閘極面對該源極區域之一側壁之一底部份而形成，以及位於介於該選擇閘極與該源極區域之間的該穿隧氧化層之上，以及依據施加至該選擇閘極與該控制閘極上的偏壓，用以儲存不同電荷量；一絕緣密封層，其埋入該些奈米矽晶體中，且藉由該穿隧氧化層以與該選擇閘極隔離；以及一控制氧化層，沿著該絕緣密封層之表面而形成，其隔離該絕緣密封層與該控制閘極。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中該些奈米矽晶體包括球狀奈米矽晶體隨機分佈於該絕緣密封層中，使在該些奈米矽晶體中介於任兩個相鄰之奈米矽晶體之間的一距離在整個該絕緣密封層中是會改變的。
  7. 如申請專利範圍第5項所述之記憶體裝置，其中該些奈米矽晶體鄰接該穿隧氧化層之一表面，且其中該穿隧氧化層以及該絕緣密封層之組合完全埋設與圍繞該些奈米矽晶體，以與該選擇閘極和該控制閘極兩者隔離。
  8. 如申請專利範圍第5項所述之記憶體裝置，其中該絕緣密封層為一連續層覆蓋該些奈米矽晶體，填充相鄰的該些奈米矽晶體之間的區域。
  9. 一種形成記憶體裝置於一半導體基板上之方法，包括：形成一選擇閘極於該半導體基板之一表面上；形成一穿隧氧化層於該選擇閘極之一頂表面與側壁上，以 及該半導體基板之該表面上；形成複數個奈米矽晶體，用於儲存該穿隧氧化層之一表面上的電荷；形成一絕緣密封層於該穿隧氧化層與該些奈米矽晶體之上，其覆蓋該些奈米矽晶體，填充介於相鄰之該些奈米矽晶體之間的空隙，且填充介於該些奈米矽晶體與該穿隧氧化層之間的空隙；形成一控制氧化層於該絕緣密封層之一表面上；形成一導電控制閘極層於該控制氧化層之上，其藉由該絕緣密封層與該些奈米矽晶體隔離；以及形成一間隙壁層於該導電控制閘極層之上。
  10. 如申請專利範圍第9項所述之方法，尚包括：從該選擇閘極之該頂表面與該半導體基板之該表面移除一部份之該導電控制閘極層與該間隙壁層。
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