WO2010087265A1 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法 Download PDF

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WO2010087265A1
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nitride layer
layer
film
forming
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大介 松下
竜二 大場
祐一郎 三谷
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株式会社 東芝
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Definitions

  • the present invention relates to a nonvolatile semiconductor memory device and a manufacturing method thereof.
  • a non-volatile memory device (also referred to as a non-volatile memory) means that a fuse of an element is melted by an electric current, an electric charge called a floating gate surrounded by an insulator is held, or a positive or negative charge is sustained in a substance itself. This is a recording element that makes it possible to retain data even when the power is turned off by utilizing the properties of a ferroelectric material or the like that can be used.
  • Non-volatile memory types include mask ROM, PROM, EPROM, EEPROM, PRAM, FeRAM, ReRAM, etc.
  • flash EEPROM flash memory
  • the basic element structure of the flash EEPROM includes a floating gate (FG) made of polysilicon covered with an insulating film, or a charge trap film made of silicon nitride film covered with an insulating film, as a tunnel insulating film.
  • FG floating gate
  • MONOS Metal-Oxide-Nitride-Oxide-Silicon
  • SONOS Silicon-Oxide-Nitride-Oxide-Silicon
  • Electrons are injected into the floating gate or charge trapping film by FN (Fowler-Nordheim) tunneling (writing), or conversely, electrons are extracted from the floating gate through the tunnel insulating film (erasing in the FG type, MONOS type, and SONOS type).
  • the threshold value of the memory cell is changed by injecting holes into the charge trapping film and causing them to annihilate with electrons (erasing assist in the MONOS type or SONOS type).
  • MONOS type, or SONOS type memory elements In order to further expand the flash memory market and develop new markets, low power consumption, large capacity, and high speed are demanded, and research and development are ongoing day and night.
  • MOSFETs miniaturization has been adopted as a technique for realizing low power consumption, large capacity, and high speed, but this also applies to FG type, MONOS type, or SONOS type memory elements, and the insulation constituting each of them. What is necessary is just to make the electrical film thickness of a film
  • a MONOS type or SONOS type memory element has excellent retention characteristics because it traps charges at a defect level formed in an insulating film, and is expected as a future structure of a flash memory.
  • one method is to use a high-k material for the tunnel insulating film, the interelectrode insulating film, or the block insulating film and increase the physical film thickness while reducing the electrical film thickness.
  • Patent Document 1 a silicon film into which an impurity is introduced is used as a floating gate, a laminated structure of a silicon nitride film and a silicon oxide film is used as an interelectrode insulating film, and a silicon film into which an impurity is introduced as a control gate A semiconductor memory using this is disclosed.
  • the present invention has been made in consideration of the above circumstances, and a nonvolatile semiconductor memory device including a memory cell that can prevent deterioration of charge retention characteristics as much as possible even when miniaturized, and its manufacture It aims to provide a method.
  • a method for manufacturing a nonvolatile semiconductor memory device includes a step of forming a first insulating film on a semiconductor substrate, a step of forming a charge trapping film on the first insulating film, and the charge A step of forming a second insulating film on the trap film; and a step of forming a control gate on the second insulating film, wherein the step of forming the charge trapping film is performed at a heat treatment temperature of 550 ° C. or more.
  • first nitride layer Forming a first nitride layer on the first insulating film; oxidizing a surface of the first nitride layer to form a first oxynitride layer on the first nitride layer; and And a step of forming a second nitride layer on the oxynitride layer.
  • the method for manufacturing a nonvolatile semiconductor memory device includes a step of forming a stacked structure in which a control gate and an interlayer insulating film are alternately stacked, and the control gate and the interlayer insulating film.
  • a step of forming the charge trapping film Forming a first nitride layer so as to cover the surface of the first insulating film at a heat treatment temperature of 550 ° C.
  • the nonvolatile semiconductor memory device includes a first insulating film formed on a semiconductor substrate, a first nitride layer formed on the first insulating film, and the first nitride A charge trap film having a first oxynitride layer formed on the layer and a second nitride layer formed on the first oxynitride layer; and a second insulating film formed on the charge trap film And a control gate formed on the second insulating film.
  • control gate and the interlayer insulating film are alternately stacked, and the direction is perpendicular to the surface on which the control gate and the interlayer insulating film are stacked.
  • a first insulating film formed in the through hole so as to cover a side surface in the through hole of the stacked structure, and the first structure on the side opposite to the stacked structure.
  • the present invention it is possible to prevent the deterioration of the charge retention characteristics as much as possible even when miniaturized.
  • FIGS. 1A and 1B are diagrams illustrating a first method for improving charge retention characteristics according to an embodiment of the present invention.
  • FIGS. 2A and 2B are diagrams illustrating a second method for improving charge retention characteristics according to an embodiment of the present invention.
  • 3A to 3F are cross-sectional views showing a manufacturing process of the nonvolatile semiconductor memory device according to the first embodiment.
  • 4A to 4D are cross-sectional views illustrating the manufacturing process of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 5A to FIG. 5D are cross-sectional views illustrating manufacturing processes of the nonvolatile semiconductor memory device according to the first embodiment.
  • 6A and 6B are cross-sectional views showing the manufacturing process of the nonvolatile semiconductor memory device according to the first embodiment.
  • FIG. 7 is a view showing charge retention characteristics of the nonvolatile semiconductor memory device according to the first embodiment.
  • 4A and 4B illustrate how to obtain a charge center in a nonvolatile semiconductor memory device.
  • 12A to 12F are cross-sectional views illustrating a manufacturing process of the nonvolatile semiconductor memory device according to the second embodiment.
  • 13A to 13D are cross-sectional views illustrating a manufacturing process of the nonvolatile semiconductor memory device according to the second embodiment.
  • 14A to 14D are cross-sectional views illustrating a manufacturing process of the nonvolatile semiconductor memory device according to the second embodiment.
  • 15A and 15B are cross-sectional views showing a manufacturing process of the nonvolatile semiconductor memory device according to the second embodiment.
  • FIGS. 21A to 21D are cross-sectional views illustrating manufacturing processes of the nonvolatile semiconductor memory device according to the third embodiment.
  • 22A to 22D are cross-sectional views showing the manufacturing process of the nonvolatile semiconductor memory device according to the third embodiment.
  • FIGS. 23A and 23B are cross-sectional views showing a manufacturing process of the nonvolatile semiconductor memory device according to the third embodiment.
  • 25A and 25B are views for explaining the Coulomb blockade effect in the tunnel insulating film according to the manufacturing method of the third embodiment.
  • flash memory has a multi-layered structure or a three-dimensional structure in the future, and development of bit cost scaling per volume is required, physical measures can be taken as a measure to prevent deterioration of retention characteristics when miniaturized. It is difficult to rely on increasing the film thickness. Therefore, the present inventors have considered that a device for improving the retention characteristics of the charge storage film (hereinafter also referred to as a charge trapping film) itself is necessary. Specifically, the following two methods were considered.
  • the first method will be described with reference to FIGS. 1 (a) and 1 (b).
  • the phenomenon in which the retention characteristics deteriorate is that charges are released through defects at the interface between the charge storage film and the block insulating film, or charges are transferred through defects in the charge storage film. This occurs due to the passage through the tunnel insulating film to the channel region. Therefore, as shown in FIG. 1B, the present inventors reduced the defects at the interface between the charge storage film and the block insulating film, and reduced the defects in the charge storage film. We considered reducing the charge loss from the trap level by improving the insulating properties of the charge storage film while maintaining the trap level.
  • the second method will be described with reference to FIGS. 2 (a) and 2 (b).
  • the other phenomenon in which the retention characteristic is deteriorated is that the center of charges accumulated in the charge accumulation film (hereinafter also referred to as charge center) is the interface between the charge accumulation film and the tunnel insulating film. This is due to the fact that it is located on the interface side between the charge storage film and the block insulating film. Therefore, as shown in FIG. 2B, the present inventors have separated the charge center from the interface with the tunnel insulating film and the interface with the block insulating film, and the physical film thickness (charge I thought to increase the barrier).
  • FIGS. 3 (a) to 6 (b) are cross-sectional views of the manufacturing process of the manufacturing method of the present embodiment, and FIG. 3 (a), FIG. 3 (c), FIG. 3 (e), and FIG. ), FIG. 4 (c), FIG. 5 (a), FIG. 5 (c), and FIG. 6 (a) are shown in FIG. 3 (b), FIG. 3 (d), FIG. 3 (f), and FIG. 4 (d), FIG. 5 (b), FIG. 5 (d), and FIG. 6 (b) show cross sections orthogonal to each other.
  • the silicon substrate 1 doped with a desired impurity is subjected to dilute HF treatment, and the surface of the silicon substrate 1 is terminated with hydrogen. Thereafter, the silicon substrate 1 is placed in a chamber of a film forming apparatus. Subsequently, after the atmosphere in the chamber is made only a gas that does not react or etch with silicon (for example, nitrogen gas) during the manufacturing process, the temperature of the silicon substrate 1 is raised to 700 ° C., and hydrogen is completely removed from the silicon substrate 1. To desorb.
  • a gas that does not react or etch with silicon for example, nitrogen gas
  • the atmosphere in the chamber is, for example, a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 3 Torr, and the surface of the silicon substrate 1 is maintained at 1050 ° C. for 50 seconds.
  • a silicon oxide film 2 serving as a tunnel insulating film is formed on the silicon substrate 1.
  • a silicon nitride layer 4a is deposited to 1 nm on the silicon oxide film 2 using dichlorosilane (SiH 2 Cl 2 ) and NH 3 .
  • the temperature of the silicon substrate 1 at this time is preferably 550 ° C. or higher. In the present embodiment, the temperature of the silicon substrate 1 is set to 700 ° C., for example.
  • the inside of the chamber is a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 0.03 Torr, and the surface of the silicon substrate 1 is maintained at 950 ° C. for 10 seconds. Thereby, as shown in FIG.
  • the surface of the silicon nitride layer 4a is oxidized to form a silicon oxynitride layer 4b in which interstitial silicon is generated.
  • the silicon nitride layer 4a is a layer that is continuous in an in-plane direction (a direction parallel to the upper surface of the silicon nitride layer 4a), has a tricoordinate nitrogen bond, and includes at least second adjacent atoms of nitrogen.
  • One has a structure of nitrogen.
  • the three-coordinate nitrogen bond means a state in which three silicon atoms are bonded to one nitrogen atom.
  • a silicon nitride layer 4c is deposited by 1 nm on the silicon oxynitride layer 4b using dichlorosilane and NH 3 .
  • the temperature of the silicon substrate 1 at this time is preferably 550 ° C. or higher.
  • the temperature of the silicon substrate 1 is set to 630 ° C., for example.
  • the charge trap film 4 having a laminated structure of the silicon nitride layer 4a, the silicon oxynitride layer 4b, and the silicon nitride layer 4c is formed. Since the silicon nitride layer 4c is also formed at a temperature of 550 ° C. or higher, like the silicon nitride layer 4a, it is a continuous layer in the in-plane direction and is a high-quality silicon nitride layer.
  • a mask material 7 for element isolation processing is deposited by a CVD (Chemical Vapor Deposition) method (FIGS. 4A and 4B). Thereafter, the mask material 7, the charge trapping film 4 and the tunnel insulating film 2 are sequentially etched by RIE (Reactive IonchingEtching) method using a resist mask (not shown) to form a partial region on the upper surface of the silicon substrate 1. To expose. Further, the exposed region of the silicon substrate 1 is etched to form an element isolation groove 8 having a depth of 100 nm as shown in FIG. Thereafter, the resist mask is removed.
  • CVD Chemical Vapor Deposition
  • a silicon oxide film 9 for element isolation is deposited on the entire surface, and the element isolation groove 8 is completely buried. Thereafter, the silicon oxide film 9 on the surface portion is removed by using a CMP (Chemical Mechanical Polishing) method to flatten the surface of the silicon oxide film 9. At this time, the mask material 7 is exposed (FIGS. 4C and 4D).
  • CMP Chemical Mechanical Polishing
  • the exposed surface of the silicon oxide film 9 is removed by etching with a diluted hydrofluoric acid solution.
  • an alumina layer 10a having a thickness of 15 nm is deposited on the entire surface by using an ALD (Atomic Layer Deposition) method.
  • the silicon nitride layer 4c which is the uppermost layer of the charge trapping film 4 in contact with the alumina layer, is oxidized by an oxidizing agent during film formation using the ALD method, and an ultrathin silicon oxynitride layer 10b is formed.
  • ALD Advanced Deposition
  • a polycrystalline silicon layer and a tungsten silicide layer which are to be control gates, are sequentially deposited using a CVD method, and a conductive film 11 having a thickness of 100 nm having a two-layer structure of the polycrystalline silicon layer and the tungsten silicide layer is formed. , Formed as a control gate.
  • a mask material 12 for the RIE method is deposited by the CVD method. Thereafter, the mask material 12, the conductive film 11, the block insulating film 10, the charge trapping film 4, and the tunnel insulating film 2 are sequentially etched by RIE using a resist mask (not shown) to form a groove in the word line direction. 13 is formed (FIGS. 5C and 5D). Thereby, the shapes of the charge trap film 4 and the control gate 11 are determined.
  • a silicon oxide film 14 called an electrode sidewall oxide film is formed on the exposed surfaces of the mask material 12, the control gate 11, the block insulating film 10, the charge trap film 4 and the tunnel insulating film 2 by a thermal oxidation method (FIG. 6 (a), FIG. 6 (b)).
  • source / drain regions 15a and 15b are formed by ion implantation, and an interlayer insulating film 16 is formed by CVD so as to cover the entire surface (FIGS. 6A and 6B).
  • a wiring layer and the like are formed by a well-known method to complete the nonvolatile semiconductor memory.
  • the block insulating film has the same EOT (Equivalent Oxide Thickness) as that of the block insulating film manufactured by the manufacturing method of the present embodiment, and has the same trapped charge density.
  • EOT Equivalent Oxide Thickness
  • a capacitor having a MONOS structure using a simple silicon nitride film (a silicon nitride film having a Si / N larger than 3/4) is formed. This silicon-rich silicon nitride film is formed by adjusting the supply ratio of dichlorosilane and NH 3 .
  • a MONOS capacitor is a three-layer structure in which a tunnel insulating film, a charge trap film, and a block insulating film are formed in this order as a dielectric, and a silicon layer into which impurities are introduced as a lower electrode, and an upper electrode. It is a capacitor that is a control gate.
  • FIG. 7 shows data retention characteristics of the MONOS structure capacitor manufactured by the manufacturing method of this embodiment and the MONOS structure capacitor of the first comparative example.
  • This data retention characteristic is the ratio of the amount of charge accumulated in the charge trapping film after a certain amount of charge is accumulated in the charge trapping film when the block insulating film thickness is changed. It is a characteristic which shows whether it decreased by. From the characteristics shown in FIG. 7, in this embodiment, the flat band voltage shift amount ⁇ V fb is small and the accumulated charge decrease amount is small with respect to the decrease in the thickness of the block insulating film as compared with the first comparative example. I understand that.
  • the manufacturing method of the present embodiment since the manufacturing method of the present embodiment has the characteristics as described above, the distribution of oxygen in the charge trapping film has characteristics. Therefore, as a second comparative example, consider the case where the first silicon nitride layer (corresponding to the silicon nitride layer 4a of the present embodiment) is formed as the charge trapping film, and then the block insulating film is formed.
  • the surface of the silicon nitride layer 4a is oxidized to form a silicon oxynitride layer 4b on the surface of the silicon nitride layer 4a.
  • the silicon nitride layer 4c is formed on the silicon oxynitride layer 4b to form a charge trap film 4 having a three-layer structure, and a block insulating film is formed on the charge trap film.
  • FIG. 9 shows the oxygen concentration distribution in the charge trapping film analyzed from the surface side of the charge trapping film for each charge trapping film formed by the present embodiment and the second comparative example.
  • the silicon nitride layer in contact with the block insulating film that is, the silicon nitride layer in the second comparative example and the silicon nitride layer 4c in the present embodiment are shown in the case where the layer thickness is 0.5 nm.
  • the second comparative example there is an oxygen peak only on the surface of the silicon nitride layer 4.
  • the surface is oxidized to form the silicon oxynitride layer 4b, and then the silicon nitride layer 4c is formed to form the block insulating film. It can be seen that there is an oxygen peak in the charge trapping film as well as the surface of the charge trapping film. This indicates that the silicon oxynitride layer 4b formed by oxidizing the silicon nitride layer 4a remains after the formation of the silicon nitride layer 4c. This is one of the features of this embodiment.
  • the temperature for forming the silicon nitride layer 4a is a temperature at which the silicon nitride layer 4a has a tricoordinate nitrogen bond and two or more nitrogen atoms exist as the second adjacent atoms of nitrogen. preferable. For this reason, it is preferable that it is 550 degreeC or more. Furthermore, when the silicon nitride layer 4a is oxidized, it is preferable that the oxidation treatment time is 10 seconds or less at a temperature of 950 ° C. or higher. This is clear from the experimental results described below.
  • the charge trap of the silicon nitride layer when the oxidation time when forming the silicon oxynitride layer on the surface is 10 seconds, 30 seconds, and 300 seconds, respectively.
  • FIG. 10 shows the results of examining the dependency of the oxidation temperature on the density.
  • the charge trap density of the silicon nitride layer when the oxidation treatment time for forming the silicon oxynitride layer on the surface is 10 seconds, 30 seconds, and 300 seconds, respectively.
  • FIG. 11 shows the results of examining the oxidation temperature dependency on the.
  • the charge trap density is improved by increasing the nitriding temperature and performing the oxidation treatment at a high temperature in a short time. This is because if the surface of the silicon nitride layer is oxidized when the nitriding temperature is high and the silicon nitride layer is of high quality, oxygen breaks down the Si—N bond when the oxidation treatment time is short. This is because interstitial Si increases. On the other hand, in the case where the oxidation treatment time is long, the charge trap density decreases because the generated defects are terminated with oxygen.
  • the oxidation treatment time is preferably 1 second or longer.
  • the nonvolatile semiconductor memory device manufactured by the manufacturing method of the present embodiment is a MONOS type nonvolatile memory and includes a plurality of memory cells.
  • a method for manufacturing the memory according to the present embodiment will be described with reference to FIGS. 12 (a) to 15 (b) are cross-sectional views of the manufacturing process of the manufacturing method of the present embodiment, and FIG. 12 (a), FIG. 12 (c), FIG. 12 (e), and FIG. ), FIG. 13 (c), FIG. 14 (a), FIG. 14 (c), and FIG. 15 (a) are shown in FIG. 12 (b), FIG. 12 (d), FIG. 12 (f), and FIG. 13 (d), FIG. 14 (b), FIG. 14 (d), and FIG. 15 (b) show cross sections orthogonal to each other.
  • a silicon substrate 21 doped with a desired impurity is diluted with HF, and the surface of the silicon substrate 21 is terminated with hydrogen. Thereafter, the silicon substrate 21 is placed in a chamber of the film forming apparatus. Subsequently, the atmosphere in the chamber is changed to a gas that does not react or etch with silicon (for example, nitrogen gas) during the manufacturing process, and then the temperature of the silicon substrate 21 is increased to 700 ° C. to completely remove hydrogen from the silicon substrate 21. To desorb.
  • a gas that does not react or etch with silicon for example, nitrogen gas
  • the atmosphere in the chamber is, for example, a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 3 Torr, and the surface of the silicon substrate 21 is maintained at 1050 ° C. for 50 seconds.
  • a silicon oxide film 22 serving as a tunnel insulating film is formed on the silicon substrate 21.
  • a silicon nitride layer 24a is deposited by 1 nm on the silicon oxide film 22 using dichlorosilane and NH 3 .
  • the temperature of the silicon substrate 21 at this time is preferably 550 ° C. or higher. In this embodiment, the temperature of the silicon substrate 21 is set to 700 ° C., for example.
  • the inside of the chamber is a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 0.03 Torr, for example, and the surface of the silicon substrate 21 is maintained at 950 ° C. for 10 seconds. As a result, as shown in FIGS.
  • the surface of the silicon nitride layer 24a is oxidized to generate interstitial Si, thereby forming a silicon oxynitride layer 24b.
  • the silicon nitride layer 24a is a layer that is continuous in the in-plane direction, has a tricoordinate nitrogen bond, and has a structure in which at least one of the second adjacent atoms of nitrogen is nitrogen.
  • a silicon nitride layer 24c is deposited by 1 nm on the silicon oxynitride layer 24b using dichlorosilane and NH 3 .
  • the temperature of the silicon substrate 21 at this time is preferably 550 ° C. or higher.
  • the temperature of the silicon substrate 21 is set to 700 ° C., for example.
  • the inside of the chamber is a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 0.03 Torr, for example, and the surface of the silicon substrate 21 is maintained at 950 ° C. for 10 seconds.
  • the surface of the silicon nitride layer 24c is oxidized to generate interstitial Si, thereby forming a silicon oxynitride layer 24d.
  • the silicon nitride layer 24c is a layer that is continuous in the in-plane direction, has a tricoordinate nitrogen bond, and has a structure in which at least one of the second adjacent atoms of nitrogen is nitrogen.
  • a silicon nitride layer 24e is deposited by 1 nm on the silicon oxynitride layer 24d using dichlorosilane and NH 3 .
  • the temperature of the silicon substrate 21 at this time is preferably 550 ° C. or higher. In the present embodiment, the temperature of the silicon substrate 21 is set to 630 ° C., for example.
  • a charge trap film 24 composed of the silicon nitride layer 24a, the silicon oxynitride layer 24b, the silicon nitride layer 24c, the silicon oxynitride layer 24d, and the silicon nitride layer 24e is formed (FIGS. 12E and 12F). )). Since the silicon nitride layer 24e is also formed at a temperature of 550 ° C. or higher like the silicon nitride layers 24a and 24c, the silicon nitride layer 24e is a continuous layer in the in-plane direction and is a high-quality silicon nitride layer.
  • a mask material 27 for element isolation processing is deposited using the CVD method (FIGS. 13A and 13B). Thereafter, the mask material 27, the charge trap film 24, and the tunnel insulating film 22 are sequentially etched by RIE using a resist mask (not shown) to expose a part of the upper surface of the silicon substrate 21. Then, the exposed region of the silicon substrate 21 is further etched to form an element isolation groove 28 having a depth of 100 nm as shown in FIG.
  • a silicon oxide film 29 for element isolation is deposited on the entire surface to completely fill the element isolation groove 28. Thereafter, the silicon oxide film 29 on the surface portion is removed using a CMP method, and the surface of the silicon oxide film 29 is planarized. At this time, the mask material 27 is exposed (FIGS. 13C and 13D).
  • the exposed surface of the silicon oxide film 29 is removed by etching with a diluted hydrofluoric acid solution.
  • an alumina layer 30a having a thickness of 15 nm to be a block insulating film is deposited on the entire surface by the ALD method.
  • the silicon nitride layer 24e which is the uppermost layer of the charge trapping film 24 in contact with the alumina layer 30a, is oxidized by the oxidizing agent during film formation by the ALD method, and an extremely thin silicon oxynitride layer 30b is formed.
  • a 16 nm thick block insulating film 30 having a two-layer structure of a silicon oxynitride layer 30b and an alumina layer 30a is formed (FIGS. 14A and 14B).
  • a polycrystalline silicon layer and a tungsten silicide layer are sequentially deposited by CVD, and a conductive film 31 having a thickness of 100 nm having a two-layer structure of the polycrystalline silicon layer and the tungsten silicide layer is used as a control gate.
  • a mask material 32 for the RIE method is deposited by the CVD method. Thereafter, the mask material 32, the conductive film 31, the block insulating film 30, the charge trapping film 24, and the tunnel insulating film 22 are sequentially etched by RIE using a resist mask (not shown) to form a groove in the word line direction. 33 was formed (FIGS. 14C and 14D). Thereby, the shapes of the charge trapping film 24 and the control gate 31 are determined.
  • a silicon oxide film 34 called an electrode sidewall oxide film is formed on the exposed surfaces of the mask material 32, the control gate 31, the block insulating film 30, the charge trap film 24, and the tunnel insulating film 22 by a thermal oxidation method (FIG. 15).
  • FIG. 15 A
  • FIG.15 b
  • source / drain regions 35a and 35b are formed by ion implantation, and an interlayer insulating film 36 is formed by CVD so as to cover the entire surface (FIGS. 15A and 15B).
  • a wiring layer and the like are formed by a well-known method to complete the nonvolatile semiconductor memory.
  • the charge trap film 24 of the memory cell manufactured by the manufacturing method of this embodiment has a five-layer structure of a silicon nitride layer 24a, a silicon oxynitride layer 24b, a silicon nitride layer 24c, a silicon oxynitride layer 24d, and a silicon nitride layer 24e.
  • the charge trap film 4 of the memory cell manufactured by the manufacturing method of the first embodiment has a three-layer structure of a silicon nitride layer 4a, a silicon oxynitride layer 4b, and a silicon nitride layer 4c.
  • the oxidation treatment and the formation of the nitride layer are performed once.
  • the oxidation treatment and the formation of the nitride layer are repeated twice.
  • FIG. 16 shows write / erase characteristics of the memory cell manufactured by the manufacturing method of the second embodiment and the memory cell manufactured by the manufacturing method of the first embodiment.
  • the memory cell manufactured by the manufacturing method of the second embodiment has improved write / erase characteristics compared to the memory cell manufactured by the manufacturing method of the first embodiment. This is because the volume of the charge trapping film is increased and the amount of trapped charges is increased by repeating the formation and oxidation treatment of the silicon nitride layer twice.
  • FIG. 17 shows changes in characteristics when writing and erasing are performed by changing the voltage applied to the memory cell manufactured by the manufacturing method of the second embodiment.
  • FIG. 18 shows the change in characteristics when writing and erasing are performed by changing the voltage applied to the memory cell manufactured by the manufacturing method of the first embodiment.
  • + 18V and + 20V are applied between the control gate and the substrate in the case of writing, and ⁇ 18V between the control gate and the substrate in the case of erasing.
  • ⁇ 20V was applied.
  • the shift amount ⁇ Vfb of the flat band voltage in writing / erasing on the high voltage side is saturated.
  • the formation amount of the silicon nitride layer and the oxidation treatment are repeated twice, so that the shift amount ⁇ Vfb of the flat band voltage in writing / erasing on the high voltage side is repeated.
  • the saturation of has been improved. This is because the trapped charge amount is increased as compared with the case of the first embodiment, and another charge trap layer 24e having a different distance from the channel is formed, so that the trapped charge amount is added. This is because ⁇ Vfb can be controlled in the depth direction.
  • FIG. 19 shows data retention characteristics of the memory cell manufactured by the manufacturing method of the second embodiment and the memory cell manufactured by the manufacturing method of the first embodiment.
  • This data retention characteristic is the ratio of the amount of charge accumulated in the charge trapping film after a certain amount of charge is accumulated in the charge trapping film when the block insulating film thickness is changed. It is a characteristic which shows whether it decreased by. It can be seen from the characteristics shown in FIG. 19 that the retention characteristics are improved by repeating the formation of the silicon nitride layer and the oxidation treatment twice. This is because charges are accumulated in the band gap of a high-quality silicon nitride layer having high insulation, and two high-quality layers are provided between the first silicon nitride layer 24a and the block insulating film 30. This is because the holding characteristics are improved by sandwiching the silicon nitride layers 24c and 24e, and the amount of charge that escapes from the block insulating film side is reduced because the charge center is separated from the block insulating film side.
  • the nonvolatile semiconductor memory device manufactured by the manufacturing method of the present embodiment is a MONOS type nonvolatile memory and includes a plurality of memory cells.
  • a method of manufacturing the semiconductor memory according to the present embodiment will be described with reference to FIGS. 20 (a) to 23 (b).
  • 20 (a) to 23 (b) are cross-sectional views of manufacturing steps of the manufacturing method of the present embodiment, and are FIGS. 20 (a), 20 (c), 20 (e), and 21 (a). ), FIG. 21 (c), FIG. 22 (a), FIG. 22 (c), and FIG. 23 (a) are shown in FIG. 20 (b), FIG. 20 (d), FIG. 20 (f), and FIG. FIG. 21D, FIG. 22B, FIG. 22D, and FIG. 23B show cross sections orthogonal to each other.
  • a silicon substrate 41 doped with a desired impurity is subjected to dilute HF treatment, and the surface of the silicon substrate 41 is terminated with hydrogen. Thereafter, the silicon substrate 41 is placed in a chamber of the film forming apparatus. Subsequently, after the atmosphere in the chamber is made only a gas that does not react or etch with silicon (for example, nitrogen gas) during the manufacturing process, the temperature of the silicon substrate 41 is raised to 700 ° C., and hydrogen is completely removed from the silicon substrate 41. To desorb.
  • a gas that does not react or etch with silicon for example, nitrogen gas
  • the atmosphere in the chamber is, for example, a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 3 Torr, and the surface of the silicon substrate 41 is maintained at 1050 ° C. for 50 seconds.
  • a silicon oxide layer 42a is formed on the silicon substrate 41 as shown in FIGS. 20 (c) and 20 (d).
  • SH is a mixed solution of H 2 O 2 and H 2 SO 4 .
  • an amorphous Si layer is deposited to 2 nm on the silicon oxide layer 42a using disilane (Si 2 H 6 ).
  • the atmosphere in the chamber is, for example, a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 3 Torr, and the surface of the silicon substrate 41 is maintained at 700 ° C. for 10 seconds. Thereby, a silicon oxide film 42b is formed on the amorphous silicon layer.
  • the atmosphere in the chamber is, for example, a mixed atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 3 Torr, and the surface of the silicon substrate 41 is maintained at 1000 ° C. for 15 minutes.
  • the amorphous silicon layer is crystallized, and the microcrystalline layer 43 in which the quantum dots of Si are distributed at a high density is formed.
  • a tunnel insulating film 42 including the silicon oxide layer 42a, the microcrystalline layer 43, and the silicon oxide layer 42b is formed.
  • a silicon nitride layer 44a is deposited to 1 nm on the silicon oxide layer 42b using dichlorosilane and NH 3 .
  • the temperature of the silicon substrate 41 at this time is preferably 550 ° C. or higher. In the present embodiment, the temperature of the silicon substrate 41 is set to 700 ° C., for example.
  • the inside of the chamber is a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 0.03 Torr, for example, and the surface of the silicon substrate 41 is maintained at 950 ° C. for 10 seconds. As a result, as shown in FIGS.
  • the surface of the silicon nitride layer 44a is oxidized to generate interstitial Si, and a silicon oxynitride layer 44b is formed.
  • the silicon nitride layer 44a is a layer that is continuous in the in-plane direction, has a tricoordinate nitrogen bond, and has a structure in which at least one of the second adjacent atoms of nitrogen is nitrogen.
  • a silicon nitride layer 44c is deposited to a thickness of 1 nm on the silicon oxynitride layer 44b using dichlorosilane and NH 3 .
  • the temperature of the silicon substrate 41 at this time is preferably 550 ° C. or higher.
  • the temperature of the silicon substrate 41 is set to 700 ° C., for example.
  • the inside of the chamber is a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 0.03 Torr, for example, and the surface of the silicon substrate 41 is maintained at 950 ° C. for 10 seconds.
  • the surface of the silicon nitride layer 44c is oxidized to generate interstitial Si, and a silicon oxynitride layer 44d is formed.
  • the silicon nitride layer 44c is a layer that is continuous in the in-plane direction, has a tricoordinate nitrogen bond, and has a structure in which at least one of the second adjacent atoms of nitrogen is nitrogen.
  • a silicon nitride layer 44e is deposited to 1 nm on the silicon oxynitride layer 44d using dichlorosilane and NH 3 .
  • the temperature of the silicon substrate 41 at this time is preferably 550 ° C. or higher. In the present embodiment, the temperature of the silicon substrate 41 is set to 630 ° C., for example.
  • a charge trap film 44 having a five-layer structure including a silicon nitride layer 44a, a silicon oxynitride layer 44b, a silicon nitride layer 44c, a silicon oxynitride layer 44d, and a silicon nitride layer 44e is formed. Since the silicon nitride layer 44e is also formed at a temperature of 550 ° C. or higher, similarly to the silicon nitride layers 44a and 44c, it is a continuous layer in the in-plane direction and is a high-quality silicon nitride layer.
  • a mask material 47 for element isolation processing is deposited by a CVD method (FIGS. 21A and 21B), and then the mask material is formed by an RIE method using a resist mask (not shown). 47, the charge trapping film 44 and the tunnel insulating film 42 are sequentially etched to expose a partial region of the upper surface of the silicon substrate 41. Further, the exposed region of the silicon substrate 41 is further etched to obtain the structure shown in FIG. ), An element isolation trench 48 having a depth of 100 nm is formed, and then the resist mask is removed.
  • a silicon oxide film 49 for element isolation is deposited on the entire surface to completely fill the element isolation groove 48. Thereafter, the silicon oxide film 49 on the surface portion is removed by CMP to planarize the surface. At this time, the upper surface of the mask material 47 is exposed (FIGS. 21C and 21D).
  • the exposed surface of the silicon oxide film 49 was removed by etching with a diluted hydrofluoric acid solution. Thereafter, an alumina layer 50a having a thickness of 15 nm is deposited on the entire surface by the ALD method. At this time, the uppermost silicon nitride layer 44e of the charge trapping film 44 is oxidized by an oxidizing agent during film formation by the ALD method to form an extremely thin silicon oxynitride layer 50b. Then, a block insulating film 50 having a thickness of 16 nm and having a two-layer structure with the alumina layer 50a is formed (FIGS. 22A and 22B).
  • a polycrystalline silicon layer and a tungsten silicide layer which are to be control gates are sequentially deposited by CVD, and a conductive film 51 having a thickness of 100 nm and having a two-layer structure of the polycrystalline silicon layer and the tungsten silicide layer. Are formed (FIGS. 22C and 22D).
  • an RIE mask material 52 is deposited by the CVD method. Thereafter, the mask material 52, the conductive film 51, the block insulating film 50, the charge trapping film 44, and the tunnel insulating film 42 are sequentially etched by the RIE method using a resist mask (not shown) to form a groove in the word line direction. 53 is formed (FIGS. 22C and 22D). Thereby, the shapes of the charge trapping film 44 and the control gate 51 are determined.
  • a silicon oxide film 54 called an electrode sidewall oxide film is formed on the exposed surfaces of the mask material 52, the control gate 51, the block insulating film 50, the charge trapping film 44, and the tunnel insulating film 42 by a thermal oxidation method (FIG. 23 (a), FIG. 23 (b)). Thereafter, source / drain regions 55a and 55b are formed by ion implantation, and an interlayer insulating film 56 is formed by CVD so as to cover the entire surface (FIGS. 23A and 23B). Thereafter, a wiring layer and the like are formed by a well-known method to complete the nonvolatile semiconductor memory cell.
  • the memory cell manufactured by the manufacturing method of the third embodiment has the same structure of the charge trapping film as the memory cell manufactured by the manufacturing method of the second embodiment, but the structure of the tunnel insulating film 42 is different. ing. That is, in the third embodiment, the tunnel insulating film 42 includes three layers in which the amorphous silicon layer is crystallized and the microcrystalline layer 43 in which dots are distributed at a high density is sandwiched between the silicon oxide layer 42a and the silicon oxide layer 42b. In contrast to the structure, in the second embodiment, the tunnel insulating film 22 is made of a silicon oxide film.
  • FIG. 24 shows the write / erase characteristics of the memory cells manufactured by the manufacturing method of the third embodiment and the manufacturing method of the second embodiment, which are different only in the structure of the tunnel insulating film.
  • the memory cell manufactured by the manufacturing method of the third embodiment has improved write / erase characteristics compared to the memory cell manufactured by the manufacturing method of the second embodiment. I understand.
  • the microcrystalline tunnel film has a structure in which Si quantum dots having a particle diameter of 2 nm or less are included in the SiO 2 layer.
  • FIG. 26 shows data retention characteristics of the memory cells manufactured by the manufacturing method of the third embodiment and the manufacturing method of the second embodiment, respectively.
  • the retention characteristic is improved by using a microcrystalline tunnel film as the tunnel insulating film. This is because electrons and holes are less likely to leak on the low electric field side due to the Coulomb blockade effect, while ⁇ E (Si conduction band and valence band energy barrier rising due to the Coulomb blockade effect) on the high electric field side where carriers are injected. This is because the effect of (width) is reduced and equivalent write / erase characteristics can be realized.
  • ⁇ E Si conduction band and valence band energy barrier rising due to the Coulomb blockade effect
  • the nonvolatile semiconductor memory device manufactured by the manufacturing method according to the present embodiment has a MONOS type having a stacked structure in which a control gate made of doped polysilicon or the like and an interlayer insulating film made of a silicon oxide film or the like are deposited in multiple layers.
  • the semiconductor memory includes a plurality of memory cells. A method of manufacturing the semiconductor memory according to the present embodiment will be described with reference to FIGS.
  • a laminated structure 400 is formed on a substrate 401 by depositing multiple layers of a control gate 402 made of doped polysilicon or the like and an interlayer insulating film 403 made of a silicon oxide film or the like (FIG. 27). Subsequently, an opening 404 is opened in the laminated structure 400 and the substrate 401 by dry etching (FIG. 28). Subsequently, portions (outside and top surfaces) other than the openings in the stacked structure 400 are covered with a protective film (not shown). This laminated structure is placed in a chamber, and a block insulating film 405 made of a high dielectric constant insulating film or a silicon oxide film is formed on the inner wall of the opening 404.
  • the temperature of the substrate 401 is set to, for example, 700 ° C. while supplying dichlorosilane and NH 3 .
  • a silicon nitride layer 406a having a thickness of 1 nm is formed so as to cover the inner surface (opposite to the stacked structure 400) of the block insulating film 405 formed on the inner wall of the opening 404.
  • the formation temperature of the silicon nitride layer 406a is preferably 550 ° C. or higher.
  • the inside of the chamber is a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 0.03 Torr, for example, and the surface of the silicon substrate is maintained at 950 ° C.
  • the silicon nitride layer 406a is a layer that is continuous in the in-plane direction, has a tricoordinate nitrogen bond, and has a structure in which at least one of the second adjacent atoms of nitrogen is nitrogen.
  • the temperature of the substrate 401 at this time is preferably 550 ° C. or higher. In the present embodiment, the temperature of the substrate 401 is 700 ° C., for example.
  • the inside of the chamber is, for example, a mixed gas atmosphere of N 2 having a partial pressure of 30 Torr and O 2 having a partial pressure of 0.03 Torr, and the surface of the substrate 401 is maintained at 950 ° C. for 10 seconds.
  • the inner surface of silicon nitride layer 406c (on the side opposite to silicon oxynitride layer 406b) is oxidized to generate interstitial Si, thereby forming silicon oxynitride layer 406d.
  • the silicon nitride layer 406c is a layer that is continuous in the in-plane direction, has a tricoordinate nitrogen bond, and has a structure in which at least one of the second adjacent atoms of nitrogen is nitrogen.
  • dichlorosilane and NH 3 are supplied into the chamber, and a silicon nitride layer 406e is deposited to a thickness of 1 nm so as to cover the surface inside the silicon oxynitride layer 406d (opposite to the silicon nitride layer 406c).
  • the temperature of the substrate 401 at this time is preferably 550 ° C. or higher. In the present embodiment, the temperature of the substrate 401 is set to 630 ° C., for example.
  • a charge trap film 406 having a five-layer structure of a silicon nitride layer 406a, a silicon oxynitride layer 406b, a silicon nitride layer 406c, a silicon oxynitride layer 406d, and a silicon nitride layer 406e is formed on the inner wall of the opening 404.
  • a tunnel insulating film 412 made of a silicon oxide film or the like is formed so as to cover the inner surface of the charge trapping film 406 (the side opposite to the block insulating film 405).
  • a channel semiconductor layer 413 made of amorphous silicon or the like is formed so as to cover the inner surface of the tunnel insulating film 412 (on the side opposite to the charge trap film 406) (FIG. 29).
  • the tunnel insulating film 412 may be a silicon oxide film formed by the same method as the block insulating film 405 or a silicon oxynitride film obtained by nitriding them in a nitrogen monoxide gas atmosphere, an ammonia gas atmosphere, or a nitrogen plasma atmosphere. . Furthermore, when a tunnel insulating film having an ONO structure is used, a silicon nitride film may be formed using an ALD method, an LPCVD method, or a plasma nitriding method during the formation of the silicon oxide film. A film may be formed using dichlorosilane (SiH 2 Cl 2 ) and ammonia (NH 3 ) at a temperature of 300 ° C. to 500 ° C. in the ALD method and 600 ° C. to 800 ° C. in the LPCVD method.
  • SiH 2 Cl 2 dichlorosilane
  • NH 3 ammonia
  • the block insulating film, the charge trapping film, and the tunnel insulating film can be formed at once in the same apparatus. This not only contributes to cost reduction by reducing the number of processes, but also has an advantage that deterioration of the cell with time after application of the write / erase stress can be suppressed because an extra interface state generated between the respective films can be reduced.
  • FIG. 30 shows write and erase characteristics of the memory cell having the MONOS structure formed by the manufacturing method of the present embodiment and the memory cell having the MONOS structure manufactured by the manufacturing method of the second embodiment.
  • the memory cell manufactured by the manufacturing method of the fourth embodiment has greatly improved write and erase characteristics compared to the memory cell manufactured by the manufacturing method of the second embodiment. ing. This is because the control gate is provided so as to include the charge trapping film, so that the electric field applied to the tunnel insulating film side is larger than that on the block insulating film side during writing or erasing.
  • the present embodiment since leakage of electrons from the charge trapping film can be suppressed, it is possible to prevent as much as possible the deterioration of the holding characteristics accompanying the miniaturization. Further, by using the semiconductor memory having the structure manufactured by the manufacturing method of the present embodiment, it is possible to further expand the memory window.
  • the charge trap film 406 is formed using the same process as the manufacturing process described in the second embodiment.
  • the charge trap film 406 may be formed using the same process as the charge trap film manufacturing process described in the first embodiment or the third embodiment.
  • the silicon nitride layer having a three-coordinate nitrogen bond is formed directly using dichlorosilane and NH 3 .
  • an amorphous silicon layer is formed by supplying an amorphous silicon generating gas at an atmosphere capable of generating amorphous silicon at a temperature of 550 ° C. or lower, and then forming an amorphous silicon layer at 550 ° C. or higher.
  • the amorphous silicon layer may be nitrided at a temperature to form a silicon nitride layer.

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Abstract

［課題］微細化した場合でも電荷保持特性の劣化を可及的に防止することを可能にする。 ［解決手段］半導体基板１上に形成された第１絶縁膜２と、第１絶縁膜上に形成された第１窒化層４ａと、第１窒化層上に形成された第１酸窒化層４ｂと、第１酸窒化層上に形成された第２窒化層４ｃと、を有する電荷トラップ膜４と、電荷トラップ膜上に形成された第２絶縁膜１０と、第２絶縁膜上に形成された制御ゲート１１と、を備えている。

Description

不揮発性半導体記憶装置およびその製造方法
　本発明は、不揮発性半導体記憶装置およびその製造方法に関する。
　不揮発性記憶装置（不揮発性メモリともいう）とは、電流によって素子のヒューズを溶かしたり、絶縁体で囲まれた浮遊ゲートと呼ばれる電極に電荷を保持したり、あるいは物質自体に正負電荷を持続させることができる強誘電体等の性質を利用することによって、電源を切ってもデータを保持することを可能にした記録素子のことである。不揮発性メモリの種類としてはマスクＲＯＭやＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＰＲＡＭ、ＦｅＲＡＭ、ＲｅＲＡＭ等があり、中でもブロック単位の一括消去（フラッシュ）によりＥＰＲＯＭ系の弱点である書き込み消去の遅さを改善したＮＡＮＤ型フラッシュメモリ（以下、フラッシュＥＥＰＲＯＭともいう）の登場は、携帯機器、デジカメの市場拡大と相まって不揮発性メモリを一挙にＬＳＩ市場を寡占するまでに成長させ、生産される不揮発性メモリの大部分を占めている。
　さて、フラッシュＥＥＰＲＯＭの基本素子構造は、周囲を絶縁膜で覆われたポリシリコンからなる浮遊ゲート（ＦＧ）、または周囲を絶縁膜で覆われたシリコン窒化膜からなる電荷トラップ膜を、トンネル絶縁膜上に有しているＭＯＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon)型、またはＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)型であることが最大の特徴である。電荷蓄積膜となる、浮遊ゲートまたは電荷トラップ膜上に電極間絶縁膜またはブロック絶縁膜を挟むように形成された制御ゲートに印加する電圧（制御電圧）を制御して、基板からトンネル絶縁膜を介して浮遊ゲートもしくは電荷トラップ膜に電子をＦＮ(Fowler-Nordheim)トンネリングで注入する（書き込み）、あるいは反対に浮遊ゲートからトンネル絶縁膜を通して電子を引き抜く（ＦＧ型、ＭＯＮＯＳ型、ＳＯＮＯＳ型における消去）、または電荷トラップ膜に正孔を注入し、電子と対消滅させたりすることにより（ＭＯＮＯＳ型、ＳＯＮＯＳ型における消去補助）、メモリセルの閾値を変動させている。
　フラッシュメモリのさらなる市場拡大、新規市場開拓のためにも、低消費電力化、大容量化、高速化が求められており、研究開発が日夜進められている。ＭＯＳＦＥＴでは、低消費電力化、大容量化、高速化を実現する手法として微細化が採られてきたが、これはＦＧ型、ＭＯＮＯＳ型またはＳＯＮＯＳ型のメモリ素子にも当てはまり、各々を構成する絶縁膜の電気的膜厚を薄くしていけばよい。特に、ＭＯＮＯＳ型またはＳＯＮＯＳ型のメモリ素子は絶縁膜中に形成された欠陥準位に電荷をトラップするために保持特性に優れており、フラッシュメモリの将来構造として期待されている。
しかし、微細化に伴い、トンネル絶縁膜、電極間絶縁膜、またはブロック絶縁膜の膜厚が薄くなると、ＭＯＮＯＳ型またはＳＯＮＯＳ型のメモリ素子であっても保持特性が劣化する。これを改善するために、トンネル絶縁膜、電極間絶縁膜、またはブロック絶縁膜にＨｉｇｈ－ｋ材料を用い、電気的膜厚を薄くしつつ物理膜厚を厚くするのは一つの方法である。例えば、特許文献１には、浮遊ゲートとして不純物が導入された珪素膜を用い、電極間絶縁膜として窒化珪素膜と酸化珪素膜との積層構造を用い、制御ゲートとして不純物が導入された珪素膜を用いた半導体メモリが開示されている。
特開平１０－２７０６６４号公報
　しかし、将来的にフラッシュメモリが多層構造や立体構造を採り、体積あたりのビットコストスケーリング開発が必要になってくると、微細化した場合の電荷保持特性の劣化を防止する策として、物理膜厚を厚くすることに頼ることは難しい。
　本発明は、上記事情を考慮してなされたものであって、微細化した場合でも電荷保持特性の劣化を可及的に防止することのできるメモリセルを備えた不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
　本発明の第１の態様による不揮発性半導体記憶装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に電荷トラップ膜を形成する工程と、前記電荷トラップ膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上に制御ゲートを形成する工程と、を備え、前記電荷トラップ膜を形成する工程は、５５０℃以上の熱処理温度で前記第１絶縁膜上に第１窒化層を形成する工程と、前記第１窒化層の表面を酸化処理して、前記第１窒化層上に第１酸窒化層を形成する工程と、前記第１酸窒化層上に第２窒化層を形成する工程と、を備えていることを特徴とする。
　また、本発明の第２の態様による不揮発性半導体記憶装置の製造方法は、制御ゲートと、層間絶縁膜とが交互に積層された積層構造を形成する工程と、前記制御ゲートおよび前記層間絶縁膜が積層された面に直交する方向に沿って前記積層構造を貫通する開口を形成する工程と、前記積層構造の開口内の側面を覆うように前記開口内に第１絶縁膜を形成する工程と、前記積層構造とは反対側の前記第１絶縁膜の面を覆うように前記開口内に電荷トラップ膜を形成する工程と、前記第１絶縁膜とは反対側の前記電荷トラップ膜の面を覆うように前記開口内に第２絶縁膜を形成する工程と、前記電荷トラップ膜とは反対側の前記第２絶縁膜の面を覆うように前記開口内に半導体層を形成する工程と、を備え、前記電荷トラップ膜を形成する工程は、５５０℃以上の熱処理温度で、前記第１絶縁膜の前記面を覆うように第１窒化層を形成する工程と、前記第１絶縁膜とは反対側の前記第１窒化層の表面を酸化処理して、前記第１窒化層の前記表面に第１酸窒化層を形成する工程と、前記第１窒化層とは反対側の前記第１酸窒化層の面を覆うように第２窒化層を形成する工程と、を備えていることを特徴とする。
　また、本発明の第３の態様による不揮発性半導体記憶装置は、半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１窒化層と、前記第１窒化層上に形成された第１酸窒化層と、前記第１酸窒化層上に形成された第２窒化層と、を有する電荷トラップ膜と、前記電荷トラップ膜上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された制御ゲートと、を備えていることを特徴とする。
　また、本発明の第４の態様による不揮発性半導体記憶装置は、制御ゲートと、層間絶縁膜とが交互に積層され、前記制御ゲートおよび前記層間絶縁膜が積層された面に直交する方向に沿って形成された貫通孔を有する積層構造と、前記積層構造の前記貫通孔内の側面を覆うように前記貫通孔内に形成された第１絶縁膜と、前記積層構造とは反対側の前記第１絶縁膜の面を覆うように形成された第１窒化層と、前記第１絶縁膜とは反対側の前記第１窒化層の面を覆うように形成された第１酸窒化層と、前記第１窒化層とは反対側の前記第１酸窒化層の面を覆うように形成された第２窒化層と、を有する電荷トラップ膜と、前記第１絶縁膜とは反対側の前記電荷トラップ膜の面を覆うように前記貫通孔内に形成された第２絶縁膜と、前記電荷トラップ膜とは反対側の前記第２絶縁膜の面を覆うように前記貫通孔内に形成された半導体層と、を備えていることを特徴とする。
　本発明によれば、微細化した場合でも電荷保持特性の劣化を可及的に防止することができる。
図１（ａ）、１（ｂ）は、本発明の一実施形態による電荷保持特性を向上させるための第１の方法を説明する図。 図２（ａ）、２（ｂ）は、本発明の一実施形態による電荷保持特性を向上させるための第２の方法を説明する図。 図３（ａ）乃至３（ｆ）は、第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図４（ａ）乃至４（ｄ）は、第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図５（ａ）乃至５（ｄ）は、第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図６（ａ）、６（ｂ）は、第１実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図７は、第１実施形態による不揮発性半導体記憶装置の電荷保持特性を示す図。 不揮発性半導体記憶装置における荷電中心の求め方を説明する図。 電荷トラップ膜中の酸素分布を示す図。 シリコン窒化層を高温で形成した場合におけるトラップ電荷密度に関する酸化処理条件の依存性を示す図。 シリコン窒化層を室温で形成した場合におけるトラップ電荷密度に関する酸化処理条件の依存性を示す図。 図１２（ａ）乃至１２（ｆ）は、第２実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図１３（ａ）乃至１３（ｄ）は、第２実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図１４（ａ）乃至１４（ｄ）は、第２実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図１５（ａ）、１５（ｂ）は、第２実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第１および第２実施形態の製造方法によって製造されたメモリセルの書き込み消去特性を示す図。 第２実施形態の製造方法によって製造されたメモリセルの電圧を変えた場合の書き込み消去特性を示す図。 第１実施形態の製造方法によって製造されたメモリセルの電圧を変えた場合の書き込み消去特性を示す図。 第１および第２実施形態の製造方法によって製造されたメモリセルの電荷保持特性を示す図。 図２０（ａ）乃至２０（ｆ）は、第３実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図２１（ａ）乃至２１（ｄ）は、第３実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図２２（ａ）乃至２２（ｄ）は、第３実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 図２３（ａ）、２３（ｂ）は、第３実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第２および第３実施形態の製造方法によって製造されたメモリセルの書き込み消去特性を示す図。 図２５（ａ）、２５（ｂ）は、第３実施形態の製造方法に係るトンネル絶縁膜におけるクーロンブロッケード効果を説明する図。 第２および第３実施形態の製造方法によって製造されたメモリセルの電荷保持特性を示す図。 第４実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第４実施形態による不揮発性半導体記憶装置の製造工程を示す断面図。 第３および第４実施形態の製造方法によって製造されたメモリセルの書き込み消去特性を示す図。
発明の実施の形態
　まず、本発明の実施形態について説明する前に、本発明に至った経緯について説明する。
　前述したように、将来的にフラッシュメモリが多層構造や立体構造を採り、体積あたりのビットコストスケーリング開発が必要になってくると、微細化した場合の保持特性の劣化を防止する策として、物理膜厚を厚くすることに頼ることは難しい。そこで、本発明者達は、電荷蓄積膜（以下、電荷トラップ膜ともいう）自体の保持特性を改善するための工夫が必要であると考えた。具体的には以下の２つの方法を考えた。
　第１の方法について図１（ａ）、１（ｂ）を参照して説明する。保持特性が劣化する現象は、図１（ａ）に示すように、電荷蓄積膜とブロック絶縁膜との界面における欠陥を介して電荷が抜けること、または電荷蓄積膜中における欠陥を介して電荷がトンネル絶縁膜を通ってチャネル領域に抜けることが原因で生じる。そこで、本発明者達は、図１（ｂ）に示すように、電荷蓄積膜とブロック絶縁膜との界面における欠陥を低減するとともに、電荷蓄積膜中における欠陥を低減するために、電荷蓄積膜中のトラップ準位を確保したまま、電荷蓄積膜の絶縁性を向上させることにより、トラップ準位からの電荷抜けを抑えることを考えた。
　次に、第２の方法について図２（ａ）、２（ｂ）を参照して説明する。保持特性が劣化する他の現象は、図２（ａ）に示すように、電荷蓄積膜に蓄積される電荷の中心（以下、荷電中心ともいう）が、電荷蓄積膜とトンネル絶縁膜との界面側にあるか、または電荷蓄積膜とブロック絶縁膜との界面側にあること原因である。そこで、本発明者達は、図２（ｂ）に示すように、荷電中心をトンネル絶縁膜との界面およびブロック絶縁膜との界面から離し、電荷が抜けるために必要な物理膜厚（電荷が感じる障壁）を増やすことを考えた。
　次に、本発明の実施形態について以下に説明するが、以下の実施形態には、上記第１または第２の方法が用いられている。
（第１実施形態）
　本発明の第１実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される半導体記憶装置は、ＭＯＮＯＳ型の不揮発性半導体メモリあって、複数のメモリセルを備えている。本実施形態のメモリの製造方法について、図３（ａ）乃至図６（ｂ）を参照して説明する。図３（ａ）乃至図６（ｂ）は、本実施形態の製造方法の製造工程断面図であって、図３（ａ）、図３（ｃ）、図３（ｅ）、図４（ａ）、図４（ｃ）、図５（ａ）、図５（ｃ）、図６（ａ）は、図３（ｂ）、図３（ｄ）、図３（ｆ）、図４（ｂ）、図４（ｄ）、図５（ｂ）、図５（ｄ）、図６（ｂ）と、それぞれ互いに直交する断面を示している。
　まず、図３（ａ）、図３（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板１を希ＨＦ処理し、シリコン基板１の表面を水素により終端化する。その後、このシリコン基板１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板１の温度を７００℃にまで上げ、シリコン基板１から水素を完全に脱離させる。
　次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２、分圧３ＴｏｒｒのＯ２の混合ガス雰囲気とし、シリコン基板１の表面を１０５０℃にして５０秒間維持する。
これにより、図３（ｃ）、図３（ｄ）に示すように、シリコン基板１上にトンネル絶縁膜となるシリコン酸化膜２が形成される。
　次に、ジクロルシラン（ＳｉＨ２Ｃｌ２）と、ＮＨ３とを用いてシリコン酸化膜２上にシリコン窒化層４ａを１ｎｍ堆積する。このときのシリコン基板１の温度は５５０℃以上であることが好ましい。本実施形態では、シリコン基板１の温度を例えば７００℃とする。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板１の表面を９５０℃にして１０秒間維持する。これにより、図３（ｅ）に示すように、シリコン窒化層４ａの表面が酸化されて格子間シリコンが発生したシリコン酸窒化層４ｂが形成される。この時、シリコン窒化層４ａは面内方向（シリコン窒化層４ａの上面に平行な方向）に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。本明細書では、三配位の窒素結合とは、１個の窒素原子に３個のシリコン原子が結合した状態を意味する。続いて、ジクロルシランとＮＨ３を用いてシリコン酸窒化層４ｂ上にシリコン窒化層４ｃを１ｎｍ堆積する。このときのシリコン基板１の温度は５５０℃以上であることが好ましい。本実施形態では、シリコン基板１の温度を例えば６３０℃とする。これにより、シリコン窒化層４ａ、シリコン酸窒化層４ｂ、シリコン窒化層４ｃの積層構造から成る電荷トラップ膜４が形成される。なお、シリコン窒化層４ｃもシリコン窒化層４ａと同様に、５５０℃以上の温度で形成されるため、面内方向に連続する層であって、良質なシリコン窒化層となる。
　次に、素子分離加工のためのマスク材７を、ＣＶＤ(Chemical Vapor Deposition)法で堆積する（図４（ａ）、図４（ｂ））。その後、レジストマスク（図示せず）を用いたＲＩＥ(Reactive Ion Etching)法により、マスク材７、電荷トラップ膜４、トンネル絶縁膜２を順次エッチング加工してシリコン基板１の上面の一部の領域を露出させる。そして、さらにシリコン基板１の露出した領域をエッチングして、図４（ｂ）に示すように、深さ１００ｎｍの素子分離溝８を形成する。その後、上記レジストマスクを除去する。
　次に、全面に素子分離用のシリコン酸化膜９を堆積して、素子分離溝８を完全に埋め込、う。その後、表面部分のシリコン酸化膜９をＣＭＰ(Chemical Mechanical Polishing)法を用いて除去して、シリコン酸化膜９の表面を平坦化する。このとき、マスク材７が露出する（図４（ｃ）、図４（ｄ））。
　次に、露出したマスク材７を選択的にエッチング除去した後、シリコン酸化膜９の露出表面を希フッ酸溶液でエッチング除去する。その後、全面に厚さ１５ｎｍのアルミナ層１０ａをＡＬＤ(Atomic Layer Deposition)法を用いて堆積する。このとき、ＡＬＤ法を用いた成膜時の酸化剤により、アルミナ層に接する、電荷トラップ膜４の最上層であるシリコン窒化層４ｃが酸化されて、極薄のシリコン酸窒化層１０ｂが形成される。すなわち、このシリコン酸窒化層１０ｂと、アルミナ層１０ａとの２層構造を有する厚さ１６ｎｍのブロック絶縁膜１０が形成される（図５（ａ）、図５（ｂ））。
　次に、ＣＶＤ法を用いて制御ゲートとなる、多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層と、タングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜１１を、制御ゲートとして形成する。さらに、ＲＩＥ法用のマスク材１２をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材１２、導電膜１１、ブロック絶縁膜１０、電荷トラップ膜４、トンネル絶縁膜２を順次エッチング加工して、ワード線方向の溝１３を形成する（図５（ｃ）、図５（ｄ））。これにより、電荷トラップ膜４および制御ゲート１１の形状が確定する。
　最後に、マスク材１２、制御ゲート１１、ブロック絶縁膜１０、電荷トラップ膜４、トンネル絶縁膜２の露出した面に、電極側壁酸化膜と呼ばれるシリコン酸化膜１４を熱酸化法で形成する（図６（ａ）、図６（ｂ））。その後、イオン注入法を用いてソース／ドレイン領域１５ａ、１５ｂを形成し、さらに、全面を覆うように層間絶縁膜１６をＣＶＤ法で形成する（図６（ａ）、図６（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリが完成する。
　次に、本実施形態の第１比較例として、ブロック絶縁膜として、本実施形態の製造方法によって製造されるブロック絶縁膜と同じＥＯＴ(Equivalent Oxide Thickness)を有し、同じ捕獲電荷密度のシリコンリッチなシリコン窒化膜（Ｓｉ／Ｎが３／４より大きなシリコン窒化膜）を用いたＭＯＮＯＳ構造のキャパシタを作成する。このシリコンリッチなシリコン窒化膜は、ジクロルシランと、ＮＨ３との供給比を調整することで形成する。なお、ＭＯＮＯＳ構造のキャパシタとは、トンネル絶縁膜、電荷トラップ膜、およびブロック絶縁膜がこの順序で形成された３層構造を誘電体とし、下部電極として不純物が導入されたシリコン層、上部電極として制御ゲートであるキャパシタのことである。
　本実施形態の製造方法によって製造されるＭＯＮＯＳ構造のキャパシタと、第１比較例のＭＯＮＯＳ構造のキャパシタに関するデータ保持特性を図７に示す。このデータ保持特性は、ブロック絶縁膜の膜厚を変えた場合に、一定量の電荷を電荷トラップ膜に蓄積させて一定時間経った後に、電荷トラップ膜に蓄積された電荷量がどの程度の割合で減少したかを示す特性である。図７に示す特性から、本実施形態では第１比較例に比べてブロック絶縁膜の膜厚の低下に対して、フラットバンド電圧のシフト量ΔＶｆｂが小さく、蓄積された電荷の減少量が少ないことがわかる。これは、本実施形態においては、電荷トラップ膜４として、絶縁性の高い高品質のシリコン窒化層４ａ、４ｃが用いられ、これらのシリコン窒化層４ａ、４ｃのバンドギャップ中に電荷が蓄積されることに加え、荷電中心がシリコン酸窒化層４ｂの近傍に存在することになるのでブロック絶縁膜またはトンネル絶縁膜から離れることにより、ブロック絶縁膜側またはトンネル絶縁膜側から抜ける電荷量が減少したためである。
　なお、荷電中心は次のようにして求められる。ＭＯＮＯＳキャパシタにゲート電圧を印加すると、電荷トラップ膜に電荷が注入され、それに伴いフラットバンド電圧Ｖｆｂがシフトする。この時のシフト量をΔＶｆｂ、ゲート電圧を印加したことにより新たに捕獲された電荷の面密度をΔＱｔｒａｐ、ゲート側界面から測った荷電中心位置をＥＯＴで表した値をＺｅｆｆ、ＳｉＯ２膜の誘電率をεｏｘとすると、
　　　　ΔＶｆｂ＝－ΔＱｔｒａｐ×Ｚｅｆｆ／εｏｘとなる。荷電中心ＺｅｆｆはΔＶｆｂとΔＱｔｒａｐを独立に評価すれば測定することが可能であり、ゲート電圧印加前におけるＭＯＮＯＳキャパシタのＣＶ特性をＣｉｎｉｔｉａｌ、このＭＯＮＯＳキャパシタに注入される電荷量をＱｉｎｊ、電荷量が注入されることによるＣＶ特性の変化量をΔＱｓｕｂとすれば、
　　　　Ｚｅｆｆ＝－εｏｘ×ΔＶｆｂ／（Ｑｉｎｊ－ΔＱｓｕｂ）
　　　　　　　　＝－εｏｘ×ΔＶｆｂ／（Ｑｉｎｊ＋∫ＣｉｎｉｔｉａｌｄＶ）で表記することができる。この時、ＣＶ特性Ｃｉｎｉｔｉａｌの積分範囲は－ΔＶｆｂから０Ｖまでである（図８参照）。
　また、本実施形態の製造方法においては、上記のような特徴があるため、電荷トラップ膜中の酸素の分布には特徴がある。そこで、第２比較例として、電荷トラップ膜として最初のシリコン窒化層（本実施形態のシリコン窒化層４ａに相当）を形成し、その後、ブロック絶縁膜を形成する場合を考える。これに対して、本実施形態においては、質の高いシリコン窒化層４ａを形成した後、このシリコン窒化層４ａの表面を酸化することによりシリコン窒化層４ａの表面にシリコン酸窒化層４ｂを形成し、このシリコン酸窒化層４ｂ上にシリコン窒化層４ｃを形成することにより３層構造の電荷トラップ膜４を形成し、この電荷トラップ膜上にブロック絶縁膜を形成している。
　本実施形態と、第２比較例によって形成されるそれぞれの電荷トラップ膜に対して、電荷トラップ膜の表面側から分析した、電荷トラップ膜中の酸素濃度分布を図９に示す。この図９では、ブロック絶縁膜に接するシリコン窒化層、すなわち第２比較例におけるシリコン窒化層および本実施形態におけるシリコン窒化層４ｃは、層厚が０．５ｎｍの場合について示している。図９からわかるように、第２比較例においては、シリコン窒化層４の表面のみに酸素のピークがある。これに対し、本実施形態のようにシリコン窒化層４ａの形成後、表面を酸化してシリコン酸窒化層４ｂを形成し、その後、シリコン窒化層４ｃを形成し、ブロック絶縁膜を形成したものは、電荷トラップ膜の表面だけでなく電荷トラップ膜中にも酸素のピークがあることがわかる。これはシリコン窒化層４ａを酸化することによって形成されたシリコン酸窒化層４ｂがシリコン窒化層４ｃの形成後も残っていることを示しており、これが本実施形態の一つの特徴である。
　なお、シリコン窒化層４ａを形成するための温度としては、シリコン窒化層４ａが三配位の窒素結合を有し、窒素の第二近接原子として２個以上の窒素が存在する温度であることが好ましい。このため、５５０℃以上であることが好ましい。さらに、シリコン窒化層４ａを酸化する際には、９５０℃以上の温度で、酸化処理時間は１０秒以下であることが好ましい。これは、以下に説明する実験結果から明らかである。
　まず、７００℃でシリコン窒化層を形成した後、その表面にシリコン酸窒化層を形成する際の酸化処理時間を、それぞれ１０秒、３０秒、３００秒としたときの、シリコン窒化層の電荷トラップ密度に関する酸化温度依存性を調べた結果を図１０に示す。また、室温でシリコン窒化層を形成した後、その表面にシリコン酸窒化層を形成する際の酸化処理時間を、それぞれ１０秒、３０秒、３００秒としたときの、シリコン窒化層の電荷トラップ密度に関する酸化温度依存性を調べた結果を図１１に示す。
　図１０からわかるように、窒化温度を高くし、酸化処理を高温でかつ短時間で行うことによって電荷トラップ密度が向上している。これは、窒化温度が高く、シリコン窒化層が高品質な場合にこのシリコン窒化層の表面の酸化を行うと、酸化処理時間が短時間の場合では酸素がＳｉ－Ｎ結合を破壊するために働き、格子間Ｓｉが増加するためである。これに対して、酸化処理時間が長時間の場合では生成された欠陥を酸素終端するために電荷トラップ密度は低下する。
　一方、図１１に示すように、低温（室温）で形成したシリコン窒化層中には欠陥が沢山存在するため、酸化処理における酸素は初期段階から欠陥を補修する方向で機能する。そのために酸化することによる欠陥生成は起こりにくく、電荷トラップ膜としての機能は期待できない。なお、生産プロセスとしてのばらつきを少なくするために、酸化処理時間は、１秒以上であることが好ましい。
　以上説明したように、本実施形態によれば、微細化した場合でも保持特性の劣化を可及的に防止することができる。
（第２実施形態）
　次に、本発明の第２実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される不揮発性半導体記憶装置は、ＭＯＮＯＳ型の不揮発性メモリあって、複数のメモリセルを備えている。本実施形態のメモリの製造方法について図１２（ａ）乃至図１５（ｂ）を参照して説明する。図１２（ａ）乃至図１５（ｂ）は、本実施形態の製造方法の製造工程断面図であって、図１２（ａ）、図１２（ｃ）、図１２（ｅ）、図１３（ａ）、図１３（ｃ）、図１４（ａ）、図１４（ｃ）、図１５（ａ）は、図１２（ｂ）、図１２（ｄ）、図１２（ｆ）、図１３（ｂ）、図１３（ｄ）、図１４（ｂ）、図１４（ｄ）、図１５（ｂ）と、それぞれ互いに直交する断面を示している。
　まず、図１２（ａ）、図１２（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板２１を希ＨＦ処理し、シリコン基板２１の表面を水素により終端化する。その後、このシリコン基板２１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板２１の温度を７００℃にまで上げ、シリコン基板２１から水素を完全に脱離させる。
　次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２と、分圧３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板２１の表面を１０５０℃にして５０秒間維持する。これにより、図１２（ｃ）、図１２（ｄ）に示すように、シリコン基板２１上にトンネル絶縁膜となるシリコン酸化膜２２が形成される。
　次に、図１２（ｅ）、図１２（ｆ）に示すように、ジクロルシランとＮＨ３とを用いてシリコン酸化膜２２上にシリコン窒化層２４ａを１ｎｍ堆積する。このときのシリコン基板２１の温度は５５０℃以上であることが好ましい。本実施形態では、シリコン基板２１の温度を例えば７００℃とする。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板２１の表面を９５０℃にして１０秒間維持する。これにより、図１２（ｅ）、図１２（ｆ）に示すように、シリコン窒化層２４ａの表面が酸化されて格子間Ｓｉが発生し、シリコン酸窒化層２４ｂが形成される。この時、シリコン窒化層２４ａは面内方向に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。次に、ジクロルシランとＮＨ３とを用いてシリコン酸窒化層２４ｂ上にシリコン窒化層２４ｃを１ｎｍ堆積する。このときのシリコン基板２１の温度は５５０℃以上であることが好ましい。本実施形態では、シリコン基板２１の温度を例えば７００℃とする。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板２１の表面を９５０℃にして１０秒間維持する。これにより、シリコン窒化層２４ｃの表面が酸化されて格子間Ｓｉが発生し、シリコン酸窒化層２４ｄが形成される。この時、シリコン窒化層２４ｃは面内方向に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。続いて、ジクロルシランとＮＨ３とを用いてシリコン酸窒化層２４ｄ上にシリコン窒化層２４ｅを１ｎｍ堆積する。このときのシリコン基板２１の温度は５５０℃以上であることが好ましい。本実施形態では、シリコン基板２１の温度を例えば６３０℃とする。これにより、シリコン窒化層２４ａ、シリコン酸窒化層２４ｂ、シリコン窒化層２４ｃ、シリコン酸窒化層２４ｄ、シリコン窒化層２４ｅから成る電荷トラップ膜２４が形成される（図１２（ｅ）、図１２（ｆ））。なお、シリコン窒化層２４ｅもシリコン窒化層２４ａ、２４ｃと同様に、５５０℃以上の温度で形成されるため、面内方向に連続する層であって、良質なシリコン窒化層となる。
　その後、素子分離加工のためのマスク材２７を、ＣＶＤ法を用いて堆積する（図１３（ａ）、図１３（ｂ））。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材２７、電荷トラップ膜２４、トンネル絶縁膜２２を順次エッチング加工して、シリコン基板２１の上面の一部の領域を露出させる。そして、さらにシリコン基板２１の露出した領域をエッチングして、図１３（ｂ）に示すように、深さ１００ｎｍの素子分離溝２８を形成する。
　次に、全面に素子分離用のシリコン酸化膜２９を堆積して、素子分離溝２８を完全に埋め込む。その後、表面部分のシリコン酸化膜２９を、ＣＭＰ法を用いて除去して、シリコン酸化膜２９の表面を平坦化する。このとき、マスク材２７が露出する（図１３（ｃ）、図１３（ｄ））。
　次に、露出したマスク材２７を選択的にエッチング除去した後、シリコン酸化膜２９の露出した表面を希フッ酸溶液でエッチング除去する。その後、全面にブロック絶縁膜となる厚さ１５ｎｍのアルミナ層３０ａをＡＬＤ法で堆積する。このとき、ＡＬＤ法での成膜時の酸化剤により、アルミナ層３０ａに接する、電荷トラップ膜２４の最上層のシリコン窒化層２４ｅが酸化されて、極薄のシリコン酸窒化層３０ｂが形成される。すなわち、シリコン酸窒化層３０ｂと、アルミナ層３０ａとの２層構造を有する厚さ１６ｎｍのブロック絶縁膜３０が形成される（図１４（ａ）、図１４（ｂ））。
　次に、ＣＶＤ法を用いて、多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層と、タングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜３１を、制御ゲートとして形成する。さらに、ＲＩＥ法用のマスク材３２をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材３２、導電膜３１、ブロック絶縁膜３０、電荷トラップ膜２４、トンネル絶縁膜２２を順次エッチング加工して、ワード線方向の溝３３を形成した（図１４（ｃ）、図１４（ｄ））。これにより、電荷トラップ膜２４および制御ゲート３１の形状が確定する。
　最後に、マスク材３２、制御ゲート３１、ブロック絶縁膜３０、電荷トラップ膜２４、トンネル絶縁膜２２の露出した面に電極側壁酸化膜と呼ばれるシリコン酸化膜３４を熱酸化法で形成する（図１５（ａ）、図１５（ｂ））。その後、イオン注入法を用いてソース／ドレイン領域３５ａ、３５ｂを形成し、さらに、全面を覆うように層間絶縁膜３６をＣＶＤ法で形成する（図１５（ａ）、図１５（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリが完成する。
　本実施形態の製造方法によって製造されるメモリセルの電荷トラップ膜２４は、シリコン窒化層２４ａ、シリコン酸窒化層２４ｂ、シリコン窒化層２４ｃ、シリコン酸窒化層２４ｄ、シリコン窒化層２４ｅの５層構造を有している。これに対して、第１実施形態の製造方法によって製造されるメモリセルの電荷トラップ膜４は、シリコン窒化層４ａ、シリコン酸窒化層４ｂ、シリコン窒化層４ｃの３層構造を有している。すなわち、第１実施形態の製造方法は、トンネル絶縁膜上にシリコン窒化層を形成した後、酸化処理および窒化層の形成を１回行っている。これに対して、第２実施形態の製造方法においては、トンネル絶縁膜上にシリコン窒化層を形成した後、酸化処理および窒化層の形成を２回繰り返している。
　第２実施形態の製造方法によって製造されたメモリセルと、第１実施形態の製造方法によって製造されたメモリセルの書き込み消去特性を図１６に示す。図１６からわかるように、第２実施形態の製造方法によって製造されたメモリセルは、第１実施形態の製造方法によって製造されたメモリセルに比べて、書き込み消去特性ともに向上している。これは、シリコン窒化層の形成と酸化処理を二回繰り返すことによって、電荷トラップ膜の体積が増加し、トラップされる電荷量が増加したためである。
　第２実施形態の製造方法によって製造されたメモリセルに印加する電圧を変えて書き込み、消去を行った場合の特性の変化を図１７に示す。また、第１実施形態の製造方法によって製造されたメモリセルに印加する電圧を変えて書き込み、消去を行った場合の特性の変化を図１８に示す。どちらの実施形態の製造方法によって製造されたメモリセルにおいても、書き込みの場合、制御ゲートと基板との間に＋１８Ｖと、＋２０Ｖを印加し、消去の場合は制御ゲートと基板との間に－１８Ｖと、－２０Ｖを印加した。
　図１８からわかるように、第１実施形態の製造方法によって製造されたメモリセルでは、高電圧側での書き込み消去におけるフラットバンド電圧のシフト量ΔＶｆｂに飽和が生じている。しかし、図１７からわかるように、第２実施形態の製造方法のように、シリコン窒化層の形成と酸化処理を二回繰り返すことによって、高電圧側での書き込み消去におけるフラットバンド電圧のシフト量ΔＶｆｂの飽和は改善されている。これは捕獲された電荷量が第１実施形態の場合に比べて増加したことに加え、チャネルから距離の異なる電荷トラップ層２４ｅがもう一つ形成されているために、捕獲された電荷量に加えて、深さ方向でのΔＶｆｂの制御ができるようになったためである。
　また、第２実施形態の製造方法によって製造されたメモリセルと、第１実施形態の製造方法によって製造されたメモリセルのデータ保持特性を図１９に示す。このデータ保持特性は、ブロック絶縁膜の膜厚を変えた場合に、一定量の電荷を電荷トラップ膜に蓄積させて一定時間経った後に、電荷トラップ膜に蓄積された電荷量がどの程度の割合で減少したかを示す特性である。図１９に示す特性から、シリコン窒化層の形成と酸化処理を二回繰り返すことによって保持特性が向上していることがわかる。これは絶縁性の高い高品質なシリコン窒化層のバンドギャップ中に電荷が蓄積されることに加え、第１層のシリコン窒化層２４ａと、ブロック絶縁膜３０との間に、２層の高品質なシリコン窒化層２４ｃ、２４ｅを挟んだために保持特性が向上したこと、さらに荷電中心がブロック絶縁膜側から離れるために、ブロック絶縁膜側から抜ける電荷量が減少したためである。
　以上説明したように、本実施形態によれば、微細化した場合でも保持特性の劣化を可及的に防止することができる。
（第３実施形態）
　次に、本発明の第３実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される不揮発性半導体記憶装置は、ＭＯＮＯＳ型の不揮発性メモリあって、複数のメモリセルを備えている。本実施形態の半導体メモリの製造方法について図２０（ａ）乃至図２３（ｂ）を参照して説明する。図２０（ａ）乃至図２３（ｂ）は、本実施形態の製造方法の製造工程断面図であって、図２０（ａ）、図２０（ｃ）、図２０（ｅ）、図２１（ａ）、図２１（ｃ）、図２２（ａ）、図２２（ｃ）、図２３（ａ）は、図２０（ｂ）、図２０（ｄ）、図２０（ｆ）、図２１（ｂ）、図２１（ｄ）、図２２（ｂ）、図２２（ｄ）、図２３（ｂ）と、それぞれ互いに直交する断面を示している。
　まず、図２０（ａ）、図２０（ｂ）に示すように、所望の不純物をドーピングしたシリコン基板４１を希ＨＦ処理し、シリコン基板４１の表面を水素により終端化する。その後、このシリコン基板４１を成膜装置のチャンバーに置く。続いて、チャンバー内の雰囲気を、製造プロセス中にシリコンと反応もしくはエッチングしないガス（例えば、窒素ガス）のみにした後、シリコン基板４１の温度を７００℃にまで上げ、シリコン基板４１から水素を完全に脱離させる。
　次に、チャンバー内の雰囲気を、例えば分圧３０ＴｏｒｒのＮ２と、分圧３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板４１の表面を１０５０℃にして５０秒間維持する。これにより、図２０（ｃ）、図２０（ｄ）に示すように、シリコン基板４１上にシリコン酸化層４２ａが形成される。その後、Ｈ２Ｏ２とＨ２ＳＯ４の混合液であるＳＨを用いてシリコン酸化層４２ａの表面を処理する。続いて、ジシラン（Ｓｉ２Ｈ６）を用いてシリコン酸化層４２ａ上にアモルファスＳｉ層を２ｎｍ堆積する。次に、チャンバー内の雰囲気を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板４１の表面を７００℃にして１０秒間維持する。これにより、アモルファスシリコン層上にシリコン酸化膜４２ｂが形成される。次に、チャンバー内の雰囲気を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が３ＴｏｒｒのＯ２との混合雰囲気とし、シリコン基板４１の表面を１０００℃にして１５分間維持する。これにより、上記アモルファスシリコン層が結晶化し、Ｓｉの量子ドットが高密度に分布する微結晶層４３が形成される。これによって、シリコン酸化層４２ａ、微結晶層４３、シリコン酸化層４２ｂから成るトンネル絶縁膜４２が形成される。
　次に、図２０（ｅ）、図２０（ｆ）に示すように、ジクロルシランとＮＨ３とを用いてシリコン酸化層４２ｂ上にシリコン窒化層４４ａを１ｎｍ堆積する。このときのシリコン基板４１の温度は５５０℃以上であることが好ましい。本実施形態では、シリコン基板４１の温度を例えば７００℃とする。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板４１の表面を９５０℃にして１０秒間維持する。これにより、図２０（ｅ）、図２０（ｆ）に示すように、シリコン窒化層４４ａの表面が酸化されて格子間Ｓｉが発生し、シリコン酸窒化層４４ｂが形成される。この時、シリコン窒化層４４ａは面内方向に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。次に、ジクロルシランとＮＨ３とを用いてシリコン酸窒化層４４ｂ上にシリコン窒化層４４ｃを１ｎｍ堆積する。このときのシリコン基板４１の温度は５５０℃以上であることが好ましい。本実施形態では、シリコン基板４１の温度を例えば７００℃とする。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板４１の表面を９５０℃にして１０秒間維持する。これにより、シリコン窒化層４４ｃの表面が酸化されて格子間Ｓｉが発生し、シリコン酸窒化層４４ｄが形成される。この時、シリコン窒化層４４ｃは面内方向に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。次に、ジクロルシランとＮＨ３とを用いてシリコン酸窒化層４４ｄ上にシリコン窒化層４４ｅを１ｎｍ堆積する。このときのシリコン基板４１の温度は５５０℃以上であることが好ましい。本実施形態では、シリコン基板４１の温度を例えば６３０℃とする。これにより、シリコン窒化層４４ａ、シリコン酸窒化層４４ｂ、シリコン窒化層４４ｃ、シリコン酸窒化層４４ｄ、シリコン窒化層４４ｅの５層構造の電荷トラップ膜４４が形成される。なお、シリコン窒化層４４ｅも、シリコン窒化層４４ａ、４４ｃと同様に、５５０℃以上の温度で形成されるため、面内方向に連続する層であって、良質なシリコン窒化層となる。
　次に、素子分離加工のためのマスク材４７を、ＣＶＤ法で堆積する（図２１（ａ）、図２１（ｂ）。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材４７、電荷トラップ膜４４、トンネル絶縁膜４２を順次エッチング加工してシリコン基板４１の上面の一部の領域を露出させる。そして、さらにシリコン基板４１の露出した領域をエッチングして、図２１（ｂ）に示すように、深さ１００ｎｍの素子分離溝４８を形成する。その後、上記レジストマスクを除去する。
　次に、全面に素子分離用のシリコン酸化膜４９を堆積して、素子分離溝４８を完全に埋め込む。その後、表面部分のシリコン酸化膜４９をＣＭＰ法で除去して、表面を平坦化する。このとき、マスク材４７の上面が露出する（図２１（ｃ）、図２１（ｄ））。
　次に、露出したマスク材４７を選択的にエッチング除去した後、シリコン酸化膜４９の露出している表面を希フッ酸溶液でエッチング除去した。その後、全面に厚さ１５ｎｍのアルミナ層５０ａをＡＬＤ法で堆積する。このとき、ＡＬＤ法での成膜時の酸化剤により、電荷トラップ膜４４の最上層のシリコン窒化層４４ｅが酸化されて、極薄のシリコン酸窒化層５０ｂが形成され、シリコン酸窒化層５０ｂと、アルミナ層５０ａとの２層構造を有する厚さ１６ｎｍのブロック絶縁膜５０が形成される（図２２（ａ）、図２２（ｂ））。
　次に、ＣＶＤ法を用いて、制御ゲートとなる、多結晶シリコン層、タングステンシリサイド層を順次堆積し、多結晶シリコン層と、タングステンシリサイド層との２層構造を有する厚さ１００ｎｍの導電膜５１を形成する（図２２（ｃ）、図２２（ｄ））。さらに、ＲＩＥ用のマスク材５２をＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク材５２、導電膜５１、ブロック絶縁膜５０、電荷トラップ膜４４、トンネル絶縁膜４２を順次エッチング加工して、ワード線方向の溝５３を形成する（図２２（ｃ）、図２２（ｄ））。これにより、電荷トラップ膜４４および制御ゲート５１の形状が確定する。
　最後に、マスク材５２、制御ゲート５１、ブロック絶縁膜５０、電荷トラップ膜４４、トンネル絶縁膜４２の露出した面に、電極側壁酸化膜と呼ばれるシリコン酸化膜５４を熱酸化法で形成する（図２３（ａ）、図２３（ｂ））。その後、イオン注入法を用いてソース／ドレイン領域５５ａ、５５ｂを形成し、さらに、全面を覆うように層間絶縁膜５６をＣＶＤ法で形成する（図２３（ａ）、図２３（ｂ））。その後は、周知の方法で配線層等を形成して不揮発性半導体メモリセルが完成する。
　第３実施形態の製造方法によって製造されたメモリセルは、第２実施形態の製造方法によって製造されたメモリセルとは、電荷トラップ膜の構造は同じであるが、トンネル絶縁膜４２の構造が異なっている。すなわち、第３実施形態では、トンネル絶縁膜４２は、アモルファスシリコン層が結晶化し、ドットが高密度に分布する微結晶層４３を、シリコン酸化層４２ａと、シリコン酸化層４２ｂとによって挟んだ３層構造を有しているのに対して、第２実施形態ではトンネル絶縁膜２２は、シリコン酸化膜からなっている。
　このように、トンネル絶縁膜の構造のみが異なる、第３実施形態の製造方法および第２実施形態の製造方法によってそれぞれ製造されたメモリセルの書き込み消去特性を図２４に示す。図２４からわかるように、第３実施形態の製造方法によって製造されたメモリセルの方が、第２実施形態の製造方法によって製造されたメモリセルに比べて、書き込み消去特性ともに向上していることがわかる。これは、第３実施形態においては、トンネル絶縁膜として、導電性微粒子（Ｓｉ粒子）の層（微結晶層）と、この微結晶層を狭むように設けられる２つの絶縁層（ＳｉＯ２層）とを有する構造のトンネル絶縁膜（微結晶トンネル膜）とし、かつクーロンブロッケード条件、すなわち導電性微粒子（量子ドット）の直径が、急激にΔＥの大きくなる２ｎｍ以下のサイズとなる条件を満たしているので、書き込み、消去に利用される高電界側での電子、正孔の注入効率が向上したためである。微結晶トンネル膜は、図２５（ａ）に示すようにＳｉＯ２層中に粒径２ｎｍ以下のＳｉの量子ドットが含まれた構造をしている。このようにＳｉを量子ドット化することで、量子ドット中の電子、正孔の障壁がΔＥ＝ｅ２／２Ｃ（Ｃ：量子ドットの静電容量）だけ上昇するクーロンブロッケード効果が発現する特徴を持っている。このため、図２５（ｂ）に示すように、量子ドットの径ｄが小さくなるほどその上昇幅が大きくなる性質を有し、２ｎｍ以下で顕著な効果を発現する。
　また、第３実施形態の製造方法および第２実施形態の製造方法によってそれぞれ製造されたメモリセルのデータ保持特性を図２６に示す。図２６からわかるように、トンネル絶縁膜を微結晶トンネル膜とすることによって保持特性が向上している。これは、クーロンブロッケード効果によって、低電界側では電子、正孔が漏れにくくなる一方で、キャリアを注入する高電界側ではΔＥ（クーロンブロッケード効果によって上昇するＳｉの伝導帯、価電子帯のエネルギー障壁幅）の効果が小さくなり、同等の書き込み消去特性を実現できるからである。
　以上説明したように、本実施形態によれば、電荷トラップ膜からの電子の漏れが抑えられるので、微細化に伴う保持特性の劣化を可及的に防止することができる。
（第４実施形態）
　次に、本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を説明する。本実施形態の製造方法によって製造される不揮発性半導体記憶装置は、ドーピングされたポリシリコンなどからなる制御ゲートと、シリコン酸化膜などからなる層間絶縁膜を多重に堆積させた積層構造を有するＭＯＮＯＳ型の半導体メモリあって、複数のメモリセルを備えている。本実施形態の半導体メモリの製造方法について図２７乃至図２９を参照して説明する。
　まず、基板４０１上に、ドーピングされたポリシリコンなどからなる制御ゲート４０２と、シリコン酸化膜などからなる層間絶縁膜４０３とを多重に堆積させた積層構造４００を形成する（図２７）。続いて、この積層構造４００および基板４０１にドライエッチングで開口４０４を開ける（図２８）。続いて積層構造４００の開口が形成された以外の部分（外側、および上面）を図示しない保護膜で覆う。この積層構造をチャンバー内に置き、開口４０４の内壁に高誘電率絶縁膜やシリコン酸化膜からなるブロック絶縁膜４０５を形成する。
　次に、ジクロルシランとＮＨ３とを供給しながら、基板４０１の温度を例えば、７００℃とする。これにより、開口４０４の内壁に形成されたブロック絶縁膜４０５の内側（積層構造４００と反対側）の表面を覆うように層厚１ｎｍのシリコン窒化層４０６ａが形成される。なお、シリコン窒化層４０６ａの形成温度は、５５０℃以上にすることが好ましい。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＯ２との混合ガス雰囲気とし、シリコン基板の表面を９５０℃にして１０秒間維持する。これにより、シリコン窒化層４０６ａの内側（ブロック絶縁膜４０５と反対側）の表面が酸化されて格子間Ｓｉが発生し、シリコン酸窒化層４０６ｂが形成される。この時、シリコン窒化層４０６ａは面内方向に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。次に、ジクロルシランとＮＨ３とを供給し、シリコン酸窒化層４０６ｂの内側（シリコン窒化層４０６ａと反対側）の表面を覆うようにシリコン窒化層４０６ｃを１ｎｍ堆積する。このときの基板４０１の温度は５５０℃以上であることが好ましい。本実施形態では、基板４０１の温度を例えば７００℃とする。続いて、チャンバー内を、例えば分圧が３０ＴｏｒｒのＮ２と、分圧が０．０３ＴｏｒｒのＯ２との混合ガス雰囲気とし、基板４０１の表面を９５０℃にして１０秒間維持する。これにより、シリコン窒化層４０６ｃの内側（シリコン酸窒化層４０６ｂと反対側）の表面が酸化されて格子間Ｓｉが発生し、シリコン酸窒化層４０６ｄが形成される。この時、シリコン窒化層４０６ｃは面内方向に連続する層であって、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素となる構造を有している。次に、チャンバー内にジクロルシランとＮＨ３と供給して、シリコン酸窒化層４０６ｄの内側（シリコン窒化層４０６ｃと反対側）の表面を覆うようにシリコン窒化層４０６ｅを１ｎｍ堆積する。このときの基板４０１の温度は５５０℃以上であることが好ましい。本実施形態では、基板４０１の温度を例えば６３０℃とする。これにより、開口４０４の内壁にシリコン窒化層４０６ａ、シリコン酸窒化層４０６ｂ、シリコン窒化層４０６ｃ、シリコン酸窒化層４０６ｄ、シリコン窒化層４０６ｅの５層構造を有する電荷トラップ膜４０６が形成される。
　続いて、電荷トラップ膜４０６の内側（ブロック絶縁膜４０５と反対側）の表面を覆うようにシリコン酸化膜などからなるトンネル絶縁膜４１２を形成する。続いて、トンネル絶縁膜４１２の内側（電荷トラップ膜４０６と反対側）の表面を覆うようにアモルファスシリコンなどからなるチャネル半導体層４１３を形成する（図２９）。
　トンネル絶縁膜４１２は、ブロック絶縁膜４０５と同様の方法で形成したシリコン酸化膜、またはさらにそれらを一酸化窒素ガス雰囲気、アンモニアガス雰囲気、窒素プラズマ雰囲気で窒化したシリコン酸窒化膜を用いてもよい。さらに、ＯＮＯ構造のトンネル絶縁膜を用いる場合は、上記シリコン酸化膜の形成途中にＡＬＤ法、ＬＰＣＶＤ法、プラズマ窒化法を用いてシリコン窒化膜を形成すればよい。ＡＬＤ法では３００℃～５００℃、ＬＰＣＶＤ法では６００℃～８００℃の温度でジクロルシラン（ＳｉＨ２Ｃｌ２）と、アンモニア（ＮＨ３）とを用いて成膜すればよい。
　さらに、ＡＬＤ法やＣＶＤ法を用いればこれらのブロック絶縁膜、電荷トラップ膜、トンネル絶縁膜を同一装置内で一括成膜できるという利点ももつ。このことは、工程削減によるコスト削減に寄与するのみならず、各膜間に発生する余計な界面準位を低減できるため、書き込み消去ストレス印加後のセルの経時劣化を抑制できるというメリットがある。
　本実施形態の製造方法で形成したＭＯＮＯＳ構造を有するメモリセルと、第２実施形態の製造方法で製造したＭＯＮＯＳ構造を有するメモリセルの、書き込みおよび消去特性を図３０に示す。図３０からわかるように、第４実施形態の製造方法に製造されたメモリセルの方が、第２実施形態の製造方法によって製造されたメモリセルに比べて、書き込みおよび消去特性が大幅に改善されている。これは、電荷トラップ膜を包含するように制御ゲートが設けられるため、書き込みまたは消去の時に、ブロック絶縁膜側に比べてトンネル絶縁膜側に印加される電界が大きくなるためである。
　以上に説明したように、本実施形態によれば、電荷トラップ膜からの電子の漏れが抑えられるので、微細化に伴う保持特性の劣化を可及的に防止することができる。また、本実施形態の製造方法によって製造された構造の半導体メモリにすることによって、さらなるメモリウィンドウの拡大を図ることができる。
　なお、第４実施形態においては、ブロック絶縁膜４０５を形成した後は、第２実施形態で説明した製造工程と同じ工程を用いて電荷トラップ膜４０６を形成している。この電荷トラップ膜４０６の形成に、第１実施形態または第３実施形態で説明した電荷トラップ膜の製造工程と同じ工程を用いてもよい。
　なお、上記第１乃至第４実施形態においては、三配位の窒素結合を有するシリコン窒化層の形成は、ジクロルシランとＮＨ３とを用いて直接にシリコン窒化層を形成した。シリコン窒化層を直接に形成する代わりに、雰囲気が５５０℃以下の温度でアモルファスシリコンの生成が可能な温度で、アモルファスシリコン生成ガスを供給してアモルファスシリコン層を形成し、その後、５５０℃以上の温度で、上記アモルファスシリコン層を窒化してシリコン窒化層を形成してもよい。この方法は、本願発明者達によって発明され、本出願人によって既に特許出願されている（特願２００８－２２４４４８号）。

Claims (12)

  1. 　半導体基板上に第１絶縁膜を形成する工程と、
    　前記第１絶縁膜上に電荷トラップ膜を形成する工程と、
    　前記電荷トラップ膜上に第２絶縁膜を形成する工程と、
    　前記第２絶縁膜上に制御ゲートを形成する工程と、
    　を備え、
    　前記電荷トラップ膜を形成する工程は、
    　５５０℃以上の熱処理温度で前記第１絶縁膜上に第１窒化層を形成する工程と、
    　前記第１窒化層の表面を酸化処理して、前記第１窒化層上に第１酸窒化層を形成する工程と、
    　前記第１酸窒化層上に第２窒化層を形成する工程と、
    　を備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
  2. 　前記第１酸窒化層の形成する際の酸化処理は、９５０℃以上の温度かつ１０秒以下の時間で行うことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
  3. 　前記第１窒化層は、三配位の窒素結合を有し、窒素の第二近接原子として２個以上の窒素原子が存在することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
  4. 　前記第２窒化層の形成は、５５０℃以上の温度で行い、その後、
    　前記第２窒化層の表面を酸化処理して、前記第２窒化層上に第２酸窒化層を形成する工程と、
    　前記第２酸窒化層上に第３窒化層を形成する工程と、
    　を更に備えていることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
  5. 　前記第１窒化層を形成する工程は、
    　アモルファスシリコン層を形成する工程と、
    　前記アモルファスシリコン層を５５０℃以上の熱処理温度で窒化する工程と、
    　を備えていることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
  6. 　制御ゲートと、層間絶縁膜とが交互に積層された積層構造を形成する工程と、
    　前記制御ゲートおよび前記層間絶縁膜が積層された面に直交する方向に沿って前記積層構造を貫通する開口を形成する工程と、
    　前記積層構造の開口内の側面を覆うように前記開口内に第１絶縁膜を形成する工程と、
    　前記積層構造とは反対側の前記第１絶縁膜の面を覆うように前記開口内に電荷トラップ膜を形成する工程と、
    　前記第１絶縁膜とは反対側の前記電荷トラップ膜の面を覆うように前記開口内に第２絶縁膜を形成する工程と、
    　前記電荷トラップ膜とは反対側の前記第２絶縁膜の面を覆うように前記開口内に半導体層を形成する工程と、
    　を備え、
    　前記電荷トラップ膜を形成する工程は、
    　５５０℃以上の熱処理温度で、前記第１絶縁膜の前記面を覆うように第１窒化層を形成する工程と、
    　前記第１絶縁膜とは反対側の前記第１窒化層の表面を酸化処理して、前記第１窒化層の前記表面に第１酸窒化層を形成する工程と、
    　前記第１窒化層とは反対側の前記第１酸窒化層の面を覆うように第２窒化層を形成する工程と、
    　を備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
  7. 　半導体基板上に形成された第１絶縁膜と、
    　前記第１絶縁膜上に形成された第１窒化層と、前記第１窒化層上に形成された第１酸窒化層と、前記第１酸窒化層上に形成された第２窒化層と、を有する電荷トラップ膜と、
    　前記電荷トラップ膜上に形成された第２絶縁膜と、
    　前記第２絶縁膜上に形成された制御ゲートと、
    　を備えていることを特徴とする不揮発性半導体記憶装置。
  8. 　前記電荷トラップ膜は、前記第２窒化層上に形成された第２酸窒化層と、前記第２酸窒化層上に形成された第３窒化層と、を有していることを特徴とする請求項７記載の不揮発性半導体記憶装置。
  9. 　前記第１窒化層は、三配位の窒素結合を有し、窒素の第二近接原子として２個以上の窒素原子が存在することを特徴とする請求項７記載の不揮発性半導体記憶装置。
  10. 　前記第１絶縁膜は、第１および第２絶縁層と、前記第１絶縁層と前記第２絶縁層との間に挟まれ、クーロンブロッケード条件を満たす導電性微粒子の層と、を備えていることを特徴とする請求項７記載の不揮発性半導体記憶装置。
  11. 　前記電荷トラップ膜は、前記第１および第２絶縁膜との界面以外の膜中に酸素濃度のピークが存在していることを特徴とする請求項７記載の不揮発性半導体記憶装置。
  12. 　制御ゲートと、層間絶縁膜とが交互に積層され、前記制御ゲートおよび前記層間絶縁膜が積層された面に直交する方向に沿って形成された貫通孔を有する積層構造と、
    　前記積層構造の前記貫通孔内の側面を覆うように前記貫通孔内に形成された第１絶縁膜と、
    　　　前記積層構造とは反対側の前記第１絶縁膜の面を覆うように形
    　　　成された第１窒化層と、
    　　　前記第１絶縁膜とは反対側の前記第１窒化層の面を覆うように
    　　　形成された第１酸窒化層と、
    　　　前記第１窒化層とは反対側の前記第１酸窒化層の面を覆うよう
    　　　に形成された第２窒化層と、
    　を有する電荷トラップ膜と、
    　前記第１絶縁膜とは反対側の前記電荷トラップ膜の面を覆うように前記貫通孔内に形成された第２絶縁膜と、
    　前記電荷トラップ膜とは反対側の前記第２絶縁膜の面を覆うように前記貫通孔内に形成された半導体層と、
    　を備えていることを特徴とする不揮発性半導体記憶装置。
PCT/JP2010/050701 2009-01-28 2010-01-21 不揮発性半導体記憶装置およびその製造方法 WO2010087265A1 (ja)

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