CN109728099A - 一种闪存器件及其制造方法 - Google Patents

Abstract

本申请提供一种闪存器件及其制造方法，该闪存器件包括半导体衬底、浮栅、栅堆叠层和擦除栅，其中，浮栅形成在衬底上，浮栅的一侧为擦除栅区，另一侧为字线区，仅覆盖所述字线区一侧的浮栅上形成有栅堆叠层，其中栅堆叠层包括层叠的隔离层和控制栅，擦除栅区一侧的浮栅为阶梯结构，擦除栅区一侧的浮栅上覆盖有擦除栅。在本申请实施例中，可以通过为擦除栅施加电压进行浮栅中电子的擦除，由于擦除栅区一侧的浮栅为阶梯结构，则擦除栅区一侧的浮栅具有更多的尖角，这样在擦除栅上施加电压，将更容易擦除浮栅中的电子，因此擦除效率得以提高。

Description

一种闪存器件及其制造方法

技术领域

本申请涉及半导体器件及其制造领域，特别涉及一种闪存器件及其制造方法。

背景技术

随着半导体技术的不断发展，存储器得到了广泛的应用。浮栅型闪存是一种非易失性存储器，具有集成度高、存储速度快、易于擦除和重写等优点。

而随着闪存的应用越来越广泛，将闪存嵌入其他的应用系统芯片中成为闪存发展的另一个主要方向，在嵌入式的闪存中，通常采用分立栅的闪存器件，其具有低编程电压、编程效率高的优点，分立栅的闪存器件中的浮栅为非对称结构，一侧的浮栅伸出控制栅一部分，该侧浮栅的侧面将形成擦除栅。在该闪存器件中，通过在擦除栅上施加偏压，擦除浮栅中存储的电子，擦除的效率是衡量器件性能的重要指标。

发明内容

有鉴于此，本申请的目的在于提供一种闪存器件及其制造方法，提高闪存器件的擦除效率。

为实现上述目的，本申请提供了一种闪存器件，包括：

半导体衬底；

所述衬底上的浮栅，所述浮栅一侧为擦除栅区、另一侧为字线区；

仅覆盖所述字线区一侧的浮栅的栅堆叠层，所述栅堆叠层包括依次层叠的隔离层和控制栅，所述擦除栅区一侧的浮栅为阶梯结构；

覆盖所述擦除栅区一侧的浮栅的擦除栅。

可选的，还包括所述堆叠层侧壁上的侧壁保护层。

可选的，所述阶梯结构包括两级阶梯。

可选的，所述栅堆叠层还包括所述控制栅之上的控制栅保护层。

本申请实施例还提供了一种闪存器件的制造方法，所述方法包括：

提供半导体衬底；

在所述半导体衬底上形成浮栅以及所述浮栅上的栅堆叠层，所述栅堆叠层包括依次层叠的隔离层和控制栅，所述栅堆叠层一侧为擦除栅区、另一侧为字线区，所述栅堆叠层仅覆盖字线区一侧的浮栅，所述擦除栅区一侧的浮栅为阶梯结构；

形成覆盖所述擦除栅区一侧的浮栅的擦除栅。

可选的，在所述半导体衬底上形成浮栅以及所述浮栅上的栅堆叠层，包括：

在所述衬底上形成浮栅层，以及在所述浮栅层上形成图案化的栅堆叠层；

在所述擦除栅区一侧的栅堆叠层的侧壁上形成侧墙；

以所述侧墙为掩蔽，图案化所述浮栅层，以形成浮栅；

进行一次或多次阶梯形成工艺，所述阶梯形成工艺包括：去除部分厚度的所述侧墙，并以剩余的侧墙为掩蔽，去除部分厚度的浮栅，以在所述擦除栅区一侧的浮栅形成阶梯结构；

去除剩余的侧墙。

可选的，在所述擦除栅区一侧的栅堆叠层的侧壁上形成侧墙，包括：

利用侧墙工艺在所述栅堆叠的侧壁上形成侧墙；

在所述擦除栅区一侧的侧墙上形成掩膜层；

以所述掩膜层为掩蔽，去除所述字线区一侧的侧墙；

去除所述掩膜层。

可选的，所述提供半导体衬底的步骤中，所述半导体衬底上还形成有栅介质层；则，

在所述去除剩余的侧墙的步骤中，还包括：去除浮栅之外的栅介质层；

形成遂穿氧化物层，所述遂穿氧化物层覆盖所述擦除栅区一侧浮栅暴露的表面。

可选的，在所述擦除栅区一侧的栅堆叠层的侧壁上形成侧墙之前，还包括：

在所述栅堆叠层的侧壁上形成侧壁保护层。

可选的，所述侧壁保护层为氧化硅与氮化硅的叠层，所述侧墙为氧化硅。

本申请实施例提供的闪存器件及其制造方法中，闪存器件包括半导体衬底、浮栅、栅堆叠层和擦除栅，其中，浮栅形成在衬底上，浮栅的一侧为擦除栅区，另一侧为字线区，仅覆盖所述字线区一侧的浮栅上形成有栅堆叠层，其中栅堆叠层包括层叠的隔离层和控制栅，擦除栅区一侧的浮栅为阶梯结构，擦除栅区一侧的浮栅上覆盖有擦除栅。在本申请实施例中，可以通过为擦除栅施加电压进行浮栅中电子的擦除，由于擦除栅区一侧的浮栅为阶梯结构，则擦除栅区一侧的浮栅具有更多的尖角，这样在擦除栅上施加电压，将更容易擦除浮栅中的电子，因此擦除效率得以提高。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了根据本申请实施例的闪存器件的剖面示意图；

图2示出了根据本申请实施例的闪存器件的制造方法的流程示意图；

图3-18示出了根据本申请实施例的制造方法形成闪存器件的过程中器件剖面示意图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

此外，本申请可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

正如背景技术的描述，分立栅的闪存器件中的浮栅为非对称结构，一侧的浮栅伸出侧墙一部分，该侧浮栅的侧面将形成擦除栅，以便在擦除栅上施加电压，从而擦除浮栅中的电子。

随着分立栅的闪存器件的应用越来越广泛，对闪存器件的擦除效率也提出了更高的要求，发明人经过研究发现，浮栅的形貌对闪存器件的擦除效率有很大的影响。

为此，本申请实施例提供了一种存储器件及其制造方法，该闪存器件包括半导体衬底、浮栅、栅堆叠层和擦除栅，其中，浮栅形成在衬底上，浮栅的一侧为擦除栅区，另一侧为字线区，仅覆盖所述字线区一侧的浮栅上形成有栅堆叠层，其中栅堆叠层包括层叠的隔离层和控制栅，擦除栅区一侧的浮栅为阶梯结构，擦除栅区一侧的浮栅上覆盖有擦除栅。在本申请实施例中，可以通过为擦除栅施加电压进行浮栅中电子的擦除，由于擦除栅区一侧的浮栅为阶梯结构，则擦除栅区一侧的浮栅具有更多的尖角，这样在擦除栅上施加电压，将更容易擦除浮栅中的电子，擦除效率得以提高。

参考图1所示，为本申请实施例提供的一种闪存器件的剖面示意图，其中闪存器件包括：半导体衬底100、形成于衬底100上的浮栅103、仅覆盖字线区一侧的浮栅上的栅堆叠层110，以及覆盖擦除栅区一侧的浮栅的擦除栅142，其中，浮栅一侧为擦除栅区1102，另一侧为字线区1101。

在本申请优选实施例中，半导体衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，半导体衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。所述半导体衬底100可以已经形成有隔离区(图未示出)，隔离区可以包括二氧化硅或其他可以分开器件的有源区的材料。在本实施例中，所述衬底100为体硅衬底。

在衬底100上形成有浮栅103，在浮栅103的一侧为擦除栅区1102，另一侧为字线区1101。浮栅103例如可以是多晶硅。

可以理解的是，浮栅103和衬底100之间还可以形成有栅介质层102，栅介质层102可以是氧化硅。

在浮栅上形成有栅堆叠层110，栅堆叠层仅覆盖字线区一侧的浮栅103，也就是说，字线区1101一侧的浮栅103和擦除栅区1102一侧的浮栅103相对于栅堆叠层为非对称结构，即在擦除栅区1102一侧的浮栅103将突出栅堆叠层110，而字线区1101一侧的浮栅103并不突出栅堆叠层110。

在本申请实施例中，浮栅103在擦除栅区一侧为阶梯结构，即突出栅堆叠层110的部分浮栅103为阶梯结构，阶梯结构例如可以是两级阶梯、三级阶梯、四级阶梯等。阶梯结构可以包括在不同高度上的多个阶梯面，以及连接相邻阶梯面的侧墙面，阶梯面的数量决定阶梯结构的级数，例如具有两个阶梯面的阶梯结构为两级阶梯。其中，阶梯面可以沿着衬底100上表面呈水平状，也可以与衬底100的上表面有一定的倾角，各个阶梯面之间可以平行，也可以不平行，阶梯面可以是平面结构，也可以是不规则的曲面结构；各个侧墙面之间可以平行，也可以不平行，侧墙面可以是平面结构，也可以是不规则的曲面结构；侧墙面和与侧墙面相邻的阶梯面具有一定的夹角，形成向外凸起的尖角，向外凸起的尖角可以是直角，也可以是锐角或者钝角。

在阶梯结构为两级阶梯时，浮栅103具有两个尖角，在阶梯结构为三级阶梯时，浮栅103具有三个尖角，以此类推。通常来说，浮栅103中的电子会大量聚集在尖角中，这样在尖角的数量较多时，浮栅103中的电子聚集在擦除栅区一侧的表面，从而与擦除栅具有较短的距离，利于更快进行擦除，提高擦除效率。

具体的，栅堆叠层110可以包括隔离层104和控制栅106，其中控制栅106例如可以是多晶硅，隔离层104将浮栅层103'和控制栅106隔离开，可以为绝缘介质材料，例如可以为ONO(oxide nitride oxide)的叠层，即氧化物、氮化物和氧化物的叠层。

栅堆叠层110还可以包括控制栅106上的控制栅保护层108，该保护层108用于保护控制栅在后续工艺中不会受到损伤，控制栅保护层108可以为介质材料的单层或叠层结构，例如可以为氧化硅与氮化硅的叠层。

进一步的，栅堆叠层110的侧壁上可以形成有侧壁保护层，侧壁保护层可以为叠层结构，例如可以是依次层叠的氧化硅层112和氮化硅层114。

在闪存器件中，擦除栅区1102还形成有擦除栅142，用于擦除浮栅103中的电子，形成的擦除栅142覆盖擦除栅区一侧的浮栅103。此外，在闪存器件中，字线区1101还形成有字线140。

在对闪存器件进行擦除时，擦除栅142将偏置高压，字线140和控制栅106将保持低压，高压偏置使得载流子从浮栅103朝着擦除栅142运动，浮栅103中的电子从浮栅中去除，改变闪存器件的电压阈值以对应与擦除数据状态的电压阈值。

在擦除栅142和浮栅103之间还可以形成有遂穿氧化物层130，在字线140和浮栅104之间也可以形成有遂穿氧化物层130。遂穿氧化物层130的均匀性对擦除性能有直接的影响。

本申请实施例提供的闪存器件包括半导体衬底、浮栅、栅堆叠层和擦除栅，其中，浮栅形成在衬底上，浮栅的一侧为擦除栅区，另一侧为字线区，仅覆盖所述字线区一侧的浮栅上形成有栅堆叠层，其中栅堆叠层包括层叠的隔离层和控制栅，擦除栅区一侧的浮栅为阶梯结构，擦除栅区一侧的浮栅上覆盖有擦除栅。在本申请实施例中，可以通过为擦除栅施加电压进行浮栅中电子的擦除，由于擦除栅区一侧的浮栅为阶梯结构，则擦除栅区一侧的浮栅具有更多的尖角，这样在擦除栅上施加电压，将更容易擦除浮栅中的电子，因此擦除效率得以提高。

为了更好地理解本申请的技术方案和技术效果，以下将结合流程图2和附图3-18对具体的实施例进行详细的描述。

参考图2所示，为本申请实施例提供的一种闪存器件的制造方法的流程图，该方法包括以下步骤：

S101，提供半导体衬底100，参考图3所示。

半导体衬底100可以已经形成有隔离区(图未示出)，隔离区可以包括二氧化硅或其他可以分开器件的有源区的材料。在本申请实施例中，半导体衬底100为体硅衬底。

S102，在半导体衬底100上形成浮栅103以及浮栅103上的栅堆叠层110，所述栅堆叠层110包括依次层叠的隔离层104和控制栅106，所述栅堆叠层110一侧为擦除栅区1102、另一侧为字线区1101，所述栅堆叠层110仅覆盖字线区1101一侧的浮栅103，所述擦除栅区1102一侧的浮栅103为阶梯结构，参考图9所示。

在半导体衬底100上，参考图3所示，可以先沉积形成浮栅层103'，浮栅层103'例如可以是多晶硅层。在本申请实施例中，在形成浮栅层103'之前，还可以在半导体衬底100上形成栅介质层102，栅介质层102可以是氧化硅，可以通过热氧化工艺形成。

在形成浮栅层103'之后，参考图3所示，可以在浮栅层103'上形成图案化的栅堆叠层110，图案化后的栅堆叠层110一侧为擦除栅区1102、另一侧为字线区1101。其中，栅堆叠层110可以包括隔离层104和控制栅106，隔离层104为绝缘介质材料，控制栅106例如可以是多晶硅。当然，栅堆叠层110还可以包括控制栅保护层108。

形成图案化的栅堆叠层110可以具体为，在浮栅层103'上依次形成隔离层104、控制栅106和控制栅保护层108，然后依次进行控制栅保护层108、控制栅106和隔离层104的刻蚀，从而形成图案化的栅堆叠层110。在本申请实施例中，对控制栅保护层108、控制栅106和隔离层104的刻蚀方式可以是应离子刻蚀(RIE)的方法。

在形成图案化的栅堆叠层110后，还可以在栅堆叠层110的侧壁上形成侧壁保护层，侧壁保护层对堆叠层110起到保护及隔离作用，侧壁保护层可以为叠层结构，例如可以是依次层叠的氧化硅层112和氮化硅层114，参考图3所示。可以利用侧墙工艺形成，具体的，在依次沉积氧化硅层112和氮化硅层114后，可以进行氧化硅层112和氮化硅层114的刻蚀，从而在栅堆叠层110的侧壁上形成氧化硅层112和氮化硅层114层叠的侧壁保护层。

在形成栅堆叠层110后，还可以在栅堆叠层110擦除栅区一侧的侧壁上形成侧墙116，参考图7所示，在栅堆叠层上已经形成有侧壁保护层的情况下，侧墙116形成在侧壁保护层的外侧。通过以该侧墙116为掩蔽，进行浮栅层103'的刻蚀，从而，形成在擦除栅区一侧有突出的浮栅103。

为了形成擦除栅区一侧的侧墙116，在本申请实施例中，形成栅堆叠层110两侧的侧墙，而后去除字线区一侧的侧墙，保留擦除栅区一侧的侧墙116。为了避免在去除字线区一侧的侧墙时，尤其是采用湿法腐蚀的方式去除时，腐蚀溶液会将擦除栅区的侧墙116也受到损伤，可以在侧墙的侧壁上形成第一保护层118，参考图7所示。第一保护层118与侧墙116在去除字线区侧墙的工艺中是具有刻蚀选择性的，通过第一保护层118起到保护擦除栅区的侧墙116不被损耗的作用。

在具体的实施例中，可以通过一次各向异性刻蚀工艺形成栅堆叠层两侧的侧墙116及第一保护层118，具体可以包括以下步骤：首先，依次沉积侧墙材料层和第一保护层118，以覆盖浮栅103和栅堆叠层110，参考图4所示，侧墙材料层可以为介质材料的单层或叠层结构，该具体的实施例中，侧墙材料层116为氧化硅，第一保护层118可以为氮化硅，氮化硅与氧化硅具有较高的刻蚀选择性，尤其是在采用HF的溶液腐蚀去除氧化硅的侧墙时，具有高的刻蚀选择性；其次，对字线区1101和擦除栅区1102的第一保护层118和侧墙材料层进行各向异性刻蚀，例如RIE的方法，以形成栅堆叠层110两侧的侧壁上的侧墙116以及在所述侧墙116的侧壁形成第一保护层118，参考图5所示。

在具体的实施例中，还可以通过两次各向异性刻蚀工艺形成栅堆叠层两侧的侧墙116及第一保护层118(图未示出)，具体可以包括以下步骤：首先，沉积侧墙材料层，并进行侧墙材料层的各向异性刻蚀，例如RIE的方法，在栅堆叠层的侧壁上形成侧墙116；其次，沉积第一保护层，并进行第一保护层的各向异性刻蚀，在侧墙116的侧壁上形成第一保护层118。

在形成栅堆叠层两侧的侧墙116及第一保护层118后，可以去除字线区1101的第一保护层118和侧墙，保留栅擦除区1102的侧墙116及第一保护层118。第一保护层118与所述侧墙116在去除所述字线区侧墙116的工艺中具有刻蚀选择性。

具体的，可以先在栅擦除区1102的侧墙116及第一保护层118上覆盖第一掩膜层120，该第一掩膜层120可以为光刻胶，通过涂覆光刻胶，而后进行光刻来形成覆盖栅擦除区1102的第一掩膜层120，参考图6所示。

在形成第一掩膜层120后，可以以该第一掩膜层120为掩蔽，去除字线区1101的第一保护层118及侧墙，在具体的实施例中，侧墙为氧化硅，保护层为氮化硅，可以采用湿法腐蚀的方法进行去除，氧化硅与氮化硅具有高的刻蚀选择性。

其中，去除字线区1101的第一保护层118及侧墙，可以具体为，采用磷酸腐蚀去除字线区1101氮化硅的第一保护层118，采用氢氟酸腐蚀去除字线区1101氧化硅的侧墙116，在擦除栅区1102的侧墙116被第一保护层118覆盖，可以避免腐蚀溶液透过光刻胶的掩膜层120进入擦除栅区1102的侧墙，而造成擦除栅区1102的侧墙的侧壁损耗，确保形成浮栅的掩膜的侧向宽度，进而，提高形成的浮栅尺寸的均匀性。

在去除字线区1101的第一保护层118及侧墙后，将第一掩膜层120去除，形成仅存在于擦除栅区一侧的侧墙116和第一保护层118，如图7所示。

由于擦除栅区1102的侧墙116侧向形貌保持完好，如图8所示，在以该侧墙116为掩膜进行浮栅层103'的刻蚀，利于形成尺寸均匀性好的浮栅103。而后，在浮栅103的擦除栅区1102一侧形成台阶结构。

在具体的实施例中，可以进行一次或多次阶梯形成工艺，以使图案化的浮栅103具有阶梯结构，参考图9所示。具体的，可以去除部分厚度的侧墙，并以剩余的侧墙为掩蔽，去除部分厚度的浮栅103，以使在擦除栅区一侧的浮栅103形成阶梯结构。

以台阶结构为5级台阶为例，参考图10所示，可以先通过湿法腐蚀去除擦除栅区1102的第一保护层118和部分侧墙116，去除的第一保护层118和部分侧墙116的厚度，可以是第一保护层118和部分侧墙116总厚度的1/5，并以剩余的4/5厚的侧墙为掩蔽，去除部分厚度的浮栅103，以形成二级台阶，参考图11所示；再去除第一保护层118和部分侧墙116总厚度的1/5，并以剩余的3/5厚的侧墙为掩蔽，去除部分厚度的浮栅103，以形成三级台阶，参考图12所示；再去除第一保护层118和部分侧墙116总厚度的1/5，并以剩余的2/5厚的侧墙为掩蔽，去除部分厚度的浮栅103，以形成四级台阶，参考图13所示；再去除第一保护层118和部分侧墙116总厚度的1/5，并以剩余的1/5厚的侧墙为掩蔽，去除部分厚度的浮栅103，以形成五级台阶，参考图14所示。

在形成五级台阶之后，可以通过湿法腐蚀去除擦除栅区1102的剩余的1/5厚的侧墙116，至此，便形成了非对称结构的浮栅103，且在擦除栅区1102的浮栅103成阶梯结构，参考图9所示。

进一步的，若浮栅103和半导体衬底100之间形成有栅介质层102，则在对浮栅103进行刻蚀的过程中可以同时对浮栅103之外的栅介质层102进行部分或全部刻蚀，也可以在后续的步骤中，例如去除侧墙的步骤中将浮栅103之外的栅介质层102去除。

在去除剩余的侧墙116的步骤中，还可以形成遂穿氧化物层130，遂穿氧化物层130覆盖擦除栅区1102一侧浮栅103暴露的表面。在具体形成遂穿氧化物层130的工艺中，需要去除字线区的遂穿氧化物层130，尤其是采用湿法腐蚀去除时，会对擦除栅区的遂穿氧化物层130造成损耗，导致擦除栅区1102的遂穿氧化物层130的不均匀性，这会影响闪存器件的擦除性能。

为此，在本申请优选的实施例中，在形成遂穿氧化物层130时，在遂穿氧化物层130上形成第二保护层132，该第二保护层132与遂穿氧化物层130在去除字线区遂穿氧化物层130的工艺中具有刻蚀选择性，这样，在去除字线区遂穿氧化物层130时，该第二保护层132可以起到保护擦除栅区的遂穿氧化物层130的作用，避免了擦除栅区的遂穿氧化物层130的损耗。

具体的，可以依次沉积遂穿氧化物层130和第二保护层132，参考图15所示。遂穿氧化物层130为擦除操作时的遂穿层，对其质量有较高要求，可以采用等离子体增强化学的气相沉积法(PECVD)或低压力化学气相沉积法(LPCVD)等成膜质量较高的沉积方法，遂穿氧化物层130可以为氧化硅。进行遂穿氧化物层130的沉积后，沉积第二保护层132，第二保护层132可以为氮化硅。氮化硅与氧化硅具有较高的刻蚀选择性，尤其是在采用HF的溶液腐蚀去除氧化硅的侧墙时，具有高的刻蚀选择性。

在沉积遂穿氧化物层130和第二保护层132后，可以去除字线区1101的第二保护层132以及遂穿氧化物层130，参考图17所示。其中，第二保护层132与遂穿氧化物层130在去除字线区1101遂穿氧化物层130的工艺中具有刻蚀选择性。

为了去除字线区1101的第二保护层132以及遂穿氧化物层130，可以先在栅擦除区1102的第二保护层132上覆盖第二掩膜层122，如图16所示。该第二掩膜层122可以为光刻胶，通过涂覆光刻胶，而后进行光刻来形成覆盖栅擦除区1102的第二掩膜层122。

在形成第二掩膜层122后，以该第二掩膜层122为掩蔽，去除字线区1101的第二保护层132和遂穿氧化物层130，如图17所示。在具体的实施例中，可以采用磷酸腐蚀去除字线区1101氮化硅的第二保护层132，采用氢氟酸腐蚀去除字线区1101氧化硅的遂穿氧化物层130。擦除栅区1102的遂穿氧化物层130被第二保护层132覆盖，可以避免腐蚀溶液透过光刻胶的掩膜层122进入擦除栅区1102的遂穿氧化物层130，而造成擦除栅区1102的遂穿氧化物层130的损耗。

在去除字线区1101的第二保护层132以及遂穿氧化物层130后，可以去除第二保护层132，具体的，可以采用湿法腐蚀，例如磷酸溶液去除剩余的氮化硅的第二保护层132，如图18所示。通过该方法形成的遂穿氧化物层130，覆盖擦除栅区1102一侧浮栅103暴露的表面，即浮栅103突出栅堆叠层的部分的上表面及侧壁，以及擦除栅区1102的衬底100，还覆盖字线区1101一侧的栅堆叠层110的侧壁及浮栅103的侧壁。

S103，形成覆盖擦除栅区1102一侧的浮栅103的擦除栅142，参考图1所示。

在对浮栅103进行刻蚀后，或者在形成遂穿氧化物层130后，可以在擦除栅区1102形成擦除栅142，以及在所述字线区1101形成字线140，得到图1所示的闪存器件。具体的，可以通过沉积多晶硅，而后进行平坦化及回刻，来同时形成擦除栅区1102的擦除栅142，以及字线区1101字线140。

至此，形成了本申请实施例的闪存器件，之后，还可以进行其他的加工工艺，例如接触及电连线等。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种闪存器件，其特征在于，包括：

半导体衬底；

所述衬底上的浮栅，所述浮栅一侧为擦除栅区、另一侧为字线区；

仅覆盖所述字线区一侧的浮栅的栅堆叠层，所述栅堆叠层包括依次层叠的隔离层和控制栅，所述擦除栅区一侧的浮栅为阶梯结构；

覆盖所述擦除栅区一侧的浮栅的擦除栅。

2.根据权利要求1所述的器件，其特征在于，还包括所述堆叠层侧壁上的侧壁保护层。

3.根据权利要求1所述的器件，其特征在于，所述阶梯结构包括两级阶梯。

4.根据权利要求1所述的器件，其特征在于，所述栅堆叠层还包括所述控制栅之上的控制栅保护层。

5.一种闪存器件的制造方法，其特征在于，所述方法包括：

提供半导体衬底；

在所述半导体衬底上形成浮栅以及所述浮栅上的栅堆叠层，所述栅堆叠层包括依次层叠的隔离层和控制栅，所述栅堆叠层一侧为擦除栅区、另一侧为字线区，所述栅堆叠层仅覆盖字线区一侧的浮栅，所述擦除栅区一侧的浮栅为阶梯结构；

形成覆盖所述擦除栅区一侧的浮栅的擦除栅。

6.根据权利要求5所述的制造方法，其特征在于，在所述半导体衬底上形成浮栅以及所述浮栅上的栅堆叠层，包括：

在所述衬底上形成浮栅层，以及在所述浮栅层上形成图案化的栅堆叠层；

在所述擦除栅区一侧的栅堆叠层的侧壁上形成侧墙；

以所述侧墙为掩蔽，图案化所述浮栅层，以形成浮栅；

进行一次或多次阶梯形成工艺，所述阶梯形成工艺包括：去除部分厚度的所述侧墙，并以剩余的侧墙为掩蔽，去除部分厚度的浮栅，以在所述擦除栅区一侧的浮栅形成阶梯结构；

去除剩余的侧墙。

7.根据权利要求6所述的制造方法，其特征在于，在所述擦除栅区一侧的栅堆叠层的侧壁上形成侧墙，包括：

利用侧墙工艺在所述栅堆叠的侧壁上形成侧墙；

在所述擦除栅区一侧的侧墙上形成掩膜层；

以所述掩膜层为掩蔽，去除所述字线区一侧的侧墙；

去除所述掩膜层。

8.根据权利要求6所述的制造方法，其特征在于，所述提供半导体衬底的步骤中，所述半导体衬底上还形成有栅介质层；则，

在所述去除剩余的侧墙的步骤中，还包括：去除浮栅之外的栅介质层；

形成遂穿氧化物层，所述遂穿氧化物层覆盖所述擦除栅区一侧浮栅暴露的表面。

9.根据权利要求6-8中任一项所述的制造方法，其特征在于，在所述擦除栅区一侧的栅堆叠层的侧壁上形成侧墙之前，还包括：

在所述栅堆叠层的侧壁上形成侧壁保护层。

10.根据权利要求9所述的制造方法，其特征在于，所述侧壁保护层为氧化硅与氮化硅的叠层，所述侧墙为氧化硅。