JP2004214510A - 不揮発性半導体記憶装置とその製造方法 - Google Patents
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Abstract
【課題】浮遊電極間容量を低減することで、容量カップリングによるしきい値電圧の変動を抑制し、デバイス信頼性を向上させることができる不揮発性半導体記憶装置を提供する。
【解決手段】電気的に書き込み及び消去可能な不揮発性半導体記憶装置において、シリコン基板１と、シリコン基板１から突出するとともに、所定間隔で配設された複数の素子分離部１０１と、素子分離部１０１間に配置された浮遊電極１０２と、素子分離部１０１及び浮遊電極１０２の上に積層された制御電極１０４とを備え、隣接する浮遊電極１０２相互の間隔は、シリコン基板１側よりもシリコン基板１より離間した側で広くなるように形成されている。
【選択図】 図１
【解決手段】電気的に書き込み及び消去可能な不揮発性半導体記憶装置において、シリコン基板１と、シリコン基板１から突出するとともに、所定間隔で配設された複数の素子分離部１０１と、素子分離部１０１間に配置された浮遊電極１０２と、素子分離部１０１及び浮遊電極１０２の上に積層された制御電極１０４とを備え、隣接する浮遊電極１０２相互の間隔は、シリコン基板１側よりもシリコン基板１より離間した側で広くなるように形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に浮遊電極間容量を低減でき、デバイス信頼性を向上させることができるものに関する。
【０００２】
【従来の技術】
従来から記憶用ＬＳＩ等に不揮発性半導体記憶装置が用いられている。図５及び図６は不揮発性半導体記憶装置の製造工程を示す断面図である。不揮発性半導体記憶装置の製造工程には、素子分離形成工程及び浮遊電極形成工程が含まれている。
【０００３】
図５の（ａ），（ｂ）は、素子分離部を形成するための素子分離形成工程を示す断面図である。最初に、シリコン基板１上に、第１のシリコン酸化膜２、第１の多結晶シリコン膜３、シリコン窒化膜４、第２のシリコン酸化膜５を堆積する。そして、光蝕刻法によりフォトレジスト（不図示）を所望のパターンに加工し、このフォトレジストをマスクにしてＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法によりシリコン窒化膜４及び第２のシリコン酸化膜５をエッチング加工する。
【０００４】
次に、Ｏ２プラズマ中にシリコン基板１をさらし、フォトレジストを除去する。そして、第２のシリコン酸化膜５をマスクにして多結晶シリコン膜３、第１のシリコン酸化膜２、シリコン基板１をエッチング加工し、図５の（ａ）に示すように、シリコン基板１中に溝１ａを形成する。
【０００５】
次に、Ｏ２雰囲気で加熱し、数ｎｍの第３のシリコン酸化膜６を形成し、その後シリコン基板１中の溝１ａにＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）−ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により第４のシリコン酸化膜７を堆積する。そして、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）法により第４のシリコン酸化膜７を平坦化し、窒素雰囲気中で加熱する。次に、ＮＨ４Ｆ溶液に浸した後、図５の（ｂ）に示すようにリン酸処理により第４のシリコン窒化膜４を除去する。ここまでがＳＴＩ（素子分離）を形成する素子分離工程である。
【０００６】
次に、浮遊電極形成工程を行う。図６の（ａ）に示すように、減圧ＣＶＤ法によりリンが添加された第２の多結晶シリコン膜８及び第５のシリコン酸化膜９を堆積し、光蝕刻法によりフォトレジストＲを所望のパターンに加工する。このフォトレジストＲをマスク材としてＲＩＥ法により第５のシリコン酸化膜９をエッチング加工する。そして、Ｏ２プラズマ中にシリコン基板１をさらし、フォトレジストＲを除去する。
【０００７】
次に、図６の（ｂ）に示すように、減圧ＣＶＤ法により第６のシリコン酸化膜１０を堆積する。この第６のシリコン酸化膜１０をマスク材として第５のシリコン酸化膜９及び第６のシリコン酸化膜１０をエッチング加工する。次に第５のシリコン酸化膜９及び第６のシリコン酸化膜１０をマスク材として図６の（ｃ）に示すように、第２の多結晶シリコン８をＲＩＥ法によりエッチング加工する。
【０００８】
次に、フッ酸系のエッチング液により第５のシリコン酸化膜９及び第６のシリコン酸化膜１０を剥離する。次に薄いＮＨＦ４溶液に浸した後、ＯＮＯ膜（ＳｉＯ２−ＳｉＮ−ＳｉＯ２膜）１１を減圧ＣＶＤ法により堆積し、酸化雰囲気で熱処理を施す。次に、図６の（ｄ）に示すように絶縁層となる第３の多結晶シリコン膜１２を減圧ＣＶＤ法により堆積する。
【０００９】
なお、メモリセルアレイの断面に関し、隣接する浮遊電極間の幅が基板側より基板から離間した側が広くなっているものがある（例えば、特許文献１参照）。但し、このような構造・形状がとられた理由については特に説明はない。
【００１０】
【特許文献１】
特開２００１−１６０６１８号公報（図３Ｂ及び段落番号００２６，００２７）
【００１１】
【発明が解決しようとする課題】
上述した不揮発性半導体記憶装置の製造方法であると次のような問題があった。すなわち、浮遊電極形成工程において、浮遊電極の分離加工は素子分離領域上で行われる必要がある。このため、分離溝の幅は素子分離領域の幅とＰＥＰ（Ｐｈｏｔｏ Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ）の合わせズレ量に制約され、浮遊電極間隔を十分広く取ることができなかった。浮遊電極間隔が狭いと、浮遊電極間の容量カップリングによりしきい値電圧の変動が起こり、デバイス信頼性に深刻な影響を与える。
【００１２】
図７〜図９は、しきい値電圧の変動の原理を示す説明図である。すなわち、図７の（ａ）〜（ｃ）に示すように、不揮発性半導体記憶装置は、ＦＮトンネル電流により浮遊電極ＦＧに電荷を注入することで記憶を行っている。このとき、２値のＮＡＮＤ回路である場合には、図７の（ｂ）に示すように、電荷が「０」又は「１」に対応するため、Ｖｔｈが離れている。一方、例えば４値のＮＡＮＤ回路である場合には、図７の（ｃ）に示すように、電荷が「０１」，「００」，「１０」，「１１」となり、Ｖｔｈが近接することとなる。
【００１３】
このため、図８の（ａ），（ｂ）に示すように、浮遊電極に次々に書込みが行われ、電荷を保持している場合に、隣接した浮遊電極間で浮遊電極間容量が大きくなると、隣の浮遊電極の電荷の影響を受けて電位の変動が起こることがあり得る。
【００１４】
これは図８の（ｃ）に示すように、浮遊電極間容量が大きくなると、例えば「１０」を示す閾値電圧分布Ｍ１が、閾値電圧分布Ｍ２にシフトし、隣接する「００」を示す閾値電圧分布との間隔がｍ１からｍ２に狭まり、デバイスの信頼性を劣化させる要因となる。
【００１５】
図９は浮遊電極相互の干渉に伴う電位シフトΔＶｆｇを示す説明図である。すなわち、浮遊電極間容量は、隣接する浮遊電極間容量Ｃｆｇｘ，Ｃｆｇｘｙ，Ｃｆｇｙと、各部材との容量Ｃｔｕｎ，Ｃｏｎｏにより式（１）に基づいて算出される。
【００１６】
すなわち、
ΔＶｆｇ＝｛（ΔＶ１＋ΔＶ２）Ｃｆｇｘ＋ΔＶ４Ｃｆｇｙ＋（ΔＶ３＋ΔＶ５）Ｃｆｇｘｙ｝／（Ｃｔｕｎ＋Ｃｏｎｏ＋２Ｃｆｇｘ＋２Ｃｆｇｙ＋４Ｃｆｇｘｙ）…（１）
そこで本発明は、浮遊電極間容量を低減することで、容量カップリングによるしきい値電圧の変動を抑制し、デバイス信頼性を向上させることができる不揮発性半導体記憶装置及びその製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、本発明の不揮発性半導体記憶装置及びその製造方法は次のように構成されている。
【００１８】
（１）電気的に書き込み及び消去可能な不揮発性半導体記憶装置において、基板と、この基板から突出するとともに、所定間隔で配設された複数の素子分離部と、これら素子分離部間に配置された浮遊電極と、上記素子分離部及び上記浮遊電極の上に積層された絶縁層とを備え、隣接する浮遊電極相互の間隔は、上記基板側よりも上記基板より離間した側で広くなるように形成されていることを特徴とする。
【００１９】
（２）上記（１）に記載された不揮発性半導体記憶装置であって、上記間隔は、複数の段部で形成されていることを特徴とする。
【００２０】
（３）上記（２）に記載された不揮発性半導体記憶装置であって、上記段部のうち最も基板側の段部の厚さを除く各段部の厚さの合計が全段部の厚さの合計に対し１／３以上であること特徴とする。
【００２１】
（４）上記（２）に記載された不揮発性半導体記憶装置であって、上記浮遊電極の断面についての上記絶縁層側の外周長さの合計は、上記浮遊電極の断面についての厚さ方向と幅方向との合計に対し９０％以上であることを特徴とする。
【００２２】
（５）上記（１）に記載された不揮発性半導体記憶装置であって、上記素子分離部の上記基板から離間した側の面には凹部が形成され、この凹部内に上記絶縁層が形成されていることを特徴とする。
【００２３】
（６）上記（５）に記載された不揮発性半導体記憶装置であって、上記凹部は、開口部から底部にかけて深さ方向に直交する面の面積が狭くなることを特徴とする。
【００２４】
（７）基板上にこの基板から突出する素子分離部を形成する素子分離部形成工程と、上記基板及び上記素子分離部の上に多結晶シリコン層を形成する多結晶シリコン層形成工程と、上記多結晶シリコン層の上に第１のマスク材を形成する第１マスク材形成工程と、上記素子分離部の上面の領域内において、上記多結晶シリコン層の厚さの少なくとも１／３以上の深さまで上記多結晶シリコン層をエッチングする第１エッチング工程と、上記多結晶シリコン層の上に第２のマスク材を形成する第２マスク材形成工程と、上記第１エッチング工程によってエッチングされた領域内において、上記素子分離部まで上記多結晶シリコン層をエッチングする第２エッチング工程と、上記素子分離部及び上記多結晶シリコン層の上に絶縁層を形成する絶縁層形成工程とを備えていることを特徴とする。
【００２５】
【発明の実施の形態】
図１の（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００を示す断面図、図１の（ｂ）は一般的な不揮発性半導体記憶装置を示す断面図である。
【００２６】
不揮発性半導体記憶装置１００は、シリコン基板１と、このシリコン基板１に積層された第１のシリコン酸化膜２と、シリコン基板１に所定間隔で突設された素子分離部１０１と、これら素子分離部１０１間に設けられた浮遊電極１０２と、素子分離部１０１と浮遊電極１０２の上に設けられた境界層１０３と、この境界層１０３の上に積層された制御電極１０４とを備えている。
【００２７】
なお、素子分離部１０１は第４のシリコン酸化膜７、浮遊電極１０２は第１の多結晶シリコン３と第２の多結晶シリコン８、境界層１０３はＯＮＯ膜２１、制御電極１０４は第３の多結晶シリコン膜２２から形成されている。
【００２８】
境界層１０３は、素子分離部１０１上で２段の段状に形成されており、厚さ方向に直交する幅方向の長さが、シリコン基板１側で短く、シリコン基板１から離間した側で長く形成されている。なお、境界層１０３の各部の寸法は図１の（ａ）に示すように形成されている。したがって、境界層１０３に接する浮遊電極１０２の外周長さＬは、
Ｌ＝２（ａ１＋ａ２）＋（ｂ１＋２ｂ２） …（２）
で示され、図１の（ｂ）における深さ方向の長さａと幅方向の長さｂとの合計にほぼ相当している。
【００２９】
このような不揮発性半導体記憶装置１００は、図２の（ａ）〜（ｅ）に示す浮遊電極形成工程により製造される。なお、浮遊電極形成工程の前工程である素子分離形成工程は図５で示したものと同一であるので説明は省略する。
【００３０】
図２の（ａ）に示すように、減圧ＣＶＤ法によりリンが添加された第２の多結晶シリコン膜８を厚さＴとなるまで、第５のシリコン酸化膜９を所定の厚さまで堆積し、光蝕刻法によりフォトレジストＲを所望のパターンに加工する。このフォトレジストＲをマスク材としてＲＩＥ法により第５のシリコン酸化膜９をエッチング加工する。
【００３１】
さらに、図２の（ｂ）に示すように、ＲＩＥ法により第２の多結晶シリコン８の掘り込み深さＤとなるまで掘り込み、第２の多結晶シリコン８が抜け切る前にＲＩＥ法によるエッチング加工を止める。このとき第２の多結晶シリコン８の掘り込み深さＤは、加工前の多結晶シリコン８の厚さＴの１／３以上とする。この理由については後述する。
【００３２】
次に、Ｏ２プラズマ中にシリコン基板１をさらし、フォトレジストＲを除去する。そして、図２の（ｃ）に示すように、減圧ＣＶＤ法により第６のシリコン酸化膜１０を堆積する。この第６のシリコン酸化膜１０をマスク材として第５のシリコン酸化膜９及び第６のシリコン酸化膜１０をエッチング加工する。次に第５のシリコン酸化膜９及び第６のシリコン酸化膜１０をマスク材として図２の（ｄ）に示すように第２の多結晶シリコン８をＲＩＥ法によりエッチング加工する。このとき、第２の多結晶シリコン８は先ほど抜け切らずに残しておいた部分が加工される。このときのマスクの開口幅は、第２の多結晶シリコンを途中まで掘り込んだときより狭く、第２の多結晶シリコン８の加工形状は、階段形状になる。
【００３３】
次に、フッ酸系のエッチング液により第５のシリコン酸化膜９及び第６のシリコン酸化膜１０を剥離する。次に薄いＮＨＦ４溶液に浸した後、ＯＮＯ膜２１を減圧ＣＶＤ法により堆積し酸化雰囲気で熱処理を施す。次に、図２の（ｅ）に示すように第３の多結晶シリコン膜２２を減圧ＣＶＤ法により堆積する。
【００３４】
このような不揮発性半導体記憶装置１００は、次のような効果がある。すなわち、浮遊電極１０２と制御電極１０４の境界である境界層１０３が階段状に形成されており、浮遊電極１０２の下部（シリコン基板１側）での浮遊電極１０２相互の間隔よりも、浮遊電極１０２の上部（シリコン基板１から離間した側）での間隔が大きくなっている。
【００３５】
このため、浮遊電極１０２間の静電容量を低減できるとともに、素子分離部１０１に対する境界層１０３の合せ位置を従来と同じ精度で位置決めすることができる。また、浮遊電極１０２の断面積を小さくすることにより、対向する浮遊電極１０２との間での静電容量をも低減できる。
【００３６】
一方、制御電極−浮遊電極間容量を決める要素である、浮遊電極１０２の外周長さＬは、上述したように、図１の（ｂ）における深さ方向の長さａと幅方向の長さｂとの合計にほぼ相当している。すなわち、境界層１０３を段状に形成することで、外周長さＬを十分に確保することができることから、制御電極−浮遊電極間容量は低下せず、浮遊電極間容量のみを低減できる。なお、制御電極−浮遊電極間容量が低下すると制御電極１０４の書き込み電圧を高くする必要がある。書き込み電圧を高くすると、耐圧劣化の原因となる。
【００３７】
境界層１０３の段は２段としたが３段以上であってもよく、外周長さＬについては９０％以上確保されていればテーパ状にしてもよい。なお、９０％以上としたのは、制御電極−浮遊電極間容量の低下を１０％以下に抑制し、プロセスばらつきによる制御電極−浮遊電極間容量の変動幅（１０％）に比べて低くできるためである。
【００３８】
次に、第２の多結晶シリコン８の掘り込み深さＤを、加工前の多結晶シリコン８の厚さＴの１／３以上とした理由について説明する。図３は、Ｄ／Ｔと浮遊電極間容量との関係をシミュレーションしたものである。ここでは、Ｄ／Ｔが０のときの浮遊電極間容量を１に規格化している。図３からわかるように１回目の多結晶シリコン掘り込みでＤ／Ｔが１／３以上となるように掘り込んだ場合、Ｄ／Ｔが０のときに比べて１０．５％の浮遊電極間容量が低減する。
【００３９】
浮遊電極間容量は、多結晶シリコンの膜厚やエッチングの加工等のプロセスばらつきにより±１０％程度のばらつきを持つ（図３中Ｐの範囲）。階段加工形状でもＤ／Ｔが１／３以下の場合、浮遊電極間容量の低減効果は１０％以下で容量ばらつき分より小さいので、デバイス特性の向上（しきい値電圧変動の低減）が期待できない。したがって、容量ばらつきの幅よりも大きい容量低減効果を得るためには、Ｄ／Ｔとして１／３以上が必要となる。
【００４０】
上述したように本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００によれば、浮遊電極１０２下部での浮遊電極間隔は狭く、浮遊電極１０２上部での間隔を広くすることにより、境界層１０３の位置決め精度を従来と同等にすることができるとともに、隣接する浮遊電極１０２間の静電容量を低減し、浮遊電極１０２間の容量カップリングによるしきい値電圧変動を小さくすることができる。また、浮遊電極１０２の断面積を小さくできるので、対向する浮遊電極１０２間の静電容量を低減し、浮遊電極間の容量カップリングによるしきい値電圧変動を小さくすることができる。
【００４１】
さらに、制御電極−浮遊電極間容量低下による接合の耐圧劣化を抑制しながら、浮遊電極１０２間の容量カップリングによるしきい値変動を小さくすることができる。
【００４２】
図４の（ａ），（ｂ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一部を示す図である。なお、第１の実施の形態における図２の（ｄ）までは同じ工程をとるため詳細な説明は省略する。
【００４３】
図４の（ａ）に示すように、シリコン酸化膜９，１０をマスク材として第４のシリコン酸化膜７を断面Ｖ字状に掘り込み凹部７ａを形成する。ここで断面Ｖ字状とは、凹部７ａ開口部から底部にかけて幅方向の断面積が狭くなることを意味し、底部が平らな断面台形状であってもよい。
【００４４】
次に、フッ酸系のエッチング液により第５のシリコン酸化膜９及び第６のシリコン酸化膜１０を剥離する。次に薄いＮＨＦ４溶液に浸した後、ＯＮＯ（ＳｉＯ２，ＳｉＮ，ＳｉＯ２）膜１１を減圧ＣＶＤ法により堆積し酸化雰囲気で熱処理を施す。次に、図４の（ｂ）に示すように、第３の多結晶シリコン膜１２を減圧ＣＶＤ法により堆積する。
【００４５】
このように構成された不揮発性半導体記憶装置１１０によれば、凹部７ａに埋め込まれる制御電極１０４とシリコン基板１との電気的なショートを抑制することができる。この場合、凹部７ａを形成しない場合に比べて浮遊電極間容量を３５％低減することができる。これは、凹部７ａにＯＮＯ膜１１を挟んで第３の多結晶シリコン膜１２が埋め込まれることにより、浮遊電極間の下からの回り込み容量を低減できるからである。
【００４６】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変形実施可能であるのは勿論である。
【００４７】
【発明の効果】
本発明によれば、浮遊電極間容量を低減することで、容量カップリングによるしきい値電圧の変動を抑制し、デバイス信頼性を向上させることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置を示す断面図、（ｂ）は比較例に係る不揮発性半導体記憶装置を示す断面図である。
【図２】同不揮発性半導体記憶装置の製造工程（浮遊電極形成工程）を示す断面図。
【図３】同不揮発性半導体記憶装置における加工前の多結晶シリコンの厚さＴに対する第２の多結晶シリコンの掘り込み深さＤの割合と浮遊電極間容量との関係を示す説明図。
【図４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置を示す断面図。
【図５】一般的な不揮発性半導体記憶装置の製造工程（素子分離形成工程）を示す断面図。
【図６】従来の不揮発性半導体記憶装置の製造工程（浮遊電極形成工程）を示す断面図。
【図７】浮遊電極間の電位シフトの原理について示す説明図。
【図８】浮遊電極間の電位シフトの原理について示す説明図。
【図９】浮遊電極間の電位シフトの原理について示す説明図。
【符号の説明】
１…シリコン基板、２…第１のシリコン酸化膜、７…第４のシリコン酸化膜、８…第２の多結晶シリコン、２１…ＯＮＯ膜、２２…第３の多結晶シリコン膜、１００…不揮発性半導体記憶装置、１０１…素子分離部、１０２…浮遊電極、１０３…境界層、１０４…制御電極。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に浮遊電極間容量を低減でき、デバイス信頼性を向上させることができるものに関する。
【０００２】
【従来の技術】
従来から記憶用ＬＳＩ等に不揮発性半導体記憶装置が用いられている。図５及び図６は不揮発性半導体記憶装置の製造工程を示す断面図である。不揮発性半導体記憶装置の製造工程には、素子分離形成工程及び浮遊電極形成工程が含まれている。
【０００３】
図５の（ａ），（ｂ）は、素子分離部を形成するための素子分離形成工程を示す断面図である。最初に、シリコン基板１上に、第１のシリコン酸化膜２、第１の多結晶シリコン膜３、シリコン窒化膜４、第２のシリコン酸化膜５を堆積する。そして、光蝕刻法によりフォトレジスト（不図示）を所望のパターンに加工し、このフォトレジストをマスクにしてＲＩＥ（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）法によりシリコン窒化膜４及び第２のシリコン酸化膜５をエッチング加工する。
【０００４】
次に、Ｏ２プラズマ中にシリコン基板１をさらし、フォトレジストを除去する。そして、第２のシリコン酸化膜５をマスクにして多結晶シリコン膜３、第１のシリコン酸化膜２、シリコン基板１をエッチング加工し、図５の（ａ）に示すように、シリコン基板１中に溝１ａを形成する。
【０００５】
次に、Ｏ２雰囲気で加熱し、数ｎｍの第３のシリコン酸化膜６を形成し、その後シリコン基板１中の溝１ａにＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）−ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法により第４のシリコン酸化膜７を堆積する。そして、ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈ）法により第４のシリコン酸化膜７を平坦化し、窒素雰囲気中で加熱する。次に、ＮＨ４Ｆ溶液に浸した後、図５の（ｂ）に示すようにリン酸処理により第４のシリコン窒化膜４を除去する。ここまでがＳＴＩ（素子分離）を形成する素子分離工程である。
【０００６】
次に、浮遊電極形成工程を行う。図６の（ａ）に示すように、減圧ＣＶＤ法によりリンが添加された第２の多結晶シリコン膜８及び第５のシリコン酸化膜９を堆積し、光蝕刻法によりフォトレジストＲを所望のパターンに加工する。このフォトレジストＲをマスク材としてＲＩＥ法により第５のシリコン酸化膜９をエッチング加工する。そして、Ｏ２プラズマ中にシリコン基板１をさらし、フォトレジストＲを除去する。
【０００７】
次に、図６の（ｂ）に示すように、減圧ＣＶＤ法により第６のシリコン酸化膜１０を堆積する。この第６のシリコン酸化膜１０をマスク材として第５のシリコン酸化膜９及び第６のシリコン酸化膜１０をエッチング加工する。次に第５のシリコン酸化膜９及び第６のシリコン酸化膜１０をマスク材として図６の（ｃ）に示すように、第２の多結晶シリコン８をＲＩＥ法によりエッチング加工する。
【０００８】
次に、フッ酸系のエッチング液により第５のシリコン酸化膜９及び第６のシリコン酸化膜１０を剥離する。次に薄いＮＨＦ４溶液に浸した後、ＯＮＯ膜（ＳｉＯ２−ＳｉＮ−ＳｉＯ２膜）１１を減圧ＣＶＤ法により堆積し、酸化雰囲気で熱処理を施す。次に、図６の（ｄ）に示すように絶縁層となる第３の多結晶シリコン膜１２を減圧ＣＶＤ法により堆積する。
【０００９】
なお、メモリセルアレイの断面に関し、隣接する浮遊電極間の幅が基板側より基板から離間した側が広くなっているものがある（例えば、特許文献１参照）。但し、このような構造・形状がとられた理由については特に説明はない。
【００１０】
【特許文献１】
特開２００１−１６０６１８号公報（図３Ｂ及び段落番号００２６，００２７）
【００１１】
【発明が解決しようとする課題】
上述した不揮発性半導体記憶装置の製造方法であると次のような問題があった。すなわち、浮遊電極形成工程において、浮遊電極の分離加工は素子分離領域上で行われる必要がある。このため、分離溝の幅は素子分離領域の幅とＰＥＰ（Ｐｈｏｔｏ Ｅｔｃｈｉｎｇ Ｐｒｏｃｅｓｓ）の合わせズレ量に制約され、浮遊電極間隔を十分広く取ることができなかった。浮遊電極間隔が狭いと、浮遊電極間の容量カップリングによりしきい値電圧の変動が起こり、デバイス信頼性に深刻な影響を与える。
【００１２】
図７〜図９は、しきい値電圧の変動の原理を示す説明図である。すなわち、図７の（ａ）〜（ｃ）に示すように、不揮発性半導体記憶装置は、ＦＮトンネル電流により浮遊電極ＦＧに電荷を注入することで記憶を行っている。このとき、２値のＮＡＮＤ回路である場合には、図７の（ｂ）に示すように、電荷が「０」又は「１」に対応するため、Ｖｔｈが離れている。一方、例えば４値のＮＡＮＤ回路である場合には、図７の（ｃ）に示すように、電荷が「０１」，「００」，「１０」，「１１」となり、Ｖｔｈが近接することとなる。
【００１３】
このため、図８の（ａ），（ｂ）に示すように、浮遊電極に次々に書込みが行われ、電荷を保持している場合に、隣接した浮遊電極間で浮遊電極間容量が大きくなると、隣の浮遊電極の電荷の影響を受けて電位の変動が起こることがあり得る。
【００１４】
これは図８の（ｃ）に示すように、浮遊電極間容量が大きくなると、例えば「１０」を示す閾値電圧分布Ｍ１が、閾値電圧分布Ｍ２にシフトし、隣接する「００」を示す閾値電圧分布との間隔がｍ１からｍ２に狭まり、デバイスの信頼性を劣化させる要因となる。
【００１５】
図９は浮遊電極相互の干渉に伴う電位シフトΔＶｆｇを示す説明図である。すなわち、浮遊電極間容量は、隣接する浮遊電極間容量Ｃｆｇｘ，Ｃｆｇｘｙ，Ｃｆｇｙと、各部材との容量Ｃｔｕｎ，Ｃｏｎｏにより式（１）に基づいて算出される。
【００１６】
すなわち、
ΔＶｆｇ＝｛（ΔＶ１＋ΔＶ２）Ｃｆｇｘ＋ΔＶ４Ｃｆｇｙ＋（ΔＶ３＋ΔＶ５）Ｃｆｇｘｙ｝／（Ｃｔｕｎ＋Ｃｏｎｏ＋２Ｃｆｇｘ＋２Ｃｆｇｙ＋４Ｃｆｇｘｙ）…（１）
そこで本発明は、浮遊電極間容量を低減することで、容量カップリングによるしきい値電圧の変動を抑制し、デバイス信頼性を向上させることができる不揮発性半導体記憶装置及びその製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決し目的を達成するために、本発明の不揮発性半導体記憶装置及びその製造方法は次のように構成されている。
【００１８】
（１）電気的に書き込み及び消去可能な不揮発性半導体記憶装置において、基板と、この基板から突出するとともに、所定間隔で配設された複数の素子分離部と、これら素子分離部間に配置された浮遊電極と、上記素子分離部及び上記浮遊電極の上に積層された絶縁層とを備え、隣接する浮遊電極相互の間隔は、上記基板側よりも上記基板より離間した側で広くなるように形成されていることを特徴とする。
【００１９】
（２）上記（１）に記載された不揮発性半導体記憶装置であって、上記間隔は、複数の段部で形成されていることを特徴とする。
【００２０】
（３）上記（２）に記載された不揮発性半導体記憶装置であって、上記段部のうち最も基板側の段部の厚さを除く各段部の厚さの合計が全段部の厚さの合計に対し１／３以上であること特徴とする。
【００２１】
（４）上記（２）に記載された不揮発性半導体記憶装置であって、上記浮遊電極の断面についての上記絶縁層側の外周長さの合計は、上記浮遊電極の断面についての厚さ方向と幅方向との合計に対し９０％以上であることを特徴とする。
【００２２】
（５）上記（１）に記載された不揮発性半導体記憶装置であって、上記素子分離部の上記基板から離間した側の面には凹部が形成され、この凹部内に上記絶縁層が形成されていることを特徴とする。
【００２３】
（６）上記（５）に記載された不揮発性半導体記憶装置であって、上記凹部は、開口部から底部にかけて深さ方向に直交する面の面積が狭くなることを特徴とする。
【００２４】
（７）基板上にこの基板から突出する素子分離部を形成する素子分離部形成工程と、上記基板及び上記素子分離部の上に多結晶シリコン層を形成する多結晶シリコン層形成工程と、上記多結晶シリコン層の上に第１のマスク材を形成する第１マスク材形成工程と、上記素子分離部の上面の領域内において、上記多結晶シリコン層の厚さの少なくとも１／３以上の深さまで上記多結晶シリコン層をエッチングする第１エッチング工程と、上記多結晶シリコン層の上に第２のマスク材を形成する第２マスク材形成工程と、上記第１エッチング工程によってエッチングされた領域内において、上記素子分離部まで上記多結晶シリコン層をエッチングする第２エッチング工程と、上記素子分離部及び上記多結晶シリコン層の上に絶縁層を形成する絶縁層形成工程とを備えていることを特徴とする。
【００２５】
【発明の実施の形態】
図１の（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００を示す断面図、図１の（ｂ）は一般的な不揮発性半導体記憶装置を示す断面図である。
【００２６】
不揮発性半導体記憶装置１００は、シリコン基板１と、このシリコン基板１に積層された第１のシリコン酸化膜２と、シリコン基板１に所定間隔で突設された素子分離部１０１と、これら素子分離部１０１間に設けられた浮遊電極１０２と、素子分離部１０１と浮遊電極１０２の上に設けられた境界層１０３と、この境界層１０３の上に積層された制御電極１０４とを備えている。
【００２７】
なお、素子分離部１０１は第４のシリコン酸化膜７、浮遊電極１０２は第１の多結晶シリコン３と第２の多結晶シリコン８、境界層１０３はＯＮＯ膜２１、制御電極１０４は第３の多結晶シリコン膜２２から形成されている。
【００２８】
境界層１０３は、素子分離部１０１上で２段の段状に形成されており、厚さ方向に直交する幅方向の長さが、シリコン基板１側で短く、シリコン基板１から離間した側で長く形成されている。なお、境界層１０３の各部の寸法は図１の（ａ）に示すように形成されている。したがって、境界層１０３に接する浮遊電極１０２の外周長さＬは、
Ｌ＝２（ａ１＋ａ２）＋（ｂ１＋２ｂ２） …（２）
で示され、図１の（ｂ）における深さ方向の長さａと幅方向の長さｂとの合計にほぼ相当している。
【００２９】
このような不揮発性半導体記憶装置１００は、図２の（ａ）〜（ｅ）に示す浮遊電極形成工程により製造される。なお、浮遊電極形成工程の前工程である素子分離形成工程は図５で示したものと同一であるので説明は省略する。
【００３０】
図２の（ａ）に示すように、減圧ＣＶＤ法によりリンが添加された第２の多結晶シリコン膜８を厚さＴとなるまで、第５のシリコン酸化膜９を所定の厚さまで堆積し、光蝕刻法によりフォトレジストＲを所望のパターンに加工する。このフォトレジストＲをマスク材としてＲＩＥ法により第５のシリコン酸化膜９をエッチング加工する。
【００３１】
さらに、図２の（ｂ）に示すように、ＲＩＥ法により第２の多結晶シリコン８の掘り込み深さＤとなるまで掘り込み、第２の多結晶シリコン８が抜け切る前にＲＩＥ法によるエッチング加工を止める。このとき第２の多結晶シリコン８の掘り込み深さＤは、加工前の多結晶シリコン８の厚さＴの１／３以上とする。この理由については後述する。
【００３２】
次に、Ｏ２プラズマ中にシリコン基板１をさらし、フォトレジストＲを除去する。そして、図２の（ｃ）に示すように、減圧ＣＶＤ法により第６のシリコン酸化膜１０を堆積する。この第６のシリコン酸化膜１０をマスク材として第５のシリコン酸化膜９及び第６のシリコン酸化膜１０をエッチング加工する。次に第５のシリコン酸化膜９及び第６のシリコン酸化膜１０をマスク材として図２の（ｄ）に示すように第２の多結晶シリコン８をＲＩＥ法によりエッチング加工する。このとき、第２の多結晶シリコン８は先ほど抜け切らずに残しておいた部分が加工される。このときのマスクの開口幅は、第２の多結晶シリコンを途中まで掘り込んだときより狭く、第２の多結晶シリコン８の加工形状は、階段形状になる。
【００３３】
次に、フッ酸系のエッチング液により第５のシリコン酸化膜９及び第６のシリコン酸化膜１０を剥離する。次に薄いＮＨＦ４溶液に浸した後、ＯＮＯ膜２１を減圧ＣＶＤ法により堆積し酸化雰囲気で熱処理を施す。次に、図２の（ｅ）に示すように第３の多結晶シリコン膜２２を減圧ＣＶＤ法により堆積する。
【００３４】
このような不揮発性半導体記憶装置１００は、次のような効果がある。すなわち、浮遊電極１０２と制御電極１０４の境界である境界層１０３が階段状に形成されており、浮遊電極１０２の下部（シリコン基板１側）での浮遊電極１０２相互の間隔よりも、浮遊電極１０２の上部（シリコン基板１から離間した側）での間隔が大きくなっている。
【００３５】
このため、浮遊電極１０２間の静電容量を低減できるとともに、素子分離部１０１に対する境界層１０３の合せ位置を従来と同じ精度で位置決めすることができる。また、浮遊電極１０２の断面積を小さくすることにより、対向する浮遊電極１０２との間での静電容量をも低減できる。
【００３６】
一方、制御電極−浮遊電極間容量を決める要素である、浮遊電極１０２の外周長さＬは、上述したように、図１の（ｂ）における深さ方向の長さａと幅方向の長さｂとの合計にほぼ相当している。すなわち、境界層１０３を段状に形成することで、外周長さＬを十分に確保することができることから、制御電極−浮遊電極間容量は低下せず、浮遊電極間容量のみを低減できる。なお、制御電極−浮遊電極間容量が低下すると制御電極１０４の書き込み電圧を高くする必要がある。書き込み電圧を高くすると、耐圧劣化の原因となる。
【００３７】
境界層１０３の段は２段としたが３段以上であってもよく、外周長さＬについては９０％以上確保されていればテーパ状にしてもよい。なお、９０％以上としたのは、制御電極−浮遊電極間容量の低下を１０％以下に抑制し、プロセスばらつきによる制御電極−浮遊電極間容量の変動幅（１０％）に比べて低くできるためである。
【００３８】
次に、第２の多結晶シリコン８の掘り込み深さＤを、加工前の多結晶シリコン８の厚さＴの１／３以上とした理由について説明する。図３は、Ｄ／Ｔと浮遊電極間容量との関係をシミュレーションしたものである。ここでは、Ｄ／Ｔが０のときの浮遊電極間容量を１に規格化している。図３からわかるように１回目の多結晶シリコン掘り込みでＤ／Ｔが１／３以上となるように掘り込んだ場合、Ｄ／Ｔが０のときに比べて１０．５％の浮遊電極間容量が低減する。
【００３９】
浮遊電極間容量は、多結晶シリコンの膜厚やエッチングの加工等のプロセスばらつきにより±１０％程度のばらつきを持つ（図３中Ｐの範囲）。階段加工形状でもＤ／Ｔが１／３以下の場合、浮遊電極間容量の低減効果は１０％以下で容量ばらつき分より小さいので、デバイス特性の向上（しきい値電圧変動の低減）が期待できない。したがって、容量ばらつきの幅よりも大きい容量低減効果を得るためには、Ｄ／Ｔとして１／３以上が必要となる。
【００４０】
上述したように本発明の第１の実施の形態に係る不揮発性半導体記憶装置１００によれば、浮遊電極１０２下部での浮遊電極間隔は狭く、浮遊電極１０２上部での間隔を広くすることにより、境界層１０３の位置決め精度を従来と同等にすることができるとともに、隣接する浮遊電極１０２間の静電容量を低減し、浮遊電極１０２間の容量カップリングによるしきい値電圧変動を小さくすることができる。また、浮遊電極１０２の断面積を小さくできるので、対向する浮遊電極１０２間の静電容量を低減し、浮遊電極間の容量カップリングによるしきい値電圧変動を小さくすることができる。
【００４１】
さらに、制御電極−浮遊電極間容量低下による接合の耐圧劣化を抑制しながら、浮遊電極１０２間の容量カップリングによるしきい値変動を小さくすることができる。
【００４２】
図４の（ａ），（ｂ）は本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一部を示す図である。なお、第１の実施の形態における図２の（ｄ）までは同じ工程をとるため詳細な説明は省略する。
【００４３】
図４の（ａ）に示すように、シリコン酸化膜９，１０をマスク材として第４のシリコン酸化膜７を断面Ｖ字状に掘り込み凹部７ａを形成する。ここで断面Ｖ字状とは、凹部７ａ開口部から底部にかけて幅方向の断面積が狭くなることを意味し、底部が平らな断面台形状であってもよい。
【００４４】
次に、フッ酸系のエッチング液により第５のシリコン酸化膜９及び第６のシリコン酸化膜１０を剥離する。次に薄いＮＨＦ４溶液に浸した後、ＯＮＯ（ＳｉＯ２，ＳｉＮ，ＳｉＯ２）膜１１を減圧ＣＶＤ法により堆積し酸化雰囲気で熱処理を施す。次に、図４の（ｂ）に示すように、第３の多結晶シリコン膜１２を減圧ＣＶＤ法により堆積する。
【００４５】
このように構成された不揮発性半導体記憶装置１１０によれば、凹部７ａに埋め込まれる制御電極１０４とシリコン基板１との電気的なショートを抑制することができる。この場合、凹部７ａを形成しない場合に比べて浮遊電極間容量を３５％低減することができる。これは、凹部７ａにＯＮＯ膜１１を挟んで第３の多結晶シリコン膜１２が埋め込まれることにより、浮遊電極間の下からの回り込み容量を低減できるからである。
【００４６】
なお、本発明は前記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々変形実施可能であるのは勿論である。
【００４７】
【発明の効果】
本発明によれば、浮遊電極間容量を低減することで、容量カップリングによるしきい値電圧の変動を抑制し、デバイス信頼性を向上させることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の第１の実施の形態に係る不揮発性半導体記憶装置を示す断面図、（ｂ）は比較例に係る不揮発性半導体記憶装置を示す断面図である。
【図２】同不揮発性半導体記憶装置の製造工程（浮遊電極形成工程）を示す断面図。
【図３】同不揮発性半導体記憶装置における加工前の多結晶シリコンの厚さＴに対する第２の多結晶シリコンの掘り込み深さＤの割合と浮遊電極間容量との関係を示す説明図。
【図４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置を示す断面図。
【図５】一般的な不揮発性半導体記憶装置の製造工程（素子分離形成工程）を示す断面図。
【図６】従来の不揮発性半導体記憶装置の製造工程（浮遊電極形成工程）を示す断面図。
【図７】浮遊電極間の電位シフトの原理について示す説明図。
【図８】浮遊電極間の電位シフトの原理について示す説明図。
【図９】浮遊電極間の電位シフトの原理について示す説明図。
【符号の説明】
１…シリコン基板、２…第１のシリコン酸化膜、７…第４のシリコン酸化膜、８…第２の多結晶シリコン、２１…ＯＮＯ膜、２２…第３の多結晶シリコン膜、１００…不揮発性半導体記憶装置、１０１…素子分離部、１０２…浮遊電極、１０３…境界層、１０４…制御電極。
Claims (7)
- 電気的に書き込み及び消去可能な不揮発性半導体記憶装置において、
基板と、
この基板から突出するとともに、所定間隔で配設された複数の素子分離部と、
これら素子分離部間に配置された浮遊電極と、
上記素子分離部及び上記浮遊電極の上に積層された絶縁層とを備え、
隣接する浮遊電極相互の間隔は、上記基板側よりも上記基板より離間した側で広くなるように形成されていることを特徴とする不揮発性半導体記憶装置。 - 上記間隔は、複数の段部で形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 上記段部のうち最も基板側の段部の厚さを除く各段部の厚さの合計が全段部の厚さの合計に対し１／３以上であること特徴とする請求項２に記載の不揮発性半導体記憶装置。
- 上記浮遊電極の断面についての上記絶縁層側の外周長さの合計は、上記浮遊電極の断面についての厚さ方向と幅方向との合計に対し９０％以上であることを特徴とする請求項２記載の不揮発性半導体記憶装置。
- 上記素子分離部の上記基板から離間した側の面には凹部が形成され、この凹部内に上記絶縁層が形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 上記凹部は、開口部から底部にかけて深さ方向に直交する面の面積が狭くなることを特徴とする請求項５記載の不揮発性半導体記憶装置。
- 基板上にこの基板から突出する素子分離部を形成する素子分離部形成工程と、
上記基板及び上記素子分離部の上に多結晶シリコン層を形成する多結晶シリコン層形成工程と、
上記多結晶シリコン層の上に第１のマスク材を形成する第１マスク材形成工程と、
上記素子分離部の上面の領域内において、上記多結晶シリコン層の厚さの少なくとも１／３以上の深さまで上記多結晶シリコン層をエッチングする第１エッチング工程と、
上記多結晶シリコン層の上に第２のマスク材を形成する第２マスク材形成工程と、
上記第１エッチング工程によってエッチングされた領域内において、上記素子分離部まで上記多結晶シリコン層をエッチングする第２エッチング工程と、
上記素子分離部及び上記多結晶シリコン層の上に絶縁層を形成する絶縁層形成工程とを備えていることを特徴とする不揮発性半導体記憶装置の製造方法。
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Cited By (6)
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|---|---|---|---|---|
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| KR100784868B1 (ko) | 2005-06-24 | 2007-12-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| JPWO2006046301A1 (ja) * | 2004-10-29 | 2008-08-07 | スパンション エルエルシー | 半導体装置および半導体装置の製造方法 |
| US7687860B2 (en) | 2005-06-24 | 2010-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device including impurity regions having different cross-sectional shapes |
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|---|---|---|---|---|
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| US8154107B2 (en) * | 2007-02-07 | 2012-04-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and a method of fabricating the device |
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| KR100311049B1 (ko) * | 1999-12-13 | 2001-10-12 | 윤종용 | 불휘발성 반도체 메모리장치 및 그의 제조방법 |
| KR100355238B1 (ko) * | 2000-10-27 | 2002-10-11 | 삼성전자 주식회사 | 플레쉬 메모리 소자의 셀 제조 방법 |
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Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2006046301A1 (ja) * | 2004-10-29 | 2008-08-07 | スパンション エルエルシー | 半導体装置および半導体装置の製造方法 |
| JP5237554B2 (ja) * | 2004-10-29 | 2013-07-17 | スパンション エルエルシー | 半導体装置の製造方法 |
| US7749839B2 (en) | 2005-06-21 | 2010-07-06 | Kabushiki Kaisha Toshiba | Semiconductor device including a floating gate electrode having stacked structure |
| KR100784868B1 (ko) | 2005-06-24 | 2007-12-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7687860B2 (en) | 2005-06-24 | 2010-03-30 | Samsung Electronics Co., Ltd. | Semiconductor device including impurity regions having different cross-sectional shapes |
| JP2007157893A (ja) * | 2005-12-02 | 2007-06-21 | Toshiba Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP4745039B2 (ja) * | 2005-12-02 | 2011-08-10 | 株式会社東芝 | 不揮発性半導体記憶装置およびその製造方法 |
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