JP4049425B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
この発明は、一般に不揮発性半導体記憶装置に関するものであり、より特定的には、トレンチ分離を使用した不揮発性半導体記憶装置に関する。この発明は、また、そのような不揮発性半導体記憶装置の製造方法に関する。
【0002】
【従来の技術】
図12は、従来のトレンチ分離を使用した不揮発性半導体記憶装置の平面図である。図13は、図12におけるA−A線に沿う断面図である。図14は、図12におけるB−B線に沿う断面図である。
【0003】
これらの図を参照して、従来の不揮発性半導体記憶装置は、半導体基板101を備える。半導体基板1の主表面中に、ライン状に、トレンチ分離用のトレンチ105が形成されている。トレンチ105内を埋込むように、半導体基板101の上に厚膜酸化膜106が設けられている。トレンチ105と、その中に埋込まれた厚膜酸化膜106とで、トレンチ分離が構成される。半導体基板101の上であって、トレンチ105の両側に、トンネル酸化膜102を介在させてフローティングゲート103が設けられている。フローティングゲート103の上に、インターポリ絶縁膜108を介在させて、コントロールゲート109が設けられている。
【0004】
次に、図15を参照して、不揮発性半導体記憶装置の動作について説明する。ここでは、1M−16M第1世代まで共通の、Channel Hot Electron書込、Fowler-Novdheim 型トンネル電流消去方式について説明する。
【0005】
情報の記憶はフローティングゲートが帯電しているか否かにより行なう。フローティングゲートに電子が注入され、これが負に帯電していると、その上のコントロールゲートか見たVthが高くなる(書込状態)。逆に、フローティングゲートが負に帯電していなければ、Vthは低い(消去状態)。コントロールゲートに、これらVthの中間の電位を印加し、トランジスタがONするか否かで、記憶内容を読出すことができる。
【0006】
書込はドレイン配線、ゲート配線の選択によりバイト単位で行なえるが、消去電圧を選択的に印加することはできないので、消去は全ビット単位に同時にしか行なえない。
【0007】
フローティングゲート電極は、周囲を高品質の絶縁膜で覆われているので、注入された電子は、消去されない限り電極中に留まる。したがって、電源を切っても、記憶内容は保持される。
【0008】
次に、従来のトレンチ分離を使用した不揮発性半導体記憶装置の製造方法を、図を用いて説明する。
【0009】
図16を参照して、半導体基板(シリコン半導体基板)101の表面にトンネル酸化膜102を形成し、トンネル酸化膜102を介して、フローティングゲート103を堆積する。フローティングゲート103は、通常は、P(リン)などの不純物を含む多結晶シリコンを材料として形成される。その後、フォトリソグラフィ法を使用して、方向Xに沿って、所望の抜き幅x1 、残し幅x2 のレジストパターン104を形成する。
【0010】
図17と図18を参照して、レジストパターン104をエッチングマスクとして、順次、フローティングゲート103、トンネル酸化膜102、シリコン半導体基板101の表面をドライエッチングしていく。シリコン半導体基板101内に、所望の深さyの溝を掘り、トレンチ105を形成する。図17は、途中の状態を表わす図である。図18は、ドライエッチングが終了した時点の図である。
【0011】
図19を参照して、トレンチ105の内部を埋めるように、シリコン半導体基板101の上に厚膜酸化膜106を堆積する。
【0012】
図19と図20を参照して、厚膜酸化膜106を、フローティングゲート103をストッパ膜として、CMP(Chemical Mechanical Polishing )法やドライエッチング法で、厚膜酸化膜106の上面の位置がフローティングゲート103の上面の位置と同じになるまで削り落とす。これによって、トレンチ105内に厚膜酸化膜106が埋込まれ、x1 の分離幅を有するトレンチ分離107が完成する。
【0013】
図21を参照して、インターポリ絶縁膜108とコントロールゲート109を順次堆積する。
【0014】
その後、図21と図12を参照して、コントロールゲート109を、その下部にあるインターポリ絶縁膜108をストッパ膜として、方向Xと直交する方向Yに沿って、所望の抜き幅、残し幅にエッチングする(図21では、変化が現れてこない)。その後、コントロールゲート109がエッチング除去された場所に露出する、インターポリ絶縁膜108とフローティングゲート103をエッチングして、不揮発性半導体記憶装置のメモリセル110が完成する。形成されたメモリセル110のフローティングゲート103の幅は、図21に示してあるとおり、x2 である。
【0015】
次に、図16〜図21に示す製造方法によって作られる従来の不揮発性半導体記憶装置(第1の従来例)の第1の問題点について説明する。
【0016】
現在では、不揮発性半導体記憶装置が使用される携帯電話やデジタルスチールカメラ等の市場が広がったために、不揮発性半導体記憶装置の需要が増大し、その記憶容量の増大が必要になってきている。不揮発性半導体記憶装置の記憶容量の増大を行なうためには、チップサイズの増大は最小に留める必要がある。なぜならば、その用途である携帯電話やデジタルスチールカメラ等のPDA(Personal Digital Assistant)はハンディタイプの製品が多いので、その部品として使用されるLSI(Large Scale Integrated Cirtcuit )としての不揮発性半導体記憶装置のサイズも小さくする必要が求められるためである。また、メモリセル110のサイズ、つまり、フローティングゲート103の幅x2 やトレンチ分離107の幅x1 やコントロールゲート109の幅の縮小を積極的に行なわなければ、コスト面で商業ベースに乗らない製品になってしまう。
【0017】
しかし、たとえば、トレンチ分離107の幅x1 やフローティングゲート103の幅x2 のもととなるレジストパターン104の抜き幅x1 、残し幅x2 が、フォトリソグラフィ法での解像度に近くなると、図16に図示するような形状のよい、所望の抜き幅x1 、残し幅x2 を持ったレジストパターン104が形成されにくくなる。形状が悪く、所望の抜き幅、残し幅を持たないレジストパターン104では、目的の、トレンチ分離107の幅x1 やフローティングゲート103の幅x2 が得られず、最悪の場合には、メモリセル110は正常に機能しないこともある。
【0018】
そのようなときには、レジストの膜厚自体を薄くして、形状のよい、所望の抜き幅x1 、残し幅x2 を有するレジストパターン104を形成する方法もある。しかし、その場合には、図18に示すように、シリコン半導体基板101内に所望の深さyの溝をエッチングし、トレンチ105を形成した時点では、レジスト104がなくなってしまう。その結果、図18中のフローティングゲート103は、エッチングされる結果、図16中のフローティングゲート103よりも、薄くなる。なぜなら、シリコン半導体基板101はシリコン単結晶から形成されており、また、通常、フローティングゲート103もシリコン半導体基板101と同じ元素の多結晶シリコンで形成されているので、シリコン半導体基板101、つまりシリコン単結晶をエッチングする条件では、多結晶シリコンで形成されているフローティングゲート103もエッチングされやすい。そのため、、レジストパターン104がなくなった時点から、フローティングゲート103もエッチングされ始めるからである。結果として、図18で示すように、膜厚の薄いフローティングゲート103になってしまい、かつ、フローティングゲート103の表面や、この表面の近傍の、フローティングゲート103の内部(以下、単に、フローティングゲート103の表面や表面中という)に、ドライエッチングのプラズマダメージが生じることになる。
【0019】
また、抜き幅x1 、残し幅x2 の形状のよいレジストパターン104(図16に示すような)をレジスト膜厚を厚くして、解像できた場合でも、トレンチ105を形成するときにドライエッチングする各膜(つまり、フローティングゲート103やトンネル酸化膜102やシリコン半導体基板101)のエッチングレートとレジストパターン104のエッチングレートの比が小さいときには、やはり、所望の深さyのトレンチ105を形成する前に、レジストパターン104がなくなってしまう。ひいては、フローティングゲート103はドライエッチングされてしまう。その結果、図18で示すように膜厚の薄いフローティングゲート103になってしまい、先程と同様に、フローティングゲート103の上面表面や上面近傍のフローティングゲート103の内部(以下、単に、フローティングゲート103の表面および表面中という)に、ドライエッチングのプラズマダメージを生じさせる。
【0020】
また、図19と図20を参照して、トレンチ105内部やフローティングゲート103上に堆積した厚膜酸化膜106をCMP法で削り落とし、トレンチ105内部に厚膜酸化膜106を埋込むときにも、厚膜酸化膜106のCMP法でのエッチングレートより、多結晶シリコンで形成されているフローティングゲート103のCMP法でのエッチングレートの方が速いため、フローティングゲート103はさらに薄くなってしまい、図20に示すように膜厚の薄いフローティングゲート103になってしまう。このとき、フローティングゲート103はCMP法によって物理的にエッチングされるだけでなく、CMP法で使用されるアルカリ溶液にもその表面が晒されるので、フローティングゲート103の表面や表面中に、物理的なダメージや化学的なダメージを生じさせる。
【0021】
また、厚膜酸化膜106を、CMP法ではなく、ドライエッチバック法で、トレンチ105内部に埋込む場合でも、フローティングゲート103の上面はドライエッチバック法でのエッチングプラズマに晒されるので、フローティングゲート103の表面や、表面中にドライエッチングのプラズマダメージを生じさせる。
【0022】
また、図16〜図21に示される方法で作られる従来の不揮発性半導体記憶装置は、次に述べる第2の問題点も生じさせる。
【0023】
図18を参照して、トレンチ105を形成するために、フローティングゲート103やトンネル酸化膜102やシリコン半導体基板101をエッチングしている最中は、同時にレジストパターン104もエッチングされているため、主成分が有機物であるレジストから出るカーボン等のコンタミネーションによって、フローティングゲート103の表面やシリコン半導体基板101に掘られたトレンチの内部が汚染されることになる。
【0024】
以上のように、図16〜図21に示される製造方法で作られた不揮発性半導体記憶装置では、フローティングゲートはトレンチを形成するときに、ドライエッチングによってそのエッチングプラズマのダメージを、その表面や表面中に受ける。また、CMP法やドライエッチバック法によって厚膜酸化膜をエッチングするときにも、フローティングゲートは、物理的エッチングによるダメージやアルカリ溶液による化学的ダメージを受けており(CMP法の場合)、またエッチングプラズマのダメージを、フローティングゲート103の表面や、表面近傍の、フローティングゲート103の内部が受けており(ドライエッチングバック法の場合)、後に形成するインターポリ絶縁膜に悪影響を及ぼす。ひいては、不揮発性半導体記憶装置の1つの不良モードであるリテンション不良を起こす原因になる。
【0025】
また、トレンチを形成する際には、同時にレジストパターンもエッチングされ続けているため、レジストの主成分であるカーボン等のコンタミネーションが、フローティングゲートの表面、およびシリコン半導体基板内に掘られたトレンチの側壁や底部に付着したりする。また、エッチング粒子によるノッキングのために、レジストの主要成分であるカーボン等のコンタミネーションが、フローティングゲートの表面近傍のフローティングゲートの内部や、シリコン半導体基板の内部に掘られた溝の側壁や底部の表面近傍のシリコン半導体基板の内部に入ったりする。フローティングゲートの表面近傍の内部に入ったカーボン等のコンタミネーションは、後に形成するインターポリ絶縁膜に悪影響を及ぼし、リテンション不良を起こす原因になったり、また、シリコン半導体基板内に掘られたトレンチの側壁や底部に付着したりする。また、トレンチの側壁や底部の表面近傍の内部に入ったカーボン等のコンタミネーションは、不純物による欠陥を発生させ、接合耐圧を悪化させたり、リーク電流パスを形成したりするので、隣接するメモリセル間の分離能力(パンチスルーマージン)を低下させる原因になる。
【0026】
次に、第2の従来例について説明する。以下に述べる第2の従来例は、上記第1の従来例における、フローティングゲートに与える、ドライエッチング時のエッチングプラズマダメージやCMP法による物理的、化学的ダメージとか、フローティングゲート表面やシリコン半導体基板内に掘られたトレンチ内部のカーボン等のコンタミネーションによる汚染を回避するために考えられたものである。
【0027】
図22を参照して、シリコン半導体基板201の表面にトンネル酸化膜202を形成し、トンネル酸化膜202を介在させて、フローティングゲート203を堆積する。次に、CMP法でのエッチングレートが酸化膜よりも遅いシリコン窒化膜211を、フローティングゲート203の上に堆積する。シリコン窒化膜211は、後述するように、トレンチ205のエッチング時のハードマスクやCMP法でのストッパ膜となる。ここに言うハードマスクとは、レジストマスク(有機物でできている)に対して使用される言葉で、主成分が有機物ではなく、無機物でできているエッチングマスクを意味する。その後、フォトリソグラフィ法を使用して、方向Xに沿って、所望の抜き幅x1 、残し幅x2 のレジストパターン204を形状よく形成する。
【0028】
図22と図23を参照して、レジストパターン204をエッチングマスクとして、シリコン窒化膜211をドライエッチングし、形状のよい、所望の抜き幅x1 、残し幅x2 のシリコン窒化膜211を形成する。
【0029】
図24を参照して、シリコン窒化膜211をハードマスクとして、順次、フローティングゲート203、トンネル酸化膜202、シリコン半導体基板201をドライエッチングしていき、シリコン半導体基板201内に所望の深さyの溝を掘って、トレンチ205を形成する。
【0030】
このとき、図24で示すように、無機物でできたハードマスクつまり、シリコン窒化膜211も多少薄くなる。薄くなる理由は、シリコン元素の酸化物を材料とするトンネル酸化膜202の、ドライエッチングでのエッチングレートは、ハードマスクの材料でシリコン窒化膜の、ドライエッチングでのエッチングレートとあまり差がないため、もしくは、差を大きくすることができるエッチング条件を見出すことが難しいため、トンネル酸化膜202をエッチングするとき、多少、図23中で示すシリコン窒化膜211もエッチングされるためである。
【0031】
しかしながら、第1の従来技術で問題となった図18に示す、シリコン半導体基板101内に掘られたトレンチ105内部やフローティングゲート103の表面へのコンタミネーションによる汚染は、無機物であるシリコン窒化膜211でできたハードマスクを使用しているために、生じない。さらに、シリコン窒化膜211の下にフローティングゲート203が存在するので、フローティングゲート203はドライエッチング時にエッチングされない。それゆえに、フローティングゲート203は薄くならず、かつフローティングゲート203はドライエッチング時にプラズマのダメージを受けない。
【0032】
図25を参照して、トレンチ205の内部が埋まるまで、シリコン半導体基板101の上に厚膜酸化膜206を堆積する。
【0033】
図25と図26を参照して、厚膜酸化膜206を、シリコン窒化膜211をCMP法のストッパ膜として、厚膜酸化膜206の上面の位置がシリコン窒化膜211の上面の位置と同じになるまで削り落とし、トレンチ205の内部に厚膜酸化膜206を埋込む。なお、図26で示す製造工程は、CMP法で厚膜酸化膜206を削り落としたときの工程図であるが、もちろん、ドライエッチバック法でトレンチ溝205の内部に厚膜酸化膜206を埋込んでもよい。
【0034】
このとき、CMP法でのエッチングレートが酸化膜よりも遅いシリコン窒化膜211が、CMP法でのストッパ膜として機能しているので、また、シリコン窒化膜211の下にフローティングゲート203があるために、フローティングゲート203がドライエッチングでエッチングされない。したがって、フローティングゲート103は薄くならない。また、フローティングゲート203は、エッチングのプラズマダメージを受けることはない。したがって、フローティングゲート103は、CMP法での物理的エッチングによるダメージやアルカリ溶液による化学的ダメージを受けない。
【0035】
このことは、トレンチ205の内部に厚膜酸化膜206を埋込む方法がドライエッチバック法である場合でも同じである。すなわち、ドライエッチバック法を用いても、フローティングゲート203の上面はエッチングプラズマに晒されることはないので、フローティングゲート203の上面表面や上面近傍のフローティングゲート203内部(以下、単に、フローティングゲート203の表面や表面中という)に、ドライエッチングのプラズマダメージを生じさせない。
【0036】
また、図26では、図25で示したシリコン窒化膜211よりもかなり膜厚の薄いシリコン窒化膜211が描かれている。これはCMP法で厚膜酸化膜206を十分に削り落とすために、多めにCMP法でエッチングを行なったために、シリコン窒化膜211の膜厚が薄くなったためである。シリコン窒化膜211は薄くなるが、フローティングゲート203は薄くならない、また、フローティングゲート203が、CMP法に起因する物理的ダメージや化学的ダメージを受けない。
【0037】
図26と図27を参照して、不必要なシリコン窒化膜211を除去する。シリコン窒化膜211の除去は、熱リン酸で行なう。なぜなら、ドライエッチングでシリコン窒化膜211を除去すると、フローティングゲート203がドライエッチングによるプラズマダメージを受けるからである。
【0038】
このとき、Pなどの不純物を含む多結晶シリコンで形成されているフローティングゲート203は熱リン酸に晒されるので、フローティングゲート203の表面は荒れ、その表面に微細な凹凸形状ができる。
【0039】
図27と図28を参照して、フローティングゲート203の上面の位置よりも上に盛り上がった厚膜酸化膜206の上面を、フッ酸溶液で厚さw分だけウエットエッチングし、フローティングゲート203の上面の位置よりも厚さz分だけ、厚膜酸化膜206の上面の位置を下げる。これによって、トレンチ溝205の内部に厚膜酸化膜206が埋込まれ、分離幅x1 のトレンチ分離207が完成する。
【0040】
図29を参照して、インターポリ絶縁膜208とコントロールゲート209を順次堆積する。次に、コントロールゲート209を、その下部にあるインターポリ絶縁膜208をストッパ膜として、方向Xと直交する方向Yに沿って、所望の抜き幅、残し幅にエッチングする。その後、コントロールゲート209がエッチングされた場所に露出する、インターポリ絶縁膜208とフローティングゲート203をエッチングし、不揮発性半導体記憶装置のメモリセル210を形成する。形成されたメモリセル210のフローティングゲート203の幅は、x2 である。
【0041】
次に、図29を参照して、厚膜酸化膜206の上面の位置をフローティングゲート203の上面の位置よりも、厚さz分だけ低くする理由を説明する。
【0042】
EPROMやEEPROM、および、フラッシュメモリ等で代表される不揮発性半導体記憶装置は、フローティングゲート203の電荷量を制御し、メモリセル210のしきい値電圧(通常、Vthという記号で表現し、その意味はコントロールゲート209に電圧を印加したときに、ある一定以上の電流がシリコン半導体基板201のチャネルに流れるときの、そのコントロールゲート電圧Vcgのことを言う。)の高い低いで、2つの値の情報「0」、「1」を記憶する。
【0043】
図31は、図29に示すメモリセル210の簡単な等価回路図を示す。図31に示すメモリセル210の等価回路は、コントロールゲート209とフローティングゲート203との間の容量Ccf213と、フローティングゲート203とシリコン半導体基板201間の容量Cfs214との直列接続で表現される。容量Ccfはコントロールゲート209とフローティングゲート203間のインターポリ絶縁膜208の膜厚と面積と誘電率で決定される。容量Cfsは、フローティングゲート203とシリコン半導体基板201間のトンネル酸化膜202の膜厚と面積と誘電率で決定される。
【0044】
メモリセル210がn型のメモリセルである場合、メモリセル210のしきい値電圧Vthを高くするには、フローティングゲート電圧Vfgとシリコン半導体基板電圧Vsubの間の電位差を、Vfg>Vsubの状態にし、フローティングゲート203とシリコン半導体基板201間にあるトンネル酸化膜202に印加される電界をFN(Fowler-Nordheim )トンネル電流が流れる程度まで大きくし、トンネル酸化膜202を介して電子をフローティングゲート203中に注入、蓄積することで、メモリセル210のしきい値電圧Vthを高くすることができる。この方法は、フローティングゲート203中に電子を注入する1つの方法で、他にもフローティングゲート203中に電子を注入する方法もある。
【0045】
フローティングゲート203は、そのまわりのすべてを何らかの絶縁膜で囲まれているため、フローティングゲート203に直接電圧を与えてフローティングゲート電圧Vfgを制御することはできない。フローティングゲート電圧Vfgを変化させるには、コントロールゲート電圧Vcgを変化させる。フローティングゲート203中に電荷が蓄積されていないときのフローティングゲート電圧Vfgは、コントロールゲート電圧Vcgと、コントロールゲート209とフローティングゲート203間の容量Ccfと、フローティングゲート203と半導体基板201間の容量Cfsを用いて、次のように表現される。
【0046】
Cpは一般的にカップリングレシオと言われる。
【0047】
以上の式からわかることは、コントロールゲート209とフローティングゲート203間の容量Ccf213を大きくすれば、つまり、カップリングレシオCpを1に近くすれば、電子をトンネル酸化膜202を介してフローティングゲート203中に注入することができる。その程度までに、トンネル酸化膜202に印加される電界を大きくするために必要なフローティングゲート電圧Vfgを、コントロールゲート電圧Vcgを非常に大きくしなくても得ることができる。なぜなら、カップリングレシオCpは常に1以下であるので、Cpが1に近くなれば、フローティングゲート電圧Vfgとコントロールゲート電圧Vcgの差は縮まるからである。したがって、コントロールゲート電圧Vcgを発生するための周辺回路部への負担を軽減できる。その結果、周辺回路の高電圧発生回路(チャージポンピング回路)の面積を小さくでき、また不揮発性半導体記憶装置のチップ面積を小さくできる。
【0048】
コントロールゲート209とフローティングゲート203間の容量Ccf213を大きくするには、インターポリ絶縁膜208の膜厚を薄くするか、コントロールゲート209とフローティングゲート203間で接触するインターポリ絶縁膜208の面積を大きくするか、もしくは、インタポリ絶縁膜208の誘電率を大きくすればよい。しかし、インターポリ絶縁膜208の膜厚を薄くしたり、シリコン酸化膜やシリコン窒化膜以外の高誘電率の膜を使用したりすると、フローティングゲート203中に蓄積した電荷がインターポリ絶縁膜208を介して、コントロールゲート209側に漏れるというリテンション不良が起こりやすくなる。したがって、一般的にはコントロールゲート209とフローティングゲート203間で接触するインターポリ絶縁膜208の面積を大きくする方法が取られる。インターポリ絶縁膜208の面積を大きくするには、フローティングゲート203の上面の面積のほかに、フローティングゲート203の側壁部の面積も利用して、コントロールゲート209とフローティングゲート203間で接触するインターポリ絶縁膜208の面積を大きくする方法がある。このような理由のために、厚膜酸化膜206の上面の位置をフローティングゲート203の上面の位置よりも厚さz分だけ低くして、フローティングゲート203の両側の側壁部の面積分だけ、大きくしようとしているのである。
【0049】
ただし、図30を参照して、コントロールゲート209とフローティングゲート203間で接触するインターポリ絶縁膜208の面積を大きくするために、厚膜酸化膜206をフッ酸溶液で多めにウエットエッチングし、フローティングゲート203の側壁を露出させると、次の問題が生じる。すなわち、フッ酸溶液のエッチングレートの変動やエッチングされる厚膜酸化膜206の膜質や状態の変化によるエッチングレートの変動などの、プロセスパラメータの変動などにより、厚膜酸化膜206をエッチングしすぎてしまう。その結果、フローティングゲート203の底面の位置よりも、厚膜酸化膜206の上面の位置が下になってしまう。ひいては、図30に示すような、厚膜酸化膜206のような形状になり、寄生トランジスタ212が形成されてしまう。寄生トランジスタ212は、コントロールゲート209をゲート電極とし、インターポリ絶縁膜208をゲート酸化膜とし、図中A部分をチャネル領域として、図示しないが紙面の上および紙面の下を1対のソース/ドレイン領域として形成される。メモリセル210のトランジスタのしきい値電圧Vthは高い。また、メモリセル210のトランジスタでは、メモリセルのチャネルに電流が流れていると判断する電流値以下の電流しか流れない。そのような場合でも、寄生トランジスタ212は、コントロールゲート209にある電圧を印加したときに、メモリセルのチャネルに電流が流れていると判断する電流値以上の電流が流れる場合がある。このような場合は、メモリセル全体としては誤動作してしまう。
【0050】
【発明が解決しようとする課題】
次に、上述の第2の従来技術の第1の問題点について説明する。
【0051】
第2の従来技術によれば、図22を参照して、フローティングゲート203の上にシリコン窒化膜211を堆積する。したがって、第1の従来の技術で観察された問題点、すなわち、フローティングゲートの表面や表面近傍のフローティングゲート内部にプラズマダメージが与えられるという問題点を解決することができる。また、CMP法でエッチングする際に、フローティングゲートの上面表面や上面表面近傍のフローティングゲートの内部に物理的ダメージや化学的ダメージを与えない。また、有機物であるレジストからのカーボン等のコンタミネーションによる汚染が避けられる。
【0052】
しかしながら、図26と図27を参照して、シリコン窒化膜211を熱リン酸で除去するときに、フローティングゲート203が熱リン酸に晒されるので、フローティングゲート203の表面に荒れが生じ、微細な凸凹形状ができる。そのフローティングゲート上面表面の荒れや微細な凹凸形状により、インターポリ絶縁膜での電界集中が起き、リテンション不良を誘発する原因になる。
【0053】
第2の従来技術の第2の問題点は次のとおりである。
すなわち、第2の従来技術では、カップリングレシオCpを大きくするため、つまり、コントロールゲート209とフローティングゲート203間の容量Ccfを大きくするために、図27および図28に示すように、厚膜酸化膜206の上面の位置を、フローティングゲート203の上面の位置よりも厚さz分だけ低くする。そして、露出したフローティングゲート203の側壁の厚さzの2倍分(両側を含めている)だけの、コントロールゲート209とフローティングゲート203間で接触するインターポリ絶縁膜208の面積を大きくする。そして、コントロールゲート209とフローティングゲート203間の容量Ccfを大きくする。
【0054】
しかし、図27に示されるように、フローティングゲート203の上面の位置よりも上に盛り上がった形状の厚膜酸化膜206を、フッ酸溶液でエッチングしすぎてしまうと、図30に示すように、フローティングゲート203の底面の位置よりも厚膜酸化膜206の上面の位置が下になってしまう。このようになると、図30に示すような寄生トランジスタ212が形成されてしまい、全体として正しく機能しないメモリセル212になってしまう。
【0055】
以上述べたとおり、第1の従来技術および第2の従来技術に従う不揮発性半導体記憶装置およびその製造方法によれば、ドライエッチングやCMP法やドライエッチバック法によって、フローティングゲート表面またはその表面近傍のフローティングゲート内部へダメージが残り、ひいてはインターポリ絶縁膜の膜質を悪化させ、不揮発性半導体記憶装置のリテンション不良等の発生の要因になる。
【0056】
また、熱リン酸によるシリコンによるシリコン窒化膜の除去の際にも、フローティングゲート表面が荒れ、ひいては、その表面の微細な凹凸形状によってインターポリ絶縁膜のある一定箇所で電界集中が起き、リテンション不良等の発生の要因になる。
【0057】
さらにレジストから出るカーボン等のコンタミネーションは、露出したフローティングゲート表面に付着したり、そのフローティングゲート表面近傍のフローティングゲート内部に入り、フローティングゲート表面に堆積されたインターポリ絶縁膜の膜質を悪化させ、リテンション不良等の発生の要因になったり、また、シリコン半導体基板に掘られた溝の側壁部や底面部に付着したり、シリコン半導体基板に掘られた溝内の、半導体基板表面付近の、シリコン半導体基板の内部に入ったりして、メモリセル間の分離能力(パンチスルーマージン)を低下させたりする。その上、カップリングレシオ(Cp)を上げるための製造フロー中のプロセスパラメータの変動等により、寄生トランジスタが形成されてしまい、全体として正しく機能しないメモリセルが形成されてしまうという欠点がある。
【0058】
それゆえに、この発明の1つの目的は、レジストから出るカーボン等のコンタミネーションによる汚染をなくすことができ、インターポリ絶縁膜の膜質を良くすることができ、リテンション不良等の発生を抑制することができ、さらに十分なメモリセル間の分離能力(パンチスルーマージン)を持ったトレンチ分離を備えた、不揮発性半導体記憶装置およびその製造方法を提供することにある。
【0059】
この発明の他の目的は、フローティングゲートのドライエッチングや厚膜酸化膜の、CMP法やドライエッチバック法を用いる削り落しによって生じる、フローティングゲートの表面、または、その表面近傍のフローティングゲートの内部のダメージをなくし、また、熱リン酸によって侵されて生じたフローティングゲート表面の微細な凹凸形状をなくすことによって、従来よりも高品質で安定したインターポリ絶縁膜を形成し、それによって、リテンション不良等の発生原因となるインターポリ絶縁膜の膜質の劣化をなくすることができるように改良された不揮発性半導体記憶装置およびその製造方法を提供することにある。
【0060】
この発明のさらに他の目的は、正しく機能しないメモリセルが生じる原因となる寄生トランジスタが形成されてしまう不安定な製造プロセスを排除することにより、カップリングレシオ(Cp)を増加させ、かつその変動を小さく抑えることができるように改良された不揮発性半導体記憶装置およびその製造方法を提供することにある。
【0061】
上記目的を達成するために、本発明によれば、半導体基板の表面にトンネル酸化膜、フローティングゲートが順次堆積される。上記フローティングゲートの上にバッファ層を介して、有機物を主成分としない無機物からなるエッチングマスクが形成される。該エッチングマスクをマスクとして、順次、上記バッファ層、上記フローティングゲート、上記トンネル酸化膜、上記半導体基板がエッチングされ、半導体基板の内部に、トレンチ溝として使用される溝が形成される。
【0062】
また、本発明によれば、半導体基板の表面にトンネル酸化膜、フローティングゲートが順次堆積される。上記フローティングゲート表面や、その表面近傍のフローティングゲートの内部へダメージが残らないようにするために、上記フローティングゲートの表面に、不揮発性メモリセルの機能には不必要ではあるが、バッファ層としての薄膜酸化膜、半導体薄膜、有機物を主成分としない無機物からなるエッチングマスクが堆積される。上記バッファ層を利用して、上記フローティングゲートやその表面近傍の該フローティングゲート内部にダメージが残らないように、トレンチ分離構造が形成される。さらに、上記フローティングゲート表面や、その表面近傍の上記フローティングゲート内部へダメージが残らないように、上記エッチングマスクおよび上記薄膜酸化膜が除去される。その後、上記フローティングゲートの表面上にインターポリ絶縁膜とコントロールゲートが形成され、ひいてはメモリセルが形成される。
【0063】
さらに本発明によれば、半導体基板の表面にトンネル酸化膜、フローティングゲート、薄膜酸化膜、半導体薄膜を順次堆積する。上記半導体薄膜の表面に、ある方向Xに沿って、一定間隔で、一定幅を有する、有機物を主成分としない無機物からなるエッチングマスクを形成する。上記エッチングマスクをマスクとして、順次、上記半導体薄膜、上記薄膜酸化膜、上記フローティングゲート、上記トンネル酸化膜、上記半導体基板を、上記エッチングマスクに対して自己整合的にエッチングし、それによって、該半導体基板の内部に上記エッチングマスクに対して自己整合的な溝を形成する。これにより、1つの溝と、該溝の両側に自己整合的に形成された、エッチングマスクと半導体薄膜と薄膜酸化膜とフローティングゲートとトンネル酸化膜とからなる2つのスタック型構造物と、で構成されるトレンチ溝が形成される。トレンチ溝の内部に十分に埋込まれるまで、厚膜酸化膜を上記トレンチ溝の内部と、上記スタック型構造物の表面および側面に堆積する。
【0064】
上記厚膜酸化膜を、上記スタック型構造物の最上部にあるエッチングマスクが十分に露出するまで、該エッチングマスクとともに削り落し、該厚膜酸化膜をトレンチ溝の内部にだけ埋込む。
【0065】
不揮発性のメモリセルの機能自体には不必要な、その表面が露出したエッチングマスクを、該エッチングマスクの下にある半導体薄膜をストッパ膜に用いて除去する。このとき、上記エッチングマスクが除去された時点で、ストッパ膜としての上記半導体薄膜が残らないと、該半導体薄膜の下にある薄膜酸化膜もエッチングされてしまい、ひいては、フローティングゲートにダメージを与える。これを防止するために、上記エッチングマスクが除去された後も、上記半導体薄膜が残るように、上記エッチングマスクを除去する。
【0066】
上記厚膜酸化膜のエッチングレートと半導体薄膜のエッチングレートの比A(わかりやすく記述すると、A=厚膜酸化膜のエッチングレート÷半導体薄膜のエッチングレート)が大きくなるエッチング法で、上記エッチングマスクを除去する。これにより、厚膜酸化膜が突出する。突出しているこの厚膜酸化膜をエッチングすることにより、該厚膜酸化膜の上面の位置を、上記フローティングゲートの上面の位置より低くし、かつ、上記フローティングゲートの底面の位置より高くする。このエッチングが終了した時点で、上記厚膜酸化膜以外に、不揮発性のメモリセルの機能自体には不必要な、上記半導体薄膜が除去されてしまうと、該半導体薄膜の下にある薄膜酸化膜もエッチングされてしまい、ひいてはフローティングゲートにダメージを与えてしまう。
【0067】
これを防止するために、上記厚膜酸化膜のエッチング終了時には、上記半導体薄膜が残っているように、かつ上記厚膜酸化膜のエッチング途中から、その側壁部分が露出する上記フローティングゲートの側壁表面やその側壁表面近傍の該フローティングゲートの内部にダメージが残らないように、ダメージが少ない方法、すなわち、厚膜酸化膜のエッチングレートと半導体薄膜のエッチングレートの比Aが大きいエッチング法で、上記厚膜酸化膜をエッチングする。
【0068】
半導体薄膜のエッチングレートと酸化膜のエッチングレートの比B(わかりやすく記述すると、B=半導体薄膜のエッチングレート÷薄膜酸化膜のエッチングレートあるいはB=半導体薄膜のエッチングレート÷厚膜酸化膜のエッチングレート)が大きいエッチング法で、不揮発性のメモリセルの機能自体には不必要な、その表面が露出している半導体薄膜を除去する。このときに、半導体薄膜のエッチングのためのオーバーエッチング時間(これについては後述する)に、エッチングされる該半導体薄膜の下にある、薄膜酸化膜が、上記半導体薄膜の除去のためのエッチングの終了時になくなってしまうと、フローティングゲートをエッチングしてしまい、ひいては該フローティングゲートにダメージが与えられる。これを防止するために、上記半導体薄膜の除去のためのエッチングが終了した時点で、上記薄膜酸化膜が残っているように、かつ、上記半導体薄膜の除去中に、その表面が露出している上記厚膜酸化膜の上面の高さも、上記半導体薄膜の除去のためのエッチングが終了した時点で、上記フローティングゲートの底面の高さよりも低くならないようなエッチング条件、すなわち、上記半導体薄膜のエッチングレートと酸化膜のエッチングレート比Bが大きいエッチング法で上記半導体薄膜を除去する。
【0069】
なお、上述のオーバーエッチングとは、エッチングしようとする被エッチング膜がエッチングしきれるエッチング時間よりも、多めにエッチングしていることをいう。この場合の「オーバーエッチング時間」とは、被エッチング膜がエッチングしきれた時間から、多めに設定したエッチング時間までの時間のことを意味する。
【0070】
次に、上記薄膜酸化膜を除去するときに、表面が露出している上記厚膜酸化膜の上面の位置が上記フローティングゲートの底面の位置よりも低くならず、かつ、上記薄膜酸化膜の除去終了時に、その表面が露出してくる上記フローティングゲートの表面や、その表面近傍のフローティングゲートの内部にダメージが残らないエッチング方法で、上記薄膜酸化膜を除去する。
【0071】
その後、フローティングゲートの表面上にインターポリ絶縁膜とコントロールゲートを順次形成する。
【0072】
コントロールゲートを、上記インターポリ絶縁膜をストッパ膜として、方向Xに直交する方向Yに沿って、所望の抜き幅、残し幅でエッチングする。
【0073】
上記コントロールゲートを所望の抜き幅でエッチングしたところに露出した、インターポリ絶縁膜とフローティングゲートをエッチングする。
【0074】
これにより不揮発性半導体記憶装置が完成する。
本発明の作用効果は次のとおりである。
【0075】
有機物を主成分としない無機物からなるエッチングマスクで、フローティングゲートのエッチングや半導体基板の内部にトレンチ溝を形成するためのエッチングをするので、有機物を主成分としてレジストから出るカーボン等のコンタミネーションを発生させない。したがって、上記コンタミネーションによって、フローティングゲートの側壁表面やその側壁表面近傍のフローティングゲート内部、および半導体基板の内部に形成された溝の側壁表面や、その底面近傍の半導体基板内部や、半導体内部に形成された溝の底面表面やその底面表面近傍の半導体基板内部にダメージや汚染が生じない。それゆえに、フローティングゲートの側壁表面に形成されるインターポリ絶縁膜を高品質に形成できる。その結果、リテンション不良の発生の要因を排除できる。また、半導体基板の内部に形成された溝の部分に形成されたトレンチ分離の形成においては、不純物による欠陥を発生させず、また、接合耐圧を悪化させず、さらにリーク電流パスを形成しない。その結果、隣接するメモリセル間の、分離能力(パンチスルーマージン)の高いトレンチ分離を形成できる。
【0076】
また、フローティングゲートの表面に、薄膜酸化膜と半導体薄膜と無機物からなるエッチングマスクをバッファ層として形成する。フローティングゲートの表面やその側壁表面にインターポリ絶縁膜を堆積する前に、上記バッファ層を除去しなければならない。しかし、このバッファ層を利用して、フローティングゲートの表面や、その表面近傍のフローティングゲート内部にダメージが残らないようにトレンチ分離構造を形成する。
【0077】
さらに、フローティングゲートの表面や、その表面近傍のフローティングゲート内部にダメージが残らないように、不必要なエッチングマスク、半導体薄膜、薄膜酸化膜を除去する。それゆえに、従来のような、ドライエッチングやCMP法やドライエッチバック法の場合に生じていた、フローティングゲート表面、またはその表面近傍のフローティングゲート内部のダメージは、本発明においては生じない。
【0078】
また、従来技術においては、熱リン酸によって、フローティングゲート表面が侵され、フローティングゲート表面に微細な凹凸形状ができていたが、本発明によれば、かかる問題が生じないため、高品質で安定なインターポリ絶縁膜が形成され、その結果、リテンション不良発生の1つの要因を排除できる。
【0079】
さらに、本発明によれば、厚膜酸化膜の上面の位置を、プロセスパラメータの変動の大きいフッ酸溶液を用いるウエットエッチングで、一度に低くするのではない。まず、フローティングゲートと薄膜酸化膜と半導体薄膜と無機物からなるエッチングマスクの積層構造を作る。次に、インターポリ絶縁膜を形成するに先立ち、フローティングゲートの表面やその側壁表面を露出させるために、無機物からなるエッチングマスクの除去、半導体薄膜の除去、薄膜酸化膜の除去を、プロセスパラメータの変動の小さい安定な方法で行ない、それによって、フローティングゲートの側壁を露出させる。
【0080】
この方法によれば、厚膜酸化膜の上面の位置をフローティングゲートの上面の位置よりも低くし、かつフローティングゲートの底面の位置よりも高くすることができるので、露出されたフローティングゲートの側壁の面積分だけ、コントロールゲートとフローティングゲート間のインターポリ絶縁膜の面積を大きくすることができる。したがって、コントロールゲートとフローティングゲート間の容量Ccfは大きくなり、ひいては、カップリングレシオCp(Cp=Ccf÷(Ccf+Cfs))も大きくすることができる。また、寄生トランジスタが形成されないため、誤動作を引き起こしてしまうようなメモリセルは形成されない。その結果、メモリセルは正しく機能するようになる。
【0081】
また、プロセスパラメータの変動の小さい安定な方法で、フローティングゲートの側壁を露出させるので、コントロールゲートとフローティングゲート間の容量CcfやカップリングレシオCpの変動も小さく抑えられる。
【0082】
本発明を要約すると次のとおりである。
それゆえに、この発明の目的は、レジストから出るカーボン等のコンタミネーションによる汚染をなくせるように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【0083】
この発明の他の目的は、インターポリ絶縁膜の膜質をよくし、リテンション不良等の発生を抑制するように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【0084】
この発明のさらに他の目的は、十分なメモリセル間の分離能力を持ったトレンチ分離を備えた不揮発性半導体記憶装置を提供することになる。
【0085】
この発明のさらに他の目的は、フローティングゲート表面または表面中のダメージをなくすることができるように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【0086】
この発明のさらに他の目的は、フローティングゲート表面に微細な凸凹形状が生じないように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【0087】
この発明のさらに他の目的は、寄生トランジスタを形成させないように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【0088】
この発明のさらに他の目的は、カップリングレシオを増加させ、かつその変動を小さく抑えることができるように改良された、トレンチ分離を備えた不揮発性半導体記憶装置を提供することにある。
【0089】
この発明のさらに他の目的は、上述のような特徴を有する、トレンチ分離を備えた不揮発性半導体記憶装置の製造方法を提供することにある。
【0090】
【課題を解決するための手段】
請求項1に記載の不揮発性半導体記憶装置の製造方法は、ライン状に形成されたトレンチ分離を有する不揮発性半導体記憶装置の製造方法であって、半導体基板の上に、第1の酸化膜、第1のゲート電極を順次堆積する第1工程と、第1のゲート電極上に、トレンチを形成する部分以外の部分を覆う、有機物を含まない無機物からなるエッチングマスクを形成し、第1のゲート電極および第1の酸化膜のパターンを形成し、エッチングマスクを用いて、半導体基板の表面を自己整合的にエッチングし、半導体基板の主表面中にライン状のトレンチを形成する第2工程と、トレンチの内部を埋込むように、かつエッチングマスクを覆うように半導体基板の上に第1の絶縁物を堆積する第3工程と、第1の絶縁物の表面とエッチングマスクの表面が面一になるように、第1の絶縁膜を削り落とす第4工程と、エッチングマスクを除去し、第1の絶縁膜の頭部分を突出させる第5工程と、第1の絶縁膜の頭部分を、該第1の絶縁膜が第1のゲート電極の側壁に接している位置が第1のゲート電極の上面と下面との間にくるまで、エッチング除去する第6工程と、第1のゲート電極を被覆するように、半導体基板の上に第2の絶縁膜を堆積し、続いて、第2のゲート電極を堆積する第7工程とを備える。
この発明の特徴は、上記方法における第1のゲート電極および第1の酸化膜のパターン形成は、エッチングマスクを用いて行なわれ、第1工程において、第1のゲート電極上に、薄膜酸化膜および半導体薄膜を順次堆積する工程を含み、第2の工程において、エッチングマスクは半導体薄膜上に形成され、薄膜酸化膜および半導体薄膜もパターン形成され、第6工程と第7工程との間に、半導体薄膜をエッチング除去し、前期薄膜酸化膜の表面を露出させる工程および、その後に、露出している薄膜酸化膜を除去し、第1ゲート電極の表面を露出させる工程を含む点にある。
この発明は、第1のゲート電極および第1の酸化膜のパターン形成が、エッチングマスクを用いて行なわれる工程を備える場合を含む。
【0122】
【発明の実施の形態】
以下、この発明の実施の形態を図について説明する。
【0123】
実施の形態1
実施の形態1に係る不揮発性半導体記憶装置の製造方法を、図について説明する。
【0124】
図1を参照して、シリコン半導体基板1の表面に、SiO2 、SiO2 を含む材料、SiOX NY 、SiOX NY を含む材料で形成されたトンネル酸化膜2を形成する。トンネル酸化膜2の上に、リンなどの不純物を含む多結晶シリコンよりなるフローティングゲート3を堆積する。その後、シリコン元素の酸化物よりなる薄膜酸化膜16、不純物を含まない多結晶シリコンよりなる薄膜多結晶シリコン膜15を形成する。続いて、後にハードマスクになり、CMP法でのストッパ膜となるSiX NY よりなるシリコン窒化膜11を堆積する。シリコン窒化膜11がストッパ膜となり得るのは、CMP法において、そのエッチングレートが、酸化膜のエッチングレートよりも遅いからである。その後、フォトリソグラフィを使用して、方向Xに沿って、所望の抜き幅X1 、残し幅X2 の形状のよいレジストパターン4をシリコン窒化膜11の上に形成する。
【0125】
図1と図2を参照して、レジストパターン4をエッチングマスクとして、シリコン窒化膜11をドライエッチングし、方向Xに沿った、形状のよい所望の抜き幅X1 、残し幅X2 のシリコン窒化膜11を形成する。
【0126】
図3を参照して、シリコン窒化膜11をハードマスクとして、順次、薄膜多結晶シリコン膜15、薄膜酸化膜16、フローティングゲート3、トンネル酸化膜2、シリコン半導体基板1を、多結晶シリコンやシリコン単結晶をエッチングするのに適した異方性ドライエッチングで、シリコン窒化膜11に対して自己整合的にエッチングする。これによって、シリコン半導体基板1内に所望の深さyの溝を形成し、溝の両隣に、シリコン窒化膜11、薄膜多結晶シリコン膜15、薄膜酸化膜16、フローティングゲート3、トンネル酸化膜2とで形成されたスタック型の構造物を2つ形成する。
【0127】
このとき、薄膜多結晶シリコン膜15、薄膜酸化膜16、フローティングゲート3、トンネル酸化膜2、シリコン半導体基板1を、有機物を含まない、無機物のハードマスクをエッチングマスクとしてエッチングするため、トレンチ5の内部やフローティングゲート3の側壁が、有機物であるカーボン等のコンタミネーションによって汚染されない。
【0128】
また、図3を参照して、無機物でできたハードマスクであるシリコン窒化膜11も多少薄くなる。その理由は、シリコン元素の酸化物を材料とするトンネル酸化膜2や、シリコン元素の酸化物を材料とする薄膜酸化膜16の異方性ドライエッチングにおけるエッチングレートは、ハードマスクの材料であるSiX NY の上記異方性ドライエッチングでのエッチングレートとあまり差がないため、もしくは、差を大きくすることができるエッチング条件を見出すことが難しいため、トンネル酸化膜2と薄膜酸化膜16をエッチングするときに、多少、シリコン窒化膜11もエッチングされるためである。
【0129】
図4を参照して、トレンチ5の内部を十分に埋めるように、厚膜酸化膜6をシリコン半導体基板1の上に堆積する。
【0130】
図4と図5を参照して、厚膜酸化膜6を、シリコン窒化膜11を、CMP法のストッパ膜として、厚膜酸化膜6の上面の位置とシリコン窒化膜11の上面の位置が同じになるまで削り落とし、トレンチ5内部に厚膜酸化膜6を埋込む。なお、図5では、CMP法によって厚膜酸化膜6を削り落とした例を示したが、ドライエッチバック法で行なってもよい。
【0131】
このとき、シリコン窒化膜11が、CMP法でのストッパ膜として機能しているので、そして、シリコン窒化膜11の下部にフローティングゲート3があるので、フローティングゲート3をCMP法で削り落とすことはない。また、フローティングゲート3が薄くなったりすることもない。さらに、フローティングゲート3が、物理的エッチングによるダメージを受けたり、アルカリ溶液による化学的ダメージを受けない。このような利点は、ドライエッチバック法で厚膜酸化膜6を削り落とす場合でも、同様に得られる。すなわち、ドライエッチバック法を用いても、フローティングゲート3は、ドライエッチバック法のエッチング中において、プラズマダメージを受けない。
【0132】
なお、図5中で、シリコン窒化膜11は、図4におけるシリコン窒化膜11よりもかなり、その膜厚が薄く描かれている。これは、CMP法で厚膜酸化膜6を十分に削り落とすために、シリコン窒化膜11を、多めに、CMP法でエッチングしたためである。
【0133】
図5と図6を参照して、不必要なシリコン窒化膜11を除去する。このとき、シリコン窒化膜11のすぐ下に、不純物を含まない多結晶シリコンからなる薄膜多結晶シリコン膜15がある。そのため、シリコン窒化膜11を除去するのに、熱リン酸を使用しても、薄膜多結晶シリコン膜15の表面が荒れ、微細な凸凹形状ができるだけで、フローティングゲート3の表面は荒れない。フローティングゲート3の表面に、微細な凸凹形状はできない。
【0134】
また、間違って、熱リン酸に浸漬する時間が多少長くなっても、不純物を含まない多結晶シリコンからなる薄膜多結晶シリコン膜15の熱リン酸でのエッチングレートは、不純物を含む多結晶シリコンよりも小さいので、薄膜多結晶シリコン膜15がなくなってしまうことはない。
【0135】
なお、薄膜多結晶シリコン膜15がなくなってしまうと、図7に示す次工程で行なう厚膜酸化膜6のエッチング時に、薄膜酸化膜16は完全に除去されてしまう。その結果、フローティングゲート3の表面が厚膜酸化膜6のエッチング時にエッチングプラズマによりアタックされて、フローティングゲート103の表面や表面近傍のフローティングゲート103の内部にダメージが残ってしまう。これを回避するために、熱リン酸でのエッチングレートの小さい、不純物を含まない多結晶シリコンからなる薄膜多結晶シリコン膜15を、薄膜酸化膜16の上に積層しているのである。
【0136】
また、熱リン酸を使用した除去法の代わりに、シリコン窒化膜11に対するエッチングレートが速く、薄膜多結晶シリコン膜15に対するエッチングレートが遅いドライエッチング法を用いることもできる。もっと詳しく言えば、シリコン窒化膜11を完全に除去するだけのエッチングを行なっても、シリコン窒化膜11の下地の薄膜多結晶シリコン膜15が残るような、すなわち、シリコン窒化膜11のエッチングレートと薄膜多結晶シリコン膜15のエッチングレートとの比が大きいドライエッチング法を好ましく使用できる。このようなドライエッチング法を使用してシリコン窒化膜11を除去しても、薄膜多結晶シリコン膜15の表面が荒れるだけで、フローティングゲート3の表面は荒れない。フローティングゲート3の表面には、微細な凸凹形状ができない。また、薄膜多結晶シリコン膜15がなくなってしまうことはないので、次の工程である図7に示す厚膜酸化膜6の酸化膜ドライエッチング法でのエッチング時に、フローティングゲート3の表面や表面近傍のフローティングゲート3の内部が酸化膜ドライエッチングでアタックされることはない。また、フローティングゲート3の表面、および表面中に、ダメージが残るということもない。
【0137】
さて、ここで、各膜等の膜厚等を、以下のように定義する。
D:フローティングゲート3の膜厚
O:図6における薄膜酸化膜16の膜厚
S:図6における薄膜多結晶シリコン膜15の膜厚
T:図5におけるシリコン窒化膜11の上面の位置と、図6における薄膜多結晶シリコン膜15の上面の位置との距離
次に、図7を参照して、フローティングゲート3の側壁部分を露出させるために、低ダメージの酸化膜−ドライエッチング法で、厚膜酸化膜6をエッチングし、厚膜酸化膜6の上面の位置をフローティングゲート3の上面と下面との中央部分まで下げる。つまり、厚膜酸化膜6の上面の位置の、フローティングゲート3の底面からの高さを0.5×Dになるように、厚膜酸化膜6を削る。低ダメージのドライエッチングを使った理由は、厚膜酸化膜6をエッチングする際に、どうしてもフローティングゲート3の側壁が露出されるので、ドライエッチング時にフローティングゲート3の側壁が受けるプラズマダメージを最小に止めるためである。このとき、エッチング前に露出している薄膜多結晶シリコン膜15も、酸化膜−ドライエッチング法でエッチングされ、その膜厚が薄くなる。
【0138】
ここで、低ダメージの酸化膜−ドライエッチング法の厚膜酸化膜6のエッチングレートと薄膜多結晶シリコン膜15のエッチングレートとの比(通常、選択比という)Aは、以下のように表わされる。
【0139】
A=酸化膜ドライエッチング時の厚膜酸化膜6のエッチングレート÷酸化膜ドライエッチング時の薄膜多結晶シリコン膜15のエッチングレート
また、酸化膜ドライエッチング前の厚膜酸化膜6(図6に示すもの)の上面の位置と、フローティングゲート3の上面と下面との中央部分の位置までエッチングした厚膜酸化膜6(図7に示すもの)の上面の位置との距離Rは、以下のように表わされる。
【0140】
(上式において、T,S,O,Dについては、前述の定義を参照。)
したがって、酸化膜ドライエッチング法でエッチングされ、膜厚が薄くなった薄膜多結晶シリコン膜15の膜厚S′は以下のように表わされる。
【0141】
S′=S−R÷A
(上式において、R,Aの意味は前述したとおりである。)
さて、図7で示す製造工程で重要なのは、薄膜多結晶シリコン膜15(図6に示すもの)が酸化膜ドライエッチング法でエッチングされてしまうことを避けることである。なぜなら、酸化膜ドライエッチングで、厚膜酸化膜をR分だけエッチングしている途中で、薄膜多結晶シリコン膜15がなくなってしまうと、下地の薄膜酸化膜16がエッチングされてしまう。そうすると、酸化膜ドライエッチング時に、フローティングゲート3の上面表面や上面表面近傍のフローティングゲート3の内部が酸化膜ドライエッチングにアタックされ、フローティングゲート3の上面および上面中にダメージが残ってしまう場合がある。それを防ぐためには、膜厚が薄くなっても、薄膜多結晶シリコン膜15(膜厚S′)は残っていなければならない。したがって、下記の条件が成り立つように、各膜厚や各距離や選択比Aを決定しなければならない。
【0142】
言い換えれば、本実施の形態は、上式(1)が成立するような構造や製造方法で形成される、不揮発性半導体記憶装置に関すると言える。
【0143】
図7と図8を参照して、不必要な薄膜多結晶シリコン膜15を除去するために、シリコンドライエッチング法で、不必要な薄膜多結晶シリコン膜15をエッチング除去する。このときに、少しでも薄膜多結晶シリコン膜15が残っていると、次の工程で行なう薄膜酸化膜16のエッチングの際に、残っている薄膜多結晶シリコン膜15がマスクとなって、完全に薄膜酸化膜16をエッチングしきれないことが起こる。すると、除去しきれずにフローティングゲート3の上に残っている薄膜多結晶シリコン膜15と薄膜酸化膜16の積層物が、次の次の工程でインターポリ絶縁膜8を堆積するときに、インターポリ絶縁膜8に悪影響を与え、リテンション不良の原因となる。したがって、このシリコンドライエッチング法で、不必要な薄膜多結晶シリコン膜15を完全に除去するときには、たとえば、薄膜多結晶シリコン膜15の膜厚の2倍の膜厚分のエッチングを行なう。
【0144】
しかしながら、薄膜多結晶シリコン膜15の除去を行なうときの下地である薄膜酸化膜16が、薄膜多結晶シリコン膜15のエッチング途中でなくなってしまうと、シリコンドライエッチング法でエッチングを行なっているので、フローティングゲート3をエッチングしてしまう。ひいては、フローティングゲート3の上面表面や上面近傍のフローティングゲート3の内部(以下、単に、フローティングゲート3の上面および上面中という)、およびフローティングゲート3の側壁表面や側壁近傍のフローティングゲート3の内部(以下、単に、フローティングゲート3の側壁表面および側壁表面中という)にダメージが残ってしまうことがある。
【0145】
ここでまた、シリコンドライエッチング法の薄膜多結晶シリコン膜15のエッチングレートと薄膜酸化膜16、もしくは、厚膜酸化膜6のエッチングレートとの比Bを、以下のように表わす。
【0146】
B=シリコンドライエッチング時の薄膜多結晶シリコン膜15のエッチングレート÷シリコンドライエッチング時の薄膜酸化膜16もしくは厚膜酸化膜6のエッチングレート
また、たとえば、薄膜多結晶シリコン膜15の膜厚(S′)の2倍の膜厚分のシリコンドライエッチングを行なうときには、薄膜多結晶シリコン膜15の膜厚S′がシリコンドライエッチングされてなくなった時点から、薄膜酸化膜16がシリコンドライエッチングでエッチングされ始める。すると、薄膜多結晶シリコン膜15の膜厚S′の2倍の膜厚分のシリコンドライエッチングが終了した時点で、薄膜酸化膜16のシリコンドライエッチングも終了する。薄膜酸化膜16の膜厚O′は以下のように表わされる。
【0147】
上で述べた理由によって、薄膜酸化膜16(膜厚:O′)がこのシリコンドライエッチング時に除去されてはいけないので、下記の条件が成り立つように、各膜厚や各距離や選択比A,Bを決定しなければならない。
【0148】
言い換えれば、この発明の実施の形態は、式(2)が成立するような構造や製造方法で形成される、不揮発性半導体記憶装置に関すると言える。
【0149】
また、シリコンドライエッチング中には、厚膜酸化膜6もエッチングされるが、そのエッチングを被る時間はシリコンドライエッチングの開始から終了するまでの時間であるから、厚膜酸化膜6の上面の位置の、フローティングゲート3の底面からの高さ(H)は以下のように表わされる。
【0150】
さらに、図9を参照して、フッ酸溶液によるウエットエッチングで薄膜酸化膜16を除去する。このときに、完全に薄膜酸化膜16を除去しきれず、多少残っていたとすると、次の工程(図10)でインターポリ絶縁膜8を堆積するときに、フローティングゲート3表面上のインターポリ絶縁膜の膜厚が厚くなる。ひいては、フローティングゲートとコントロールゲート間の容量Ccfが小さくなり、カップリングレシオCpを下げることになるので、完全に薄膜酸化膜16を除去しきらなければならない。そのために、薄膜酸化膜16の膜厚(O′)の2倍の膜厚分だけ、薄膜酸化膜16をフッ酸溶液によりウエットエッチングする。フッ酸溶液によるウエットエッチングを行なうときの、薄膜酸化膜16の下地はフローティングゲート3である。しかし、フッ酸溶液がフローティングゲート3へ与えるダメージは考えなくてよい。なぜなら、通常の半導体記憶装置の生産では、下地が多結晶シリコンでその上に絶縁膜等を堆積する場合には、フッ酸溶液により、多結晶シリコン表面を清浄にしていることは公知の事実であるからである。ここでは、フッ酸溶液による薄膜酸化膜16の膜厚(O′)の2倍の膜厚分のウエットエッチング量で、厚膜酸化膜6(図8に示すもの)の上面の位置が、フローティングゲート3の底面の位置よりも下に下がった、従来技術で説明した、寄生トランジスタが形成されてしまう。すると、全体として正しく機能しないメモリセルが形成されてしまう。したがって、上記のウエットエッチングで、どれだけ、厚膜酸化膜6の上面の位置が低くなるかを考える必要がある。たとえば、フッ酸溶液による薄膜酸化膜16の膜厚(O′)の2倍の膜厚分のウエットエッチング量で、薄膜酸化膜16をエッチングした後の、厚膜酸化膜6の表面の、フローティングゲート3の底面からの高さ(H′)は、以下のように表わされる。
【0151】
ここで、各膜厚等や各選択比に具体的な値を入れて、それらが±10%変動したときの厚膜酸化膜6の上面の、フローティングゲート3の底面からの高さ(H′)がどのように変動するか試算してみる。具体的な値としては、各膜厚等や各選択比が±10%変動しても、式(1)と式(2)の条件を満足し、かつ、妥当な各膜厚等や各選択比を選択した。以下に示す値がそれである。
【0152】
D=250nm±10%:フローティングゲート3の膜厚
O=10nm±10%:図6における薄膜酸化膜16の膜厚
S=50nm±10%:図6における薄膜多結晶シリコン膜15の膜厚
T=100nm±10%:図5における、シリコン窒化膜11の上面の位置と図6における薄膜多結晶シリコン膜15の上面の位置との距離
A=30±10%:図7における酸化膜ドライエッチングの選択比
B=30±10%:図8におけるシリコンドライエッチングの選択比
上記の条件で、厚膜酸化膜6の上面の、フローティングゲート3の底面からの高さ(H′)を試算してみると以下のようになる。
【0153】
H′の最小値=90.5nm(D=225nm,O=11nmのとき)
H′の中心値=105.0nm(D=250nm,O=10nmのとき)
H′の最大値=119.5nm(D=175nm,O=9nmのとき)
H′の最小値でさえ、90.5nmであるから、各膜厚等や各選択比が±10%変動しても、次工程である図10で示される、メモリセル10に形成される寄生トランジスタは、ゲート酸化膜の膜厚が90.5nmのトランジスタと考えてよい。したがって、この寄生トランジスタは実質的には作動しないと考えてよい。したがって、図10で示されるメモリセル10は全体として、正しく機能する。
【0154】
最後に、図10を参照して、インターポリ絶縁膜8とコントロールゲート9を順次堆積し、コントロールゲート9を、その下部にあるインターポリ絶縁膜8をストッパ膜として、方向Xと直交する方向Yに、所望の抜き幅、残し幅でエッチングする。その後、コントロールゲート9がエッチングされた場所において露出するインターポリ絶縁膜8とフローティングゲート3をエッチングして、図の奥行き方向にあるメモリセルのフローティングゲート3と隣接するフローティングゲート3との電気的導通をなくす。すると、個々のメモリセル10が正しく機能する半導体装置が得られる。
【0155】
1つのメモリセル10に対して、フローティングゲート3の側壁に露出する部分であり、かつインターポリ絶縁膜8の堆積時に、コントロールゲート9とフローティングゲート3の間の容量Ccfの増加に寄与する、長さ(L)は以下のように表わされる。
【0156】
上式において、2の意味は、1つのメモリセルに対して露出する側壁は両側にあるということを意味する。
【0157】
ここで、各膜厚やメモリセル10のフローティングゲートの幅(X2 ′)が±10%変動したときに、Lがどの程度変動するか計算してみる。つまり、各膜厚やメモリセル10のフローティングゲート3の幅(X2 ′)が±10%変動したときに、コントロールゲート9とフローティングゲート3の間の容量Ccfがどの程度変動するかを、調べてみる。コントロールゲート9とフローティングゲート3の間の容量Ccfの最大値と最小値が、中心値に対して、どの程度変動するかを計算してみる。ただし、インターポリ絶縁膜8の膜厚や誘電率やコントロールゲート9とフローティングゲート3の間にあるインターポリ絶縁膜8の面積を決定するもう一方の長さ、つまり、コントロールゲート9のチャネル方向の長さは一定であるとする。各膜厚等の値は、以下のような妥当な値に定めた。
【0158】
X2 ′=500nm±10%:図12における、メモリセル10のフローティングゲート幅
D=250nm±10%:フローティングゲート3の膜厚
O=10nm±10%:図6における薄膜酸化膜16の膜厚
上記の結果を示すと以下のとおりになる。
【0159】
Ccfmax=1.1×Ccfcenter
Ccfmin=0.9×CcfCENTER
上式で、CcfmaxはCcfの最大値、CcfcenterはCcfの中心値、CcfminはCcfの最小値を表わしている。
【0160】
コントロールゲート9とフローティングゲート3の間の容量Ccfの変動率も±10%であることがわかる。また、仮にカップリングレシオ(Cp)がこの発明のこの実施の形態で、Cp=0.65であるとすると、上記のようにコントロールゲート9とフローティングゲート3の間の容量Ccfの変動率が±10%以内であり、かつ、フローティングゲート3とシリコン半導体基板1の間の容量Cfsが変わらないとすれば、カップリングレシオ(Cp)の変動率は、カップリングレシオCpの中心値=0.5に対して、−4%〜+3%の変動に収まり、安定しているといえる。
【0161】
また、1つのメモリセル10に対して、露出したフローティングゲート3の側壁が、コントロールゲート9とフローティングゲート3の間の容量Ccfの増加にどの程度寄与するかを試算してみる。側壁分を利用した場合のコントロールゲート9とフローティングゲート3の間の容量CcfをCcf1とする。比較の対象となるコントロールゲート9とフローティングゲート3の間の容量Ccfは、側壁分が全く利用できない場合の容量であり、その容量をCcf2とする。そして、各膜厚には、以下のような妥当な値を当てる。
【0162】
X2 ′=500nm:メモリセルのフローティングゲート3の幅
D=250nm:フローティングゲート3の膜厚
O=10nm:図6における薄膜酸化膜16の膜厚
すると、Ccf1とCcf2の関係は、式(3)を使用して試算すると、Ccf1=1.58×Ccf2となる。これにより約60%も、コントロールゲート9とフローティングゲート3の間に容量Ccfが増加することがわかる。
【0163】
次に、コントロールゲート9とフローティングゲート3の間の容量Ccfが58%増加した場合の、カップリングレシオ(Cp)の増加分を求める。コントロールゲート9とフローティングゲート3の間に容量Ccfが増加する前のカップリングレシオ、つまりフローティングゲート3の側壁を利用できないときのカップリングレシオCp1を、今回、たとえばCp1=0.50とする。すると、コントロールゲートとフローティングゲートの間の容量Ccfが増加した後のカップリングレシオCp2は1.22×Cp1となり、約20%もカップリングレシオが増加することがわかる。
【0164】
実施の形態2
図11は、実施の形態2に係る不揮発性半導体記憶装置の断面図である。
【0165】
図11を参照して、実施の形態2に係る不揮発性半導体記憶装置は、シリコン半導体基板1を備える。シリコン半導体基板1の主表面中に、ライン状に形成された、トレンチ分離用のトレンチ5が設けられている。トレンチ5内を埋込むように、シリコン半導体基板1の上に厚膜酸化膜12が埋込まれている。トレンチ5の両側であって、シリコン半導体基板の上に、トンネル酸化膜2を介在させて、フローティングゲート3が設けられている。フローティングゲート3の上に、インターポリ絶縁膜8を介在させてコントロールゲート9が設けられている。
【0166】
図10を参照して、トレンチ5の側壁面とシリコン半導体基板1の表面との間のなす角度が直角の場合には、トレンチ5内を厚膜酸化膜6が埋込みにくくなる。すると、厚膜酸化膜6の中央に、空洞や深く細い溝ができることがある。この空洞や溝は、後のインターポリ絶縁膜8を堆積する前の、フッ酸溶液によるフローティングゲート3の洗浄時に、さらに深くなり、ひいては、エッチングによってその深い溝に入ったコントロールゲート9が除去できなくなる。ひいては、隣のコントロールゲート同士が電気的に導通するようになる。ひいては、メモリセルアレイのコントロールゲートの電圧がすべて同じ電圧となり、個々のメモリセルが正常に動作しないことがある。
【0167】
実施の形態2に係る装置によれば、トレンチ5の側壁面とシリコン半導体基板1の表面との間のなす角度が90°未満であるので、厚膜酸化膜12が、トレンチ5内へ埋込まれやすくなる。ひいては、上述のような問題点を生じさせない。
【0168】
図11に示す不揮発性半導体記憶装置の製造方法は、図1〜図10に示す、実施の形態1の場合の製造方法と、ほぼ同じである。しかし、図3を参照してシリコン窒化膜11をハードマスクとして、順次、薄膜多結晶シリコン膜15、薄膜酸化膜16、フローティングゲート3、トンネル酸化膜2、シリコン半導体基板1をエッチングする工程だけが異なっている。実施の形態2では、まず、シリコン窒化膜11をハードマスクとして、順次、薄膜多結晶シリコン膜15、薄膜酸化膜16、フローティングゲート3、トンネル酸化膜2を、シリコン窒化膜11に対して自己整合的に、かつ、シリコン半導体基板1に対して垂直にエッチングしていく。しかし、その後の、シリコン半導体基板1のエッチングは、シリコン半導体基板1に対して垂直ではなく、図11に示すように、90°未満の角度αを付けてエッチングを行なう。90°未満の角度αを付けて、シリコン半導体基板1に溝を掘ると、図4の工程において、厚膜酸化膜のトレンチ5の埋込みが問題なく行なえる。
【0169】
この方法によると、厚膜酸化膜6を、カバレッジの悪いLPCVD(Low Pressure Chemical Vapor Deposition)で形成しても、厚膜酸化膜の中央に、空洞や深く細い溝はできない。
【0170】
また、実施の形態2では、薄膜多結晶シリコン膜15、薄膜酸化膜16、フローティングゲート3、トンネル酸化膜2を、シリコン半導体基板1に対して垂直にエッチングしているが、これらも垂直にエッチングするのではなく、シリコン半導体基板1に対して、ある角度を付けてエッチングを行なえば、厚膜酸化膜6のトレンチ5への埋込性はさらによくなる。しかし、コントロールゲート9をインターポリ絶縁膜8をストッパ膜としてエッチングした後の、コントロールゲート9をエッチングした場所に露出するインターポリ絶縁膜8とフローティングゲート3のエッチングで、その上面の位置がフローティングゲート3の上面と下面の中央付近にある厚膜酸化膜12が、フローティングゲート3のエッチングマスクとなる。すると、隣のメモリセル間のフローティングゲート3同士が電気的に導通している状態になり、メモリセルアレイのフローティングゲート電圧がすべて同じ電圧となり、個々のメモリセルが正常に動作しないことになる。
【0171】
したがって、シリコン窒化膜11をハードマスクとして、順次、薄膜多結晶シリコン膜15、薄膜酸化膜16、フローティングゲート3、トンネル酸化膜2をシリコン半導体基板に対して垂直にエッチングし、シリコン半導体基板1を、90°未満の角度αを付けてエッチングするのが好ましい。これによって、メモリセルがアレイ全体として正常に動作する不揮発性半導体記憶装置が得られる。
【0172】
【発明の効果】
請求項1に係る不揮発性半導体記憶装置によれば、トレンチの側壁面と半導体基板の上表面との間のなす角度が90°未満であるので、厚膜酸化膜がトレンチ内へ埋込まれやすくなる。ひいては、正常に動作する半導体装置になる。
【0194】
本発明の不揮発性半導体記憶装置の製造方法によれば、トレンチの内部が、カーボン等のコンタミネーションによって汚染されない。また、フローティングゲートの上面表面や上面表面近傍のフローティングゲート内部にダメージを与えない不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図1】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第1の工程における半導体装置の断面図である。
【図2】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第2の工程における半導体装置の断面図である。
【図3】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第3の工程における半導体装置の断面図である。
【図4】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第4の工程における半導体装置の断面図である。
【図5】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第5の工程における半導体装置の断面図である。
【図6】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第6の工程における半導体装置の断面図である。
【図7】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第7の工程における半導体装置の断面図である。
【図8】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第8の工程における半導体装置の断面図である。
【図9】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第9の工程における半導体装置の断面図である。
【図10】 実施の形態1に係る不揮発性半導体記憶装置の製造方法の順序の第10の工程における半導体装置の断面図である。
【図11】 実施の形態2に係る不揮発性半導体記憶装置の断面図である。
【図12】 従来のトレンチ分離を備えた不揮発性半導体記憶装置の平面図である。
【図13】 図12におけるA−A線に沿う断面図である。
【図14】 図12におけるB−B線に沿う断面図である。
【図15】 従来の不揮発性半導体記憶装置の動作を説明するための図である。
【図16】 第1の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第1の工程における半導体装置の断面図である。
【図17】 第1の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第2の工程における半導体装置の断面図である。
【図18】 第1の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第3の工程における半導体装置の断面図である。
【図19】 第1の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第4の工程における半導体装置の断面図である。
【図20】 第1の従来例にかかる不揮発性半導体記憶装置の製造方法の順序の第5の工程における半導体装置の断面図である。
【図21】 第1の従来例にかかるの不揮発性半導体記憶装置の製造方法の順序の第6の工程における半導体装置の断面図である。
【図22】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第1の工程における半導体装置の断面図である。
【図23】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第2の工程における半導体装置の断面図である。
【図24】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第3の工程における半導体装置の断面図である。
【図25】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第4の工程における半導体装置の断面図である。
【図26】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第5の工程における半導体装置の断面図である。
【図27】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第6の工程における半導体装置の断面図である。
【図28】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第7の工程における半導体装置の断面図である。
【図29】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の順序の第8の工程における半導体装置の断面図である。
【図30】 第2の従来例に係る不揮発性半導体記憶装置の製造方法の問題点を示す図である。
【図31】 第2の従来例に係る不揮発性半導体記憶装置のメモリセルの等価回路図である。
【符号の説明】
1 シリコン半導体基板、2 トンネル酸化膜、3 フローティングゲート、8 インターポリ絶縁膜、9 コントロールゲート、12 厚膜酸化膜。
Claims (2)
- ライン状に形成されたトレンチ分離を有する不揮発性半導体記憶装置の製造方法であって、
半導体基板の上に、第1の酸化膜、第1のゲート電極を順次堆積する第1工程と、
前記第1のゲート電極上に、前記トレンチを形成する部分以外の部分を覆う、有機物を含まない無機物からなるエッチングマスクを形成し、前記第1のゲート電極および前記第1の酸化膜のパターンを形成し、前記エッチングマスクを用いて、前記半導体基板の表面を自己整合的にエッチングし、前記半導体基板の主表面中に前記ライン状のトレンチを形成する第2工程と、
前記トレンチの内部を埋込むように、かつ前記エッチングマスクを覆うように前記半導体基板の上に第1の絶縁物を堆積する第3工程と、
前記第1の絶縁物の表面と前記エッチングマスクの表面が面一になるように、前記第1の絶縁膜を削り落とす第4工程と、
前記エッチングマスクを除去し、前記第1の絶縁膜の頭部分を突出させる第5工程と、
前記第1の絶縁膜の前記頭部分を、該第1の絶縁膜が第1のゲート電極の側壁に接している位置が前記第1のゲート電極の上面と下面との間にくるまで、エッチング除去する第6工程と、
前記第1のゲート電極を被覆するように、前記半導体基板の上に第2の絶縁膜を堆積し、続いて、第2のゲート電極を堆積する第7工程と、を備え、
前記第1工程において、第1のゲート電極上に、薄膜酸化膜および半導体薄膜を順次堆積する工程を含み、
前記第2の工程において、前記エッチングマスクは前記半導体薄膜上に形成され、前記薄膜酸化膜および半導体薄膜もパターン形成され、
前記第6工程と前記第7工程との間に、前記半導体薄膜をエッチング除去し、前記薄膜酸化膜の表面を露出させる工程および、その後に、露出している前記薄膜酸化膜を除去し、前記第1ゲート電極の表面を露出させる工程を含む、不揮発性半導体記憶装置の製造方法。 - ライン状に形成されたトレンチ分離を有する不揮発性半導体記憶装置の製造方法であって、
半導体基板の上に、第1の酸化膜、第1のゲート電極を順次堆積する第1工程と、
前記第1のゲート電極上に、前記トレンチを形成する部分以外の部分を覆う、有機物を含まない無機物からなるエッチングマスクを形成し、前記第1のゲート電極および前記第1の酸化膜のパターンを形成し、前記エッチングマスクを用いて、前記半導体基板の表面を自己整合的にエッチングし、前記半導体基板の主表面中に前記ライン状のトレンチを形成する第2工程と、
前記トレンチの内部を埋込むように、かつ前記エッチングマスクを覆うように前記半導体基板の上に第1の絶縁物を堆積する第3工程と、
前記第1の絶縁物の表面と前記エッチングマスクの表面が面一になるように、前記第1の絶縁膜を削り落とす第4工程と、
前記エッチングマスクを除去し、前記第1の絶縁膜の頭部分を突出させる第5工程と、
前記第1の絶縁膜の前記頭部分を、該第1の絶縁膜が第1のゲート電極の側壁に接している位置が前記第1のゲート電極の上面と下面との間にくるまで、エッチング除去する第6工程と、
前記第1のゲート電極を被覆するように、前記半導体基板の上に第2の絶縁膜を堆積し、続いて、第2のゲート電極を堆積する第7工程と、を備え、
前記第1のゲート電極および前記第1の酸化膜のパターン形成は、前記エッチングマスクを用いて行なわれ、
前記第1工程において、第1のゲート電極上に、薄膜酸化膜および半導体薄膜を順次堆積する工程を含み、
前記第2の工程において、前記エッチングマスクは前記半導体薄膜上に形成され、前記薄膜酸化膜および半導体薄膜もパターン形成され、
前記第6工程と前記第7工程との間に、前記半導体薄膜をエッチング除去し、前記薄膜酸化膜の表面を露出させる工程および、その後に、露出している前記薄膜酸化膜を除去し、前記第1ゲート電極の表面を露出させる工程を含む、不揮発性半導体記憶装置の製造方法。
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