JPH1174489A

JPH1174489A - トレンチ分離を用いる不揮発性半導体記憶装置およびその製造方法

Info

Publication number: JPH1174489A
Application number: JP9355367A
Authority: JP
Inventors: Osamu Sakamoto; 治坂本; Natsuo Ajika; 夏夫味香
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-06-16
Filing date: 1997-12-24
Publication date: 1999-03-16
Anticipated expiration: 2017-12-24
Also published as: JP4049425B2

Abstract

(57)【要約】【課題】十分なメモリセル間の分離能力を持ったトレ
ンチ分離を備えた不揮発性半導体記憶装置を提供するこ
とを主要な目的とする。【解決手段】半導体基板１の主表面中にライン状に形
成されたトレンチ５内に、第１の絶縁物１２が埋込まれ
ている。トレンチ５の両側であって、半導体基板１の上
に第１の酸化膜２を介在させて第１のゲート電極３が設
けられている。第１のゲート電極３の上に、第２の絶縁
物８を介在させて、第２のゲート電極９が設けられてい
る。トレンチ５の側壁面と半導体基板１の上表面との間
のなす角度は９０°未満である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に不揮発性
半導体記憶装置に関するものであり、より特定的には、
トレンチ分離を使用した不揮発性半導体記憶装置に関す
る。この発明は、また、そのような不揮発性半導体記憶
装置の製造方法に関する。

【０００２】

【従来の技術】図１２は、従来のトレンチ分離を使用し
た不揮発性半導体記憶装置の平面図である。図１３は、
図１２におけるＡ−Ａ線に沿う断面図である。図１４
は、図１２におけるＢ−Ｂ線に沿う断面図である。

【０００３】これらの図を参照して、従来の不揮発性半
導体記憶装置は、半導体基板１０１を備える。半導体基
板１の主表面中に、ライン状に、トレンチ分離用のトレ
ンチ１０５が形成されている。トレンチ１０５内を埋込
むように、半導体基板１０１の上に厚膜酸化膜１０６が
設けられている。トレンチ１０５と、その中に埋込まれ
た厚膜酸化膜１０６とで、トレンチ分離が構成される。
半導体基板１０１の上であって、トレンチ１０５の両側
に、トンネル酸化膜１０２を介在させてフローティング
ゲート１０３が設けられている。フローティングゲート
１０３の上に、インターポリ絶縁膜１０８を介在させ
て、コントロールゲート１０９が設けられている。

【０００４】次に、図１５を参照して、不揮発性半導体
記憶装置の動作について説明する。ここでは、１Ｍ−１
６Ｍ第１世代まで共通の、Channel Hot Electron書込、
Fowler-Novdheim 型トンネル電流消去方式について説明
する。

【０００５】情報の記憶はフローティングゲートが帯電
しているか否かにより行なう。フローティングゲートに
電子が注入され、これが負に帯電していると、その上の
コントロールゲートか見たＶ_thが高くなる（書込状
態）。逆に、フローティングゲートが負に帯電していな
ければ、Ｖ_thは低い（消去状態）。コントロールゲート
に、これらＶ_thの中間の電位を印加し、トランジスタが
ＯＮするか否かで、記憶内容を読出すことができる。

【０００６】書込はドレイン配線、ゲート配線の選択に
よりバイト単位で行なえるが、消去電圧を選択的に印加
することはできないので、消去は全ビット単位に同時に
しか行なえない。

【０００７】フローティングゲート電極は、周囲を高品
質の絶縁膜で覆われているので、注入された電子は、消
去されない限り電極中に留まる。したがって、電源を切
っても、記憶内容は保持される。

【０００８】次に、従来のトレンチ分離を使用した不揮
発性半導体記憶装置の製造方法を、図を用いて説明す
る。

【０００９】図１６を参照して、半導体基板（シリコン
半導体基板）１０１の表面にトンネル酸化膜１０２を形
成し、トンネル酸化膜１０２を介して、フローティング
ゲート１０３を堆積する。フローティングゲート１０３
は、通常は、Ｐ（リン）などの不純物を含む多結晶シリ
コンを材料として形成される。その後、フォトリソグラ
フィ法を使用して、方向Ｘに沿って、所望の抜き幅
ｘ₁、残し幅ｘ₂のレジストパターン１０４を形成す
る。

【００１０】図１７と図１８を参照して、レジストパタ
ーン１０４をエッチングマスクとして、順次、フローテ
ィングゲート１０３、トンネル酸化膜１０２、シリコン
半導体基板１０１の表面をドライエッチングしていく。
シリコン半導体基板１０１内に、所望の深さｙの溝を掘
り、トレンチ１０５を形成する。図１７は、途中の状態
を表わす図である。図１８は、ドライエッチングが終了
した時点の図である。

【００１１】図１９を参照して、トレンチ１０５の内部
を埋めるように、シリコン半導体基板１０１の上に厚膜
酸化膜１０６を堆積する。

【００１２】図１９と図２０を参照して、厚膜酸化膜１
０６を、フローティングゲート１０３をストッパ膜とし
て、ＣＭＰ（Chemical Mechanical Polishing ）法やド
ライエッチング法で、厚膜酸化膜１０６の上面の位置が
フローティングゲート１０３の上面の位置と同じになる
まで削り落とす。これによって、トレンチ１０５内に厚
膜酸化膜１０６が埋込まれ、ｘ₁の分離幅を有するトレ
ンチ分離１０７が完成する。

【００１３】図２１を参照して、インターポリ絶縁膜１
０８とコントロールゲート１０９を順次堆積する。

【００１４】その後、図２１と図１２を参照して、コン
トロールゲート１０９を、その下部にあるインターポリ
絶縁膜１０８をストッパ膜として、方向Ｘと直交する方
向Ｙに沿って、所望の抜き幅、残し幅にエッチングする
（図２１では、変化が現れてこない）。その後、コント
ロールゲート１０９がエッチング除去された場所に露出
する、インターポリ絶縁膜１０８とフローティングゲー
ト１０３をエッチングして、不揮発性半導体記憶装置の
メモリセル１１０が完成する。形成されたメモリセル１
１０のフローティングゲート１０３の幅は、図２１に示
してあるとおり、ｘ₂である。

【００１５】次に、図１６〜図２１に示す製造方法によ
って作られる従来の不揮発性半導体記憶装置（第１の従
来例）の第１の問題点について説明する。

【００１６】現在では、不揮発性半導体記憶装置が使用
される携帯電話やデジタルスチールカメラ等の市場が広
がったために、不揮発性半導体記憶装置の需要が増大
し、その記憶容量の増大が必要になってきている。不揮
発性半導体記憶装置の記憶容量の増大を行なうために
は、チップサイズの増大は最小に留める必要がある。な
ぜならば、その用途である携帯電話やデジタルスチール
カメラ等のＰＤＡ（Personal Digital Assistant）はハ
ンディタイプの製品が多いので、その部品として使用さ
れるＬＳＩ（Large Scale Integrated Cirtcuit ）とし
ての不揮発性半導体記憶装置のサイズも小さくする必要
が求められるためである。また、メモリセル１１０のサ
イズ、つまり、フローティングゲート１０３の幅ｘ₂や
トレンチ分離１０７の幅ｘ₁やコントロールゲート１０
９の幅の縮小を積極的に行なわなければ、コスト面で商
業ベースに乗らない製品になってしまう。

【００１７】しかし、たとえば、トレンチ分離１０７の
幅ｘ₁やフローティングゲート１０３の幅ｘ₂のもとと
なるレジストパターン１０４の抜き幅ｘ₁、残し幅ｘ₂
が、フォトリソグラフィ法での解像度に近くなると、図
１６に図示するような形状のよい、所望の抜き幅ｘ₁、
残し幅ｘ₂を持ったレジストパターン１０４が形成され
にくくなる。形状が悪く、所望の抜き幅、残し幅を持た
ないレジストパターン１０４では、目的の、トレンチ分
離１０７の幅ｘ₁やフローティングゲート１０３の幅ｘ
₂が得られず、最悪の場合には、メモリセル１１０は正
常に機能しないこともある。

【００１８】そのようなときには、レジストの膜厚自体
を薄くして、形状のよい、所望の抜き幅ｘ₁、残し幅ｘ
₂を有するレジストパターン１０４を形成する方法もあ
る。しかし、その場合には、図１８に示すように、シリ
コン半導体基板１０１内に所望の深さｙの溝をエッチン
グし、トレンチ１０５を形成した時点では、レジスト１
０４がなくなってしまう。その結果、図１８中のフロー
ティングゲート１０３は、エッチングされる結果、図１
６中のフローティングゲート１０３よりも、薄くなる。
なぜなら、シリコン半導体基板１０１はシリコン単結晶
から形成されており、また、通常、フローティングゲー
ト１０３もシリコン半導体基板１０１と同じ元素の多結
晶シリコンで形成されているので、シリコン半導体基板
１０１、つまりシリコン単結晶をエッチングする条件で
は、多結晶シリコンで形成されているフローティングゲ
ート１０３もエッチングされやすい。そのため、、レジ
ストパターン１０４がなくなった時点から、フローティ
ングゲート１０３もエッチングされ始めるからである。
結果として、図１８で示すように、膜厚の薄いフローテ
ィングゲート１０３になってしまい、かつ、フローティ
ングゲート１０３の表面や、この表面の近傍の、フロー
ティングゲート１０３の内部（以下、単に、フローティ
ングゲート１０３の表面や表面中という）に、ドライエ
ッチングのプラズマダメージが生じることになる。

【００１９】また、抜き幅ｘ₁、残し幅ｘ₂の形状のよ
いレジストパターン１０４（図１６に示すような）をレ
ジスト膜厚を厚くして、解像できた場合でも、トレンチ
１０５を形成するときにドライエッチングする各膜（つ
まり、フローティングゲート１０３やトンネル酸化膜１
０２やシリコン半導体基板１０１）のエッチングレート
とレジストパターン１０４のエッチングレートの比が小
さいときには、やはり、所望の深さｙのトレンチ１０５
を形成する前に、レジストパターン１０４がなくなって
しまう。ひいては、フローティングゲート１０３はドラ
イエッチングされてしまう。その結果、図１８で示すよ
うに膜厚の薄いフローティングゲート１０３になってし
まい、先程と同様に、フローティングゲート１０３の上
面表面や上面近傍のフローティングゲート１０３の内部
（以下、単に、フローティングゲート１０３の表面およ
び表面中という）に、ドライエッチングのプラズマダメ
ージを生じさせる。

【００２０】また、図１９と図２０を参照して、トレン
チ１０５内部やフローティングゲート１０３上に堆積し
た厚膜酸化膜１０６をＣＭＰ法で削り落とし、トレンチ
１０５内部に厚膜酸化膜１０６を埋込むときにも、厚膜
酸化膜１０６のＣＭＰ法でのエッチングレートより、多
結晶シリコンで形成されているフローティングゲート１
０３のＣＭＰ法でのエッチングレートの方が速いため、
フローティングゲート１０３はさらに薄くなってしま
い、図２０に示すように膜厚の薄いフローティングゲー
ト１０３になってしまう。このとき、フローティングゲ
ート１０３はＣＭＰ法によって物理的にエッチングされ
るだけでなく、ＣＭＰ法で使用されるアルカリ溶液にも
その表面が晒されるので、フローティングゲート１０３
の表面や表面中に、物理的なダメージや化学的なダメー
ジを生じさせる。

【００２１】また、厚膜酸化膜１０６を、ＣＭＰ法では
なく、ドライエッチバック法で、トレンチ１０５内部に
埋込む場合でも、フローティングゲート１０３の上面は
ドライエッチバック法でのエッチングプラズマに晒され
るので、フローティングゲート１０３の表面や、表面中
にドライエッチングのプラズマダメージを生じさせる。

【００２２】また、図１６〜図２１に示される方法で作
られる従来の不揮発性半導体記憶装置は、次に述べる第
２の問題点も生じさせる。

【００２３】図１８を参照して、トレンチ１０５を形成
するために、フローティングゲート１０３やトンネル酸
化膜１０２やシリコン半導体基板１０１をエッチングし
ている最中は、同時にレジストパターン１０４もエッチ
ングされているため、主成分が有機物であるレジストか
ら出るカーボン等のコンタミネーションによって、フロ
ーティングゲート１０３の表面やシリコン半導体基板１
０１に掘られたトレンチの内部が汚染されることにな
る。

【００２４】以上のように、図１６〜図２１に示される
製造方法で作られた不揮発性半導体記憶装置では、フロ
ーティングゲートはトレンチを形成するときに、ドライ
エッチングによってそのエッチングプラズマのダメージ
を、その表面や表面中に受ける。また、ＣＭＰ法やドラ
イエッチバック法によって厚膜酸化膜をエッチングする
ときにも、フローティングゲートは、物理的エッチング
によるダメージやアルカリ溶液による化学的ダメージを
受けており（ＣＭＰ法の場合）、またエッチングプラズ
マのダメージを、フローティングゲート１０３の表面
や、表面近傍の、フローティングゲート１０３の内部が
受けており（ドライエッチングバック法の場合）、後に
形成するインターポリ絶縁膜に悪影響を及ぼす。ひいて
は、不揮発性半導体記憶装置の１つの不良モードである
リテンション不良を起こす原因になる。

【００２５】また、トレンチを形成する際には、同時に
レジストパターンもエッチングされ続けているため、レ
ジストの主成分であるカーボン等のコンタミネーション
が、フローティングゲートの表面、およびシリコン半導
体基板内に掘られたトレンチの側壁や底部に付着したり
する。また、エッチング粒子によるノッキングのため
に、レジストの主要成分であるカーボン等のコンタミネ
ーションが、フローティングゲートの表面近傍のフロー
ティングゲートの内部や、シリコン半導体基板の内部に
掘られた溝の側壁や底部の表面近傍のシリコン半導体基
板の内部に入ったりする。フローティングゲートの表面
近傍の内部に入ったカーボン等のコンタミネーション
は、後に形成するインターポリ絶縁膜に悪影響を及ぼ
し、リテンション不良を起こす原因になったり、また、
シリコン半導体基板内に掘られたトレンチの側壁や底部
に付着したりする。また、トレンチの側壁や底部の表面
近傍の内部に入ったカーボン等のコンタミネーション
は、不純物による欠陥を発生させ、接合耐圧を悪化させ
たり、リーク電流パスを形成したりするので、隣接する
メモリセル間の分離能力（パンチスルーマージン）を低
下させる原因になる。

【００２６】次に、第２の従来例について説明する。以
下に述べる第２の従来例は、上記第１の従来例におけ
る、フローティングゲートに与える、ドライエッチング
時のエッチングプラズマダメージやＣＭＰ法による物理
的、化学的ダメージとか、フローティングゲート表面や
シリコン半導体基板内に掘られたトレンチ内部のカーボ
ン等のコンタミネーションによる汚染を回避するために
考えられたものである。

【００２７】図２２を参照して、シリコン半導体基板２
０１の表面にトンネル酸化膜２０２を形成し、トンネル
酸化膜２０２を介在させて、フローティングゲート２０
３を堆積する。次に、ＣＭＰ法でのエッチングレートが
酸化膜よりも遅いシリコン窒化膜２１１を、フローティ
ングゲート２０３の上に堆積する。シリコン窒化膜２１
１は、後述するように、トレンチ２０５のエッチング時
のハードマスクやＣＭＰ法でのストッパ膜となる。ここ
に言うハードマスクとは、レジストマスク（有機物でで
きている）に対して使用される言葉で、主成分が有機物
ではなく、無機物でできているエッチングマスクを意味
する。その後、フォトリソグラフィ法を使用して、方向
Ｘに沿って、所望の抜き幅ｘ₁、残し幅ｘ₂のレジスト
パターン２０４を形状よく形成する。

【００２８】図２２と図２３を参照して、レジストパタ
ーン２０４をエッチングマスクとして、シリコン窒化膜
２１１をドライエッチングし、形状のよい、所望の抜き
幅ｘ ₁、残し幅ｘ₂のシリコン窒化膜２１１を形成す
る。

【００２９】図２４を参照して、シリコン窒化膜２１１
をハードマスクとして、順次、フローティングゲート２
０３、トンネル酸化膜２０２、シリコン半導体基板２０
１をドライエッチングしていき、シリコン半導体基板２
０１内に所望の深さｙの溝を掘って、トレンチ２０５を
形成する。

【００３０】このとき、図２４で示すように、無機物で
できたハードマスクつまり、シリコン窒化膜２１１も多
少薄くなる。薄くなる理由は、シリコン元素の酸化物を
材料とするトンネル酸化膜２０２の、ドライエッチング
でのエッチングレートは、ハードマスクの材料でシリコ
ン窒化膜の、ドライエッチングでのエッチングレートと
あまり差がないため、もしくは、差を大きくすることが
できるエッチング条件を見出すことが難しいため、トン
ネル酸化膜２０２をエッチングするとき、多少、図２３
中で示すシリコン窒化膜２１１もエッチングされるため
である。

【００３１】しかしながら、第１の従来技術で問題とな
った図１８に示す、シリコン半導体基板１０１内に掘ら
れたトレンチ１０５内部やフローティングゲート１０３
の表面へのコンタミネーションによる汚染は、無機物で
あるシリコン窒化膜２１１でできたハードマスクを使用
しているために、生じない。さらに、シリコン窒化膜２
１１の下にフローティングゲート２０３が存在するの
で、フローティングゲート２０３はドライエッチング時
にエッチングされない。それゆえに、フローティングゲ
ート２０３は薄くならず、かつフローティングゲート２
０３はドライエッチング時にプラズマのダメージを受け
ない。

【００３２】図２５を参照して、トレンチ２０５の内部
が埋まるまで、シリコン半導体基板１０１の上に厚膜酸
化膜２０６を堆積する。

【００３３】図２５と図２６を参照して、厚膜酸化膜２
０６を、シリコン窒化膜２１１をＣＭＰ法のストッパ膜
として、厚膜酸化膜２０６の上面の位置がシリコン窒化
膜２１１の上面の位置と同じになるまで削り落とし、ト
レンチ２０５の内部に厚膜酸化膜２０６を埋込む。な
お、図２６で示す製造工程は、ＣＭＰ法で厚膜酸化膜２
０６を削り落としたときの工程図であるが、もちろん、
ドライエッチバック法でトレンチ溝２０５の内部に厚膜
酸化膜２０６を埋込んでもよい。

【００３４】このとき、ＣＭＰ法でのエッチングレート
が酸化膜よりも遅いシリコン窒化膜２１１が、ＣＭＰ法
でのストッパ膜として機能しているので、また、シリコ
ン窒化膜２１１の下にフローティングゲート２０３があ
るために、フローティングゲート２０３がドライエッチ
ングでエッチングされない。したがって、フローティン
グゲート１０３は薄くならない。また、フローティング
ゲート２０３は、エッチングのプラズマダメージを受け
ることはない。したがって、フローティングゲート１０
３は、ＣＭＰ法での物理的エッチングによるダメージや
アルカリ溶液による化学的ダメージを受けない。

【００３５】このことは、トレンチ２０５の内部に厚膜
酸化膜２０６を埋込む方法がドライエッチバック法であ
る場合でも同じである。すなわち、ドライエッチバック
法を用いても、フローティングゲート２０３の上面はエ
ッチングプラズマに晒されることはないので、フローテ
ィングゲート２０３の上面表面や上面近傍のフローティ
ングゲート２０３内部（以下、単に、フローティングゲ
ート２０３の表面や表面中という）に、ドライエッチン
グのプラズマダメージを生じさせない。

【００３６】また、図２６では、図２５で示したシリコ
ン窒化膜２１１よりもかなり膜厚の薄いシリコン窒化膜
２１１が描かれている。これはＣＭＰ法で厚膜酸化膜２
０６を十分に削り落とすために、多めにＣＭＰ法でエッ
チングを行なったために、シリコン窒化膜２１１の膜厚
が薄くなったためである。シリコン窒化膜２１１は薄く
なるが、フローティングゲート２０３は薄くならない、
また、フローティングゲート２０３が、ＣＭＰ法に起因
する物理的ダメージや化学的ダメージを受けない。

【００３７】図２６と図２７を参照して、不必要なシリ
コン窒化膜２１１を除去する。シリコン窒化膜２１１の
除去は、熱リン酸で行なう。なぜなら、ドライエッチン
グでシリコン窒化膜２１１を除去すると、フローティン
グゲート２０３がドライエッチングによるプラズマダメ
ージを受けるからである。

【００３８】このとき、Ｐなどの不純物を含む多結晶シ
リコンで形成されているフローティングゲート２０３は
熱リン酸に晒されるので、フローティングゲート２０３
の表面は荒れ、その表面に微細な凹凸形状ができる。

【００３９】図２７と図２８を参照して、フローティン
グゲート２０３の上面の位置よりも上に盛り上がった厚
膜酸化膜２０６の上面を、フッ酸溶液で厚さｗ分だけウ
エットエッチングし、フローティングゲート２０３の上
面の位置よりも厚さｚ分だけ、厚膜酸化膜２０６の上面
の位置を下げる。これによって、トレンチ溝２０５の内
部に厚膜酸化膜２０６が埋込まれ、分離幅ｘ₁のトレン
チ分離２０７が完成する。

【００４０】図２９を参照して、インターポリ絶縁膜２
０８とコントロールゲート２０９を順次堆積する。次
に、コントロールゲート２０９を、その下部にあるイン
ターポリ絶縁膜２０８をストッパ膜として、方向Ｘと直
交する方向Ｙに沿って、所望の抜き幅、残し幅にエッチ
ングする。その後、コントロールゲート２０９がエッチ
ングされた場所に露出する、インターポリ絶縁膜２０８
とフローティングゲート２０３をエッチングし、不揮発
性半導体記憶装置のメモリセル２１０を形成する。形成
されたメモリセル２１０のフローティングゲート２０３
の幅は、ｘ₂である。

【００４１】次に、図２９を参照して、厚膜酸化膜２０
６の上面の位置をフローティングゲート２０３の上面の
位置よりも、厚さｚ分だけ低くする理由を説明する。

【００４２】ＥＰＲＯＭやＥＥＰＲＯＭ、および、フラ
ッシュメモリ等で代表される不揮発性半導体記憶装置
は、フローティングゲート２０３の電荷量を制御し、メ
モリセル２１０のしきい値電圧（通常、Ｖ_thという記号
で表現し、その意味はコントロールゲート２０９に電圧
を印加したときに、ある一定以上の電流がシリコン半導
体基板２０１のチャネルに流れるときの、そのコントロ
ールゲート電圧Ｖ_cgのことを言う。）の高い低いで、２
つの値の情報「０」、「１」を記憶する。

【００４３】図３１は、図２９に示すメモリセル２１０
の簡単な等価回路図を示す。図３１に示すメモリセル２
１０の等価回路は、コントロールゲート２０９とフロー
ティングゲート２０３との間の容量Ｃｃｆ２１３と、フ
ローティングゲート２０３とシリコン半導体基板２０１
間の容量Ｃｆｓ２１４との直列接続で表現される。容量
Ｃｃｆはコントロールゲート２０９とフローティングゲ
ート２０３間のインターポリ絶縁膜２０８の膜厚と面積
と誘電率で決定される。容量Ｃｆｓは、フローティング
ゲート２０３とシリコン半導体基板２０１間のトンネル
酸化膜２０２の膜厚と面積と誘電率で決定される。

【００４４】メモリセル２１０がｎ型のメモリセルであ
る場合、メモリセル２１０のしきい値電圧Ｖ_thを高くす
るには、フローティングゲート電圧Ｖｆｇとシリコン半
導体基板電圧Ｖｓｕｂの間の電位差を、Ｖｆｇ＞Ｖｓｕ
ｂの状態にし、フローティングゲート２０３とシリコン
半導体基板２０１間にあるトンネル酸化膜２０２に印加
される電界をＦＮ（Fowler-Nordheim ）トンネル電流が
流れる程度まで大きくし、トンネル酸化膜２０２を介し
て電子をフローティングゲート２０３中に注入、蓄積す
ることで、メモリセル２１０のしきい値電圧Ｖ_thを高く
することができる。この方法は、フローティングゲート
２０３中に電子を注入する１つの方法で、他にもフロー
ティングゲート２０３中に電子を注入する方法もある。

【００４５】フローティングゲート２０３は、そのまわ
りのすべてを何らかの絶縁膜で囲まれているため、フロ
ーティングゲート２０３に直接電圧を与えてフローティ
ングゲート電圧Ｖｆｇを制御することはできない。フロ
ーティングゲート電圧Ｖｆｇを変化させるには、コント
ロールゲート電圧Ｖｃｇを変化させる。フローティング
ゲート２０３中に電荷が蓄積されていないときのフロー
ティングゲート電圧Ｖｆｇは、コントロールゲート電圧
Ｖｃｇと、コントロールゲート２０９とフローティング
ゲート２０３間の容量Ｃｃｆと、フローティングゲート
２０３と半導体基板２０１間の容量Ｃｆｓを用いて、次
のように表現される。

【００４６】Ｖｆｇ＝Ｖｃｇ×［Ｃｃｆ÷（Ｃｃｆ＋Ｃｆｓ）］Ｃｃｆ÷（Ｃｃｆ＋Ｃｆｓ）＝ＣｐＣｐは一般的にカップリングレシオと言われる。

【００４７】以上の式からわかることは、コントロール
ゲート２０９とフローティングゲート２０３間の容量Ｃ
ｃｆ２１３を大きくすれば、つまり、カップリングレシ
オＣｐを１に近くすれば、電子をトンネル酸化膜２０２
を介してフローティングゲート２０３中に注入すること
ができる。その程度までに、トンネル酸化膜２０２に印
加される電界を大きくするために必要なフローティング
ゲート電圧Ｖｆｇを、コントロールゲート電圧Ｖｃｇを
非常に大きくしなくても得ることができる。なぜなら、
カップリングレシオＣｐは常に１以下であるので、Ｃｐ
が１に近くなれば、フローティングゲート電圧Ｖｆｇと
コントロールゲート電圧Ｖｃｇの差は縮まるからであ
る。したがって、コントロールゲート電圧Ｖｃｇを発生
するための周辺回路部への負担を軽減できる。その結
果、周辺回路の高電圧発生回路（チャージポンピング回
路）の面積を小さくでき、また不揮発性半導体記憶装置
のチップ面積を小さくできる。

【００４８】コントロールゲート２０９とフローティン
グゲート２０３間の容量Ｃｃｆ２１３を大きくするに
は、インターポリ絶縁膜２０８の膜厚を薄くするか、コ
ントロールゲート２０９とフローティングゲート２０３
間で接触するインターポリ絶縁膜２０８の面積を大きく
するか、もしくは、インタポリ絶縁膜２０８の誘電率を
大きくすればよい。しかし、インターポリ絶縁膜２０８
の膜厚を薄くしたり、シリコン酸化膜やシリコン窒化膜
以外の高誘電率の膜を使用したりすると、フローティン
グゲート２０３中に蓄積した電荷がインターポリ絶縁膜
２０８を介して、コントロールゲート２０９側に漏れる
というリテンション不良が起こりやすくなる。したがっ
て、一般的にはコントロールゲート２０９とフローティ
ングゲート２０３間で接触するインターポリ絶縁膜２０
８の面積を大きくする方法が取られる。インターポリ絶
縁膜２０８の面積を大きくするには、フローティングゲ
ート２０３の上面の面積のほかに、フローティングゲー
ト２０３の側壁部の面積も利用して、コントロールゲー
ト２０９とフローティングゲート２０３間で接触するイ
ンターポリ絶縁膜２０８の面積を大きくする方法があ
る。このような理由のために、厚膜酸化膜２０６の上面
の位置をフローティングゲート２０３の上面の位置より
も厚さｚ分だけ低くして、フローティングゲート２０３
の両側の側壁部の面積分だけ、大きくしようとしている
のである。

【００４９】ただし、図３０を参照して、コントロール
ゲート２０９とフローティングゲート２０３間で接触す
るインターポリ絶縁膜２０８の面積を大きくするため
に、厚膜酸化膜２０６をフッ酸溶液で多めにウエットエ
ッチングし、フローティングゲート２０３の側壁を露出
させると、次の問題が生じる。すなわち、フッ酸溶液の
エッチングレートの変動やエッチングされる厚膜酸化膜
２０６の膜質や状態の変化によるエッチングレートの変
動などの、プロセスパラメータの変動などにより、厚膜
酸化膜２０６をエッチングしすぎてしまう。その結果、
フローティングゲート２０３の底面の位置よりも、厚膜
酸化膜２０６の上面の位置が下になってしまう。ひいて
は、図３０に示すような、厚膜酸化膜２０６のような形
状になり、寄生トランジスタ２１２が形成されてしま
う。寄生トランジスタ２１２は、コントロールゲート２
０９をゲート電極とし、インターポリ絶縁膜２０８をゲ
ート酸化膜とし、図中Ａ部分をチャネル領域として、図
示しないが紙面の上および紙面の下を１対のソース／ド
レイン領域として形成される。メモリセル２１０のトラ
ンジスタのしきい値電圧Ｖ_thは高い。また、メモリセル
２１０のトランジスタでは、メモリセルのチャネルに電
流が流れていると判断する電流値以下の電流しか流れな
い。そのような場合でも、寄生トランジスタ２１２は、
コントロールゲート２０９にある電圧を印加したとき
に、メモリセルのチャネルに電流が流れていると判断す
る電流値以上の電流が流れる場合がある。このような場
合は、メモリセル全体としては誤動作してしまう。

【００５０】

【発明が解決しようとする課題】次に、上述の第２の従
来技術の第１の問題点について説明する。

【００５１】第２の従来技術によれば、図２２を参照し
て、フローティングゲート２０３の上にシリコン窒化膜
２１１を堆積する。したがって、第１の従来の技術で観
察された問題点、すなわち、フローティングゲートの表
面や表面近傍のフローティングゲート内部にプラズマダ
メージが与えられるという問題点を解決することができ
る。また、ＣＭＰ法でエッチングする際に、フローティ
ングゲートの上面表面や上面表面近傍のフローティング
ゲートの内部に物理的ダメージや化学的ダメージを与え
ない。また、有機物であるレジストからのカーボン等の
コンタミネーションによる汚染が避けられる。

【００５２】しかしながら、図２６と図２７を参照し
て、シリコン窒化膜２１１を熱リン酸で除去するとき
に、フローティングゲート２０３が熱リン酸に晒される
ので、フローティングゲート２０３の表面に荒れが生
じ、微細な凸凹形状ができる。そのフローティングゲー
ト上面表面の荒れや微細な凹凸形状により、インターポ
リ絶縁膜での電界集中が起き、リテンション不良を誘発
する原因になる。

【００５３】第２の従来技術の第２の問題点は次のとお
りである。すなわち、第２の従来技術では、カップリン
グレシオＣｐを大きくするため、つまり、コントロール
ゲート２０９とフローティングゲート２０３間の容量Ｃ
ｃｆを大きくするために、図２７および図２８に示すよ
うに、厚膜酸化膜２０６の上面の位置を、フローティン
グゲート２０３の上面の位置よりも厚さｚ分だけ低くす
る。そして、露出したフローティングゲート２０３の側
壁の厚さｚの２倍分（両側を含めている）だけの、コン
トロールゲート２０９とフローティングゲート２０３間
で接触するインターポリ絶縁膜２０８の面積を大きくす
る。そして、コントロールゲート２０９とフローティン
グゲート２０３間の容量Ｃｃｆを大きくする。

【００５４】しかし、図２７に示されるように、フロー
ティングゲート２０３の上面の位置よりも上に盛り上が
った形状の厚膜酸化膜２０６を、フッ酸溶液でエッチン
グしすぎてしまうと、図３０に示すように、フローティ
ングゲート２０３の底面の位置よりも厚膜酸化膜２０６
の上面の位置が下になってしまう。このようになると、
図３０に示すような寄生トランジスタ２１２が形成され
てしまい、全体として正しく機能しないメモリセル２１
２になってしまう。

【００５５】以上述べたとおり、第１の従来技術および
第２の従来技術に従う不揮発性半導体記憶装置およびそ
の製造方法によれば、ドライエッチングやＣＭＰ法やド
ライエッチバック法によって、フローティングゲート表
面またはその表面近傍のフローティングゲート内部へダ
メージが残り、ひいてはインターポリ絶縁膜の膜質を悪
化させ、不揮発性半導体記憶装置のリテンション不良等
の発生の要因になる。

【００５６】また、熱リン酸によるシリコンによるシリ
コン窒化膜の除去の際にも、フローティングゲート表面
が荒れ、ひいては、その表面の微細な凹凸形状によって
インターポリ絶縁膜のある一定箇所で電界集中が起き、
リテンション不良等の発生の要因になる。

【００５７】さらにレジストから出るカーボン等のコン
タミネーションは、露出したフローティングゲート表面
に付着したり、そのフローティングゲート表面近傍のフ
ローティングゲート内部に入り、フローティングゲート
表面に堆積されたインターポリ絶縁膜の膜質を悪化さ
せ、リテンション不良等の発生の要因になったり、ま
た、シリコン半導体基板に掘られた溝の側壁部や底面部
に付着したり、シリコン半導体基板に掘られた溝内の、
半導体基板表面付近の、シリコン半導体基板の内部に入
ったりして、メモリセル間の分離能力（パンチスルーマ
ージン）を低下させたりする。その上、カップリングレ
シオ（Ｃｐ）を上げるための製造フロー中のプロセスパ
ラメータの変動等により、寄生トランジスタが形成され
てしまい、全体として正しく機能しないメモリセルが形
成されてしまうという欠点がある。

【００５８】それゆえに、この発明の１つの目的は、レ
ジストから出るカーボン等のコンタミネーションによる
汚染をなくすことができ、インターポリ絶縁膜の膜質を
良くすることができ、リテンション不良等の発生を抑制
することができ、さらに十分なメモリセル間の分離能力
（パンチスルーマージン）を持ったトレンチ分離を備え
た、不揮発性半導体記憶装置およびその製造方法を提供
することにある。

【００５９】この発明の他の目的は、フローティングゲ
ートのドライエッチングや厚膜酸化膜の、ＣＭＰ法やド
ライエッチバック法を用いる削り落しによって生じる、
フローティングゲートの表面、または、その表面近傍の
フローティングゲートの内部のダメージをなくし、ま
た、熱リン酸によって侵されて生じたフローティングゲ
ート表面の微細な凹凸形状をなくすことによって、従来
よりも高品質で安定したインターポリ絶縁膜を形成し、
それによって、リテンション不良等の発生原因となるイ
ンターポリ絶縁膜の膜質の劣化をなくすることができる
ように改良された不揮発性半導体記憶装置およびその製
造方法を提供することにある。

【００６０】この発明のさらに他の目的は、正しく機能
しないメモリセルが生じる原因となる寄生トランジスタ
が形成されてしまう不安定な製造プロセスを排除するこ
とにより、カップリングレシオ（Ｃｐ）を増加させ、か
つその変動を小さく抑えることができるように改良され
た不揮発性半導体記憶装置およびその製造方法を提供す
ることにある。

【００６１】上記目的を達成するために、本発明によれ
ば、半導体基板の表面にトンネル酸化膜、フローティン
グゲートが順次堆積される。上記フローティングゲート
の上にバッファ層を介して、有機物を主成分としない無
機物からなるエッチングマスクが形成される。該エッチ
ングマスクをマスクとして、順次、上記バッファ層、上
記フローティングゲート、上記トンネル酸化膜、上記半
導体基板がエッチングされ、半導体基板の内部に、トレ
ンチ溝として使用される溝が形成される。

【００６２】また、本発明によれば、半導体基板の表面
にトンネル酸化膜、フローティングゲートが順次堆積さ
れる。上記フローティングゲート表面や、その表面近傍
のフローティングゲートの内部へダメージが残らないよ
うにするために、上記フローティングゲートの表面に、
不揮発性メモリセルの機能には不必要ではあるが、バッ
ファ層としての薄膜酸化膜、半導体薄膜、有機物を主成
分としない無機物からなるエッチングマスクが堆積され
る。上記バッファ層を利用して、上記フローティングゲ
ートやその表面近傍の該フローティングゲート内部にダ
メージが残らないように、トレンチ分離構造が形成され
る。さらに、上記フローティングゲート表面や、その表
面近傍の上記フローティングゲート内部へダメージが残
らないように、上記エッチングマスクおよび上記薄膜酸
化膜が除去される。その後、上記フローティングゲート
の表面上にインターポリ絶縁膜とコントロールゲートが
形成され、ひいてはメモリセルが形成される。

【００６３】さらに本発明によれば、半導体基板の表面
にトンネル酸化膜、フローティングゲート、薄膜酸化
膜、半導体薄膜を順次堆積する。上記半導体薄膜の表面
に、ある方向Ｘに沿って、一定間隔で、一定幅を有す
る、有機物を主成分としない無機物からなるエッチング
マスクを形成する。上記エッチングマスクをマスクとし
て、順次、上記半導体薄膜、上記薄膜酸化膜、上記フロ
ーティングゲート、上記トンネル酸化膜、上記半導体基
板を、上記エッチングマスクに対して自己整合的にエッ
チングし、それによって、該半導体基板の内部に上記エ
ッチングマスクに対して自己整合的な溝を形成する。こ
れにより、１つの溝と、該溝の両側に自己整合的に形成
された、エッチングマスクと半導体薄膜と薄膜酸化膜と
フローティングゲートとトンネル酸化膜とからなる２つ
のスタック型構造物と、で構成されるトレンチ溝が形成
される。トレンチ溝の内部に十分に埋込まれるまで、厚
膜酸化膜を上記トレンチ溝の内部と、上記スタック型構
造物の表面および側面に堆積する。

【００６４】上記厚膜酸化膜を、上記スタック型構造物
の最上部にあるエッチングマスクが十分に露出するま
で、該エッチングマスクとともに削り落し、該厚膜酸化
膜をトレンチ溝の内部にだけ埋込む。

【００６５】不揮発性のメモリセルの機能自体には不必
要な、その表面が露出したエッチングマスクを、該エッ
チングマスクの下にある半導体薄膜をストッパ膜に用い
て除去する。このとき、上記エッチングマスクが除去さ
れた時点で、ストッパ膜としての上記半導体薄膜が残ら
ないと、該半導体薄膜の下にある薄膜酸化膜もエッチン
グされてしまい、ひいては、フローティングゲートにダ
メージを与える。これを防止するために、上記エッチン
グマスクが除去された後も、上記半導体薄膜が残るよう
に、上記エッチングマスクを除去する。

【００６６】上記厚膜酸化膜のエッチングレートと半導
体薄膜のエッチングレートの比Ａ（わかりやすく記述す
ると、Ａ＝厚膜酸化膜のエッチングレート÷半導体薄膜
のエッチングレート）が大きくなるエッチング法で、上
記エッチングマスクを除去する。これにより、厚膜酸化
膜が突出する。突出しているこの厚膜酸化膜をエッチン
グすることにより、該厚膜酸化膜の上面の位置を、上記
フローティングゲートの上面の位置より低くし、かつ、
上記フローティングゲートの底面の位置より高くする。
このエッチングが終了した時点で、上記厚膜酸化膜以外
に、不揮発性のメモリセルの機能自体には不必要な、上
記半導体薄膜が除去されてしまうと、該半導体薄膜の下
にある薄膜酸化膜もエッチングされてしまい、ひいては
フローティングゲートにダメージを与えてしまう。

【００６７】これを防止するために、上記厚膜酸化膜の
エッチング終了時には、上記半導体薄膜が残っているよ
うに、かつ上記厚膜酸化膜のエッチング途中から、その
側壁部分が露出する上記フローティングゲートの側壁表
面やその側壁表面近傍の該フローティングゲートの内部
にダメージが残らないように、ダメージが少ない方法、
すなわち、厚膜酸化膜のエッチングレートと半導体薄膜
のエッチングレートの比Ａが大きいエッチング法で、上
記厚膜酸化膜をエッチングする。

【００６８】半導体薄膜のエッチングレートと酸化膜の
エッチングレートの比Ｂ（わかりやすく記述すると、Ｂ
＝半導体薄膜のエッチングレート÷薄膜酸化膜のエッチ
ングレートあるいはＢ＝半導体薄膜のエッチングレート
÷厚膜酸化膜のエッチングレート）が大きいエッチング
法で、不揮発性のメモリセルの機能自体には不必要な、
その表面が露出している半導体薄膜を除去する。このと
きに、半導体薄膜のエッチングのためのオーバーエッチ
ング時間（これについては後述する）に、エッチングさ
れる該半導体薄膜の下にある、薄膜酸化膜が、上記半導
体薄膜の除去のためのエッチングの終了時になくなって
しまうと、フローティングゲートをエッチングしてしま
い、ひいては該フローティングゲートにダメージが与え
られる。これを防止するために、上記半導体薄膜の除去
のためのエッチングが終了した時点で、上記薄膜酸化膜
が残っているように、かつ、上記半導体薄膜の除去中
に、その表面が露出している上記厚膜酸化膜の上面の高
さも、上記半導体薄膜の除去のためのエッチングが終了
した時点で、上記フローティングゲートの底面の高さよ
りも低くならないようなエッチング条件、すなわち、上
記半導体薄膜のエッチングレートと酸化膜のエッチング
レート比Ｂが大きいエッチング法で上記半導体薄膜を除
去する。

【００６９】なお、上述のオーバーエッチングとは、エ
ッチングしようとする被エッチング膜がエッチングしき
れるエッチング時間よりも、多めにエッチングしている
ことをいう。この場合の「オーバーエッチング時間」と
は、被エッチング膜がエッチングしきれた時間から、多
めに設定したエッチング時間までの時間のことを意味す
る。

【００７０】次に、上記薄膜酸化膜を除去するときに、
表面が露出している上記厚膜酸化膜の上面の位置が上記
フローティングゲートの底面の位置よりも低くならず、
かつ、上記薄膜酸化膜の除去終了時に、その表面が露出
してくる上記フローティングゲートの表面や、その表面
近傍のフローティングゲートの内部にダメージが残らな
いエッチング方法で、上記薄膜酸化膜を除去する。

【００７１】その後、フローティングゲートの表面上に
インターポリ絶縁膜とコントロールゲートを順次形成す
る。

【００７２】コントロールゲートを、上記インターポリ
絶縁膜をストッパ膜として、方向Ｘに直交する方向Ｙに
沿って、所望の抜き幅、残し幅でエッチングする。

【００７３】上記コントロールゲートを所望の抜き幅で
エッチングしたところに露出した、インターポリ絶縁膜
とフローティングゲートをエッチングする。

【００７４】これにより不揮発性半導体記憶装置が完成
する。本発明の作用効果は次のとおりである。

【００７５】有機物を主成分としない無機物からなるエ
ッチングマスクで、フローティングゲートのエッチング
や半導体基板の内部にトレンチ溝を形成するためのエッ
チングをするので、有機物を主成分としてレジストから
出るカーボン等のコンタミネーションを発生させない。
したがって、上記コンタミネーションによって、フロー
ティングゲートの側壁表面やその側壁表面近傍のフロー
ティングゲート内部、および半導体基板の内部に形成さ
れた溝の側壁表面や、その底面近傍の半導体基板内部
や、半導体内部に形成された溝の底面表面やその底面表
面近傍の半導体基板内部にダメージや汚染が生じない。
それゆえに、フローティングゲートの側壁表面に形成さ
れるインターポリ絶縁膜を高品質に形成できる。その結
果、リテンション不良の発生の要因を排除できる。ま
た、半導体基板の内部に形成された溝の部分に形成され
たトレンチ分離の形成においては、不純物による欠陥を
発生させず、また、接合耐圧を悪化させず、さらにリー
ク電流パスを形成しない。その結果、隣接するメモリセ
ル間の、分離能力（パンチスルーマージン）の高いトレ
ンチ分離を形成できる。

【００７６】また、フローティングゲートの表面に、薄
膜酸化膜と半導体薄膜と無機物からなるエッチングマス
クをバッファ層として形成する。フローティングゲート
の表面やその側壁表面にインターポリ絶縁膜を堆積する
前に、上記バッファ層を除去しなければならない。しか
し、このバッファ層を利用して、フローティングゲート
の表面や、その表面近傍のフローティングゲート内部に
ダメージが残らないようにトレンチ分離構造を形成す
る。

【００７７】さらに、フローティングゲートの表面や、
その表面近傍のフローティングゲート内部にダメージが
残らないように、不必要なエッチングマスク、半導体薄
膜、薄膜酸化膜を除去する。それゆえに、従来のよう
な、ドライエッチングやＣＭＰ法やドライエッチバック
法の場合に生じていた、フローティングゲート表面、ま
たはその表面近傍のフローティングゲート内部のダメー
ジは、本発明においては生じない。

【００７８】また、従来技術においては、熱リン酸によ
って、フローティングゲート表面が侵され、フローティ
ングゲート表面に微細な凹凸形状ができていたが、本発
明によれば、かかる問題が生じないため、高品質で安定
なインターポリ絶縁膜が形成され、その結果、リテンシ
ョン不良発生の１つの要因を排除できる。

【００７９】さらに、本発明によれば、厚膜酸化膜の上
面の位置を、プロセスパラメータの変動の大きいフッ酸
溶液を用いるウエットエッチングで、一度に低くするの
ではない。まず、フローティングゲートと薄膜酸化膜と
半導体薄膜と無機物からなるエッチングマスクの積層構
造を作る。次に、インターポリ絶縁膜を形成するに先立
ち、フローティングゲートの表面やその側壁表面を露出
させるために、無機物からなるエッチングマスクの除
去、半導体薄膜の除去、薄膜酸化膜の除去を、プロセス
パラメータの変動の小さい安定な方法で行ない、それに
よって、フローティングゲートの側壁を露出させる。

【００８０】この方法によれば、厚膜酸化膜の上面の位
置をフローティングゲートの上面の位置よりも低くし、
かつフローティングゲートの底面の位置よりも高くする
ことができるので、露出されたフローティングゲートの
側壁の面積分だけ、コントロールゲートとフローティン
グゲート間のインターポリ絶縁膜の面積を大きくするこ
とができる。したがって、コントロールゲートとフロー
ティングゲート間の容量Ｃｃｆは大きくなり、ひいて
は、カップリングレシオＣｐ（Ｃｐ＝Ｃｃｆ÷（Ｃｃｆ
＋Ｃｆｓ））も大きくすることができる。また、寄生ト
ランジスタが形成されないため、誤動作を引き起こして
しまうようなメモリセルは形成されない。その結果、メ
モリセルは正しく機能するようになる。

【００８１】また、プロセスパラメータの変動の小さい
安定な方法で、フローティングゲートの側壁を露出させ
るので、コントロールゲートとフローティングゲート間
の容量ＣｃｆやカップリングレシオＣｐの変動も小さく
抑えられる。

【００８２】本発明を要約すると次のとおりである。そ
れゆえに、この発明の目的は、レジストから出るカーボ
ン等のコンタミネーションによる汚染をなくせるように
改良された、トレンチ分離を備えた不揮発性半導体記憶
装置を提供することにある。

【００８３】この発明の他の目的は、インターポリ絶縁
膜の膜質をよくし、リテンション不良等の発生を抑制す
るように改良された、トレンチ分離を備えた不揮発性半
導体記憶装置を提供することにある。

【００８４】この発明のさらに他の目的は、十分なメモ
リセル間の分離能力を持ったトレンチ分離を備えた不揮
発性半導体記憶装置を提供することになる。

【００８５】この発明のさらに他の目的は、フローティ
ングゲート表面または表面中のダメージをなくすること
ができるように改良された、トレンチ分離を備えた不揮
発性半導体記憶装置を提供することにある。

【００８６】この発明のさらに他の目的は、フローティ
ングゲート表面に微細な凸凹形状が生じないように改良
された、トレンチ分離を備えた不揮発性半導体記憶装置
を提供することにある。

【００８７】この発明のさらに他の目的は、寄生トラン
ジスタを形成させないように改良された、トレンチ分離
を備えた不揮発性半導体記憶装置を提供することにあ
る。

【００８８】この発明のさらに他の目的は、カップリン
グレシオを増加させ、かつその変動を小さく抑えること
ができるように改良された、トレンチ分離を備えた不揮
発性半導体記憶装置を提供することにある。

【００８９】この発明のさらに他の目的は、上述のよう
な特徴を有する、トレンチ分離を備えた不揮発性半導体
記憶装置の製造方法を提供することにある。

【００９０】

【課題を解決するための手段】請求項１に記載の不揮発
性半導体記憶装置は、半導体基板を備える。上記半導体
基板の主表面中に、ライン状に、トレンチ分離用のトレ
ンチが形成されている。上記トレンチ内を埋込むよう
に、上記半導体基板の上に第１の絶縁物が設けられる。
上記トレンチの両側であって、上記半導体基板の上に、
第１の酸化膜を介在させて、第１のゲート電極が設けら
れる。上記第１のゲート電極の上に、第２の絶縁物を介
在させて第２のゲート電極が設けられている。上記トレ
ンチの側壁面と上記半導体基板の表面との間のなす角度
は９０°未満である。

【００９１】請求項２に記載の不揮発性半導体記憶装置
によれば、上記第１のゲート電極は、上記半導体基板の
主な構成元素と同じ元素で構成されている。

【００９２】請求項３に記載の不揮発性半導体記憶装置
によれば、上記第１のゲート電極は導電性を有する。

【００９３】請求項４に記載の不揮発性半導体記憶装置
によれば、上記第１のゲート電極は、多結晶シリコンで
形成され、かつｎ型の導電性を有する。

【００９４】請求項５に記載の不揮発性半導体記憶装置
によれば、上記第２のゲート電極は、上記半導体基板の
主な構成元素と、同じ元素で構成されており、かつ導電
性を有する。

【００９５】請求項６に記載の不揮発性半導体記憶装置
によれば、上記第２のゲート電極は、多結晶シリコン膜
または高融点金属のシリサイド膜と多結晶シリコン膜と
の積層膜で形成されており、上記多結晶シリコン膜はｎ
型の導電性を有する。

【００９６】請求項７に記載の不揮発性半導体記憶装置
によれば、上記第１の酸化膜は、上記半導体基板の主な
構成元素と同じ元素の酸化物で形成される。

【００９７】請求項８に記載の不揮発性半導体記憶装置
によれば、上記第１の酸化膜はＳｉＯ₂またはＳｉＯ₂
を含む材料から形成される。

【００９８】請求項９に記載の不揮発性半導体記憶装置
によれば、上記第２の絶縁物は、上記半導体基板の主な
構成元素と同じ元素の酸化物を含む材料、上記半導体基
板の主な構成元素と同じ元素の窒化物を含む材料、また
は、上記半導体基板の主な構成元素と同じ元素の酸化物
を含む材料と上記半導体基板の主な構成元素の窒化物を
含む材料との積層物から形成される。

【００９９】請求項１０に記載の不揮発性半導体記憶装
置によれば、上記第２の絶縁物はＳｉＯ₂を含む材料、
Ｓｉ_XＮ_Yを含む材料、またはＳｉＯ₂を含む材料とＳ
ｉ_XＮ_Yを含む材料との積層物から形成される。

【０１００】請求項１１に記載の不揮発性半導体記憶装
置によれば、上記第１の絶縁物は、上記半導体基板の主
な構成元素と同じ元素の酸化物を含む材料から形成され
る。

【０１０１】請求項１２に記載の不揮発性半導体記憶装
置によれば、上記第１の絶縁物はＳｉＯ₂を含む材料か
ら形成される。

【０１０２】請求項１３に記載の不揮発性半導体記憶装
置によれば、上記第１の絶縁物は、上記半導体基板に導
電性を与える不純物を含まない。

【０１０３】請求項１４に記載の不揮発性半導体記憶装
置によれば、第１の絶縁膜が第１のゲート電極の側壁に
接している位置は、上記第１のゲート電極の上面より下
にあり、かつ該第１のゲート電極の下面より上にある。

【０１０４】請求項１５に記載の不揮発性半導体記憶装
置の製造方法は、ライン状に形成されたトレンチ分離を
有する不揮発性半導体記憶装置の製造方法に係る。ま
ず、半導体基板の上に、第１の酸化膜、第１のゲート電
極、薄膜酸化膜および半導体薄膜を順次堆積する（第１
工程）。上記半導体薄膜の上に、上記トレンチを形成す
る部分以外の部分を覆う、有機物を含まない無機物から
なるエッチングマスクを形成する（第２工程）。上記エ
ッチングマスクをマスクにして、上記半導体薄膜、上記
薄膜酸化膜、上記第１のゲート電極、上記第１の酸化膜
および上記半導体基板の表面を自己整合的にエッチング
し、上記半導体基板の主表面中に上記ライン状のトレン
チを形成する（第３工程）。上記トレンチの内部を埋込
むように、かつ上記エッチングマスクを覆うように、上
記半導体基板の上に第１の絶縁物を堆積する（第４工
程）。上記第１の絶縁物の表面と上記エッチングマスク
の表面が面一になるまで、上記第１の絶縁膜の表面を削
り落とす（第５工程）。上記エッチングマスクを除去
し、それによって、上記半導体薄膜の表面を露出させ、
かつ上記第１の絶縁膜の頭部分を突出させる（第６工
程）。上記第１の絶縁膜の上記頭部分を、該第１の絶縁
膜が第１のゲート電極の側壁に接している位置が、上記
第１のゲート電極の上面と下面との間にくるまで、エッ
チング除去する（第７工程）。露出している上記半導体
薄膜をエッチング除去し、上記薄膜酸化膜の表面を露出
させる（第８工程）。露出している上記薄膜酸化膜を除
去し、上記第１のゲート電極の表面を露出させる（第９
工程）。上記第１のゲート電極を被覆するように上記半
導体基板の上に第２の絶縁膜を堆積し、続いて、第２の
ゲート電極を堆積する（第１０工程）。上記第２のゲー
ト電極を上記第２の絶縁膜をストッパ膜としてパターニ
ングする（第１１工程）。上記パターニングされた第２
のゲート電極を用いて、露出した領域にある、上記第２
の絶縁膜と上記第１のゲート電極をエッチング除去する
（第１２工程）。

【０１０５】請求項１６に記載の不揮発性半導体記憶装
置の製造方法によれば、上記第７工程における上記エッ
チングは、上記第１の絶縁物のエッチングレートと、上
記半導体薄膜のエッチングレートの選択比（第１の絶縁
膜のエッチングレート÷上記半導体薄膜のエッチングレ
ート）が５以上のなる条件で行なわれる。

【０１０６】請求項１７に記載の不揮発性半導体記憶装
置の製造方法によれば、上記第８工程における上記エッ
チングは、上記半導体薄膜のエッチングレートと上記薄
膜酸化膜のエッチングレートの選択比（上記半導体薄膜
のエッチングレート÷上記薄膜酸化膜のエッチングレー
ト）が５以上になる条件で行なわれる。

【０１０７】請求項１８に記載の不揮発性半導体記憶装
置の製造方法によれば、上記半導体薄膜を、上記半導体
基板の主な構成元素と同じ元素で構成されている材料で
形成する。

【０１０８】請求項１９に記載の不揮発性半導体記憶装
置の製造方法によれば、上記半導体薄膜を多結晶シリコ
ンで形成する。

【０１０９】請求項２０に記載の不揮発性半導体記憶装
置の製造方法によれば、上記半導体薄膜を、導電性を与
える不純物を含まない材料で形成する。

【０１１０】請求項２１に記載の不揮発性半導体記憶装
置の製造方法によれば、上記半導体薄膜をノンドープ多
結晶シリコンから形成する。

【０１１１】請求項２２に記載の不揮発性半導体記憶装
置の製造方法によれば、上記第５工程における、上記第
１の絶縁膜の表面を削り落とす方法は、ドライエッチバ
ック法またはＣＭＰ（化学的機械的研磨法）で行なわれ
る。

【０１１２】請求項２３に記載の不揮発性半導体記憶装
置の製造方法によれば、上記エッチングマスクの材料で
ある上記無機物として、そのＣＭＰ法でのエッチングレ
ートが、そのＣＭＰ法での酸化膜のエッチングレートよ
りも遅い特性を持った材料を用いる。

【０１１３】請求項２４に記載の不揮発性半導体記憶装
置の製造方法によれば、上記エッチングマスクの材料で
ある上記無機物として、上記半導体基板の主な構成元素
と同じ元素の窒化物を用いる。

【０１１４】請求項２５に記載の不揮発性半導体記憶装
置の製造方法によれば、上記エッチングマスクの材料で
ある上記無機物として、Ｓｉ_XＮ_Yを用いる。

【０１１５】請求項２６に記載の不揮発性半導体記憶装
置の製造方法によれば、上記第４工程における、上記第
１の絶縁物の堆積は、ＬＰＣＶＤ法またはＨＤＰ法で行
なわれる。

【０１１６】請求項２７に記載の不揮発性半導体記憶装
置の製造方法によれば、上記第７工程における上記エッ
チングは、上記第１の絶縁膜の第１のゲート電極の側壁
に接している位置が上記第１のゲート電極の上記上面と
下面との中間にくるように行なわれる。

【０１１７】請求項２８に記載の不揮発性半導体記憶装
置の製造方法によれば、上記第６工程の終了時における
上記第１のゲート電極の膜厚をＤ、上記第６工程の終了
時における上記薄膜酸化膜の膜厚をＯ、上記第６工程の
終了時における上記半導体薄膜の膜厚をＳ、上記第５工
程の終了時における上記エッチングマスクの上面の位置
と上記第６工程の終了時における上記半導体薄膜の上面
の位置との距離をＴ、上記第７工程のエッチングにおけ
る第１の絶縁膜のエッチングレートと上記半導体薄膜の
エッチングレートの選択比（第１の絶縁物のエッチング
レート÷上記半導体薄膜のエッチングレート）をＡとし
たときに、以下の不等式が成立する。

【０１１８】Ｓ−（Ｔ＋Ｓ＋Ｏ＋０．５×Ｄ）÷Ａ＞０（零）請求項２９に記載の不揮発性半導体記憶装置の製造方法
によれば、上記第８工程における上記半導体薄膜のエッ
チング量を、上記第７工程の終了時の上記半導体薄膜の
膜厚の２倍分とする。

【０１１９】請求項３０に記載の不揮発性半導体記憶装
置の製造方法によれば、上記第６工程の終了時の上記フ
ローティングゲートの膜厚をＤ、上記第６工程の終了時
の該薄膜酸化膜の膜厚をＯ、上記第６工程の終了時の上
記半導体薄膜の膜厚をＳ、上記第５工程の終了時の上記
エッチングマスクの上面の位置と上記第６工程の終了時
の上記半導体薄膜の上面の位置との距離をＴ、上記第７
工程で使用するエッチング方法での上記第１の絶縁膜の
エッチングレートと上記半導体薄膜のエッチングレート
の選択比（第１の絶縁物のエッチングレート÷上記半導
体薄膜のエッチングレート）をＡ、上記第８工程で使用
するエッチング方法の上記半導体薄膜のエッチングレー
トと上記薄膜酸化膜のエッチングレートの選択比（上記
半導体薄膜のエッチングレート÷上記薄膜酸化膜のエッ
チングレート、もしくは上記半導体薄膜のエッチングレ
ート÷上記第１の絶縁物のエッチングレート）をＢとし
たときに、以下の不等式が成立する。

【０１２０】Ｏ−（Ｓ×Ａ−（Ｔ＋Ｓ＋Ｏ＋０．５×
Ｄ）÷（Ａ×Ｂ）＞Ｏ（零）請求項３１に記載の不揮発性半導体記憶装置の製造方法
によれば、上記第３工程における上記半導体薄膜、上記
薄膜酸化膜、上記第１のゲート電極および上記第１の酸
化膜のエッチングは、上記半導体基板に対して垂直に行
なう。上記半導体基板の表面のエッチングは、上記トレ
ンチの側壁面と上記半導体基板の上面との間のなす角度
が９０°未満になるように行なわれる。

【０１２１】請求項３２に記載の不揮発性半導体記憶装
置によれば、上記第１の酸化膜はＳｉＯ_XＮ_YまたはＳ
ｉＯ_XＮ_Yを含む材料から形成される。

【０１２２】

【発明の実施の形態】以下、この発明の実施の形態を図
について説明する。

【０１２３】実施の形態１実施の形態１に係る不揮発性半導体記憶装置の製造方法
を、図について説明する。

【０１２４】図１を参照して、シリコン半導体基板１の
表面に、ＳｉＯ₂、ＳｉＯ₂を含む材料、ＳｉＯ
_XＮ_Y、ＳｉＯ_XＮ_Yを含む材料で形成されたトンネル
酸化膜２を形成する。トンネル酸化膜２の上に、リンな
どの不純物を含む多結晶シリコンよりなるフローティン
グゲート３を堆積する。その後、シリコン元素の酸化物
よりなる薄膜酸化膜１６、不純物を含まない多結晶シリ
コンよりなる薄膜多結晶シリコン膜１５を形成する。続
いて、後にハードマスクになり、ＣＭＰ法でのストッパ
膜となるＳｉ_XＮ_Yよりなるシリコン窒化膜１１を堆積
する。シリコン窒化膜１１がストッパ膜となり得るの
は、ＣＭＰ法において、そのエッチングレートが、酸化
膜のエッチングレートよりも遅いからである。その後、
フォトリソグラフィを使用して、方向Ｘに沿って、所望
の抜き幅Ｘ₁、残し幅Ｘ₂の形状のよいレジストパター
ン４をシリコン窒化膜１１の上に形成する。

【０１２５】図１と図２を参照して、レジストパターン
４をエッチングマスクとして、シリコン窒化膜１１をド
ライエッチングし、方向Ｘに沿った、形状のよい所望の
抜き幅Ｘ₁、残し幅Ｘ₂のシリコン窒化膜１１を形成す
る。

【０１２６】図３を参照して、シリコン窒化膜１１をハ
ードマスクとして、順次、薄膜多結晶シリコン膜１５、
薄膜酸化膜１６、フローティングゲート３、トンネル酸
化膜２、シリコン半導体基板１を、多結晶シリコンやシ
リコン単結晶をエッチングするのに適した異方性ドライ
エッチングで、シリコン窒化膜１１に対して自己整合的
にエッチングする。これによって、シリコン半導体基板
１内に所望の深さｙの溝を形成し、溝の両隣に、シリコ
ン窒化膜１１、薄膜多結晶シリコン膜１５、薄膜酸化膜
１６、フローティングゲート３、トンネル酸化膜２とで
形成されたスタック型の構造物を２つ形成する。

【０１２７】このとき、薄膜多結晶シリコン膜１５、薄
膜酸化膜１６、フローティングゲート３、トンネル酸化
膜２、シリコン半導体基板１を、有機物を含まない、無
機物のハードマスクをエッチングマスクとしてエッチン
グするため、トレンチ５の内部やフローティングゲート
３の側壁が、有機物であるカーボン等のコンタミネーシ
ョンによって汚染されない。

【０１２８】また、図３を参照して、無機物でできたハ
ードマスクであるシリコン窒化膜１１も多少薄くなる。
その理由は、シリコン元素の酸化物を材料とするトンネ
ル酸化膜２や、シリコン元素の酸化物を材料とする薄膜
酸化膜１６の異方性ドライエッチングにおけるエッチン
グレートは、ハードマスクの材料であるＳｉ_XＮ_Yの上
記異方性ドライエッチングでのエッチングレートとあま
り差がないため、もしくは、差を大きくすることができ
るエッチング条件を見出すことが難しいため、トンネル
酸化膜２と薄膜酸化膜１６をエッチングするときに、多
少、シリコン窒化膜１１もエッチングされるためであ
る。

【０１２９】図４を参照して、トレンチ５の内部を十分
に埋めるように、厚膜酸化膜６をシリコン半導体基板１
の上に堆積する。

【０１３０】図４と図５を参照して、厚膜酸化膜６を、
シリコン窒化膜１１を、ＣＭＰ法のストッパ膜として、
厚膜酸化膜６の上面の位置とシリコン窒化膜１１の上面
の位置が同じになるまで削り落とし、トレンチ５内部に
厚膜酸化膜６を埋込む。なお、図５では、ＣＭＰ法によ
って厚膜酸化膜６を削り落とした例を示したが、ドライ
エッチバック法で行なってもよい。

【０１３１】このとき、シリコン窒化膜１１が、ＣＭＰ
法でのストッパ膜として機能しているので、そして、シ
リコン窒化膜１１の下部にフローティングゲート３があ
るので、フローティングゲート３をＣＭＰ法で削り落と
すことはない。また、フローティングゲート３が薄くな
ったりすることもない。さらに、フローティングゲート
３が、物理的エッチングによるダメージを受けたり、ア
ルカリ溶液による化学的ダメージを受けない。このよう
な利点は、ドライエッチバック法で厚膜酸化膜６を削り
落とす場合でも、同様に得られる。すなわち、ドライエ
ッチバック法を用いても、フローティングゲート３は、
ドライエッチバック法のエッチング中において、プラズ
マダメージを受けない。

【０１３２】なお、図５中で、シリコン窒化膜１１は、
図４におけるシリコン窒化膜１１よりもかなり、その膜
厚が薄く描かれている。これは、ＣＭＰ法で厚膜酸化膜
６を十分に削り落とすために、シリコン窒化膜１１を、
多めに、ＣＭＰ法でエッチングしたためである。

【０１３３】図５と図６を参照して、不必要なシリコン
窒化膜１１を除去する。このとき、シリコン窒化膜１１
のすぐ下に、不純物を含まない多結晶シリコンからなる
薄膜多結晶シリコン膜１５がある。そのため、シリコン
窒化膜１１を除去するのに、熱リン酸を使用しても、薄
膜多結晶シリコン膜１５の表面が荒れ、微細な凸凹形状
ができるだけで、フローティングゲート３の表面は荒れ
ない。フローティングゲート３の表面に、微細な凸凹形
状はできない。

【０１３４】また、間違って、熱リン酸に浸漬する時間
が多少長くなっても、不純物を含まない多結晶シリコン
からなる薄膜多結晶シリコン膜１５の熱リン酸でのエッ
チングレートは、不純物を含む多結晶シリコンよりも小
さいので、薄膜多結晶シリコン膜１５がなくなってしま
うことはない。

【０１３５】なお、薄膜多結晶シリコン膜１５がなくな
ってしまうと、図７に示す次工程で行なう厚膜酸化膜６
のエッチング時に、薄膜酸化膜１６は完全に除去されて
しまう。その結果、フローティングゲート３の表面が厚
膜酸化膜６のエッチング時にエッチングプラズマにより
アタックされて、フローティングゲート１０３の表面や
表面近傍のフローティングゲート１０３の内部にダメー
ジが残ってしまう。これを回避するために、熱リン酸で
のエッチングレートの小さい、不純物を含まない多結晶
シリコンからなる薄膜多結晶シリコン膜１５を、薄膜酸
化膜１６の上に積層しているのである。

【０１３６】また、熱リン酸を使用した除去法の代わり
に、シリコン窒化膜１１に対するエッチングレートが速
く、薄膜多結晶シリコン膜１５に対するエッチングレー
トが遅いドライエッチング法を用いることもできる。も
っと詳しく言えば、シリコン窒化膜１１を完全に除去す
るだけのエッチングを行なっても、シリコン窒化膜１１
の下地の薄膜多結晶シリコン膜１５が残るような、すな
わち、シリコン窒化膜１１のエッチングレートと薄膜多
結晶シリコン膜１５のエッチングレートとの比が大きい
ドライエッチング法を好ましく使用できる。このような
ドライエッチング法を使用してシリコン窒化膜１１を除
去しても、薄膜多結晶シリコン膜１５の表面が荒れるだ
けで、フローティングゲート３の表面は荒れない。フロ
ーティングゲート３の表面には、微細な凸凹形状ができ
ない。また、薄膜多結晶シリコン膜１５がなくなってし
まうことはないので、次の工程である図７に示す厚膜酸
化膜６の酸化膜ドライエッチング法でのエッチング時
に、フローティングゲート３の表面や表面近傍のフロー
ティングゲート３の内部が酸化膜ドライエッチングでア
タックされることはない。また、フローティングゲート
３の表面、および表面中に、ダメージが残るということ
もない。

【０１３７】さて、ここで、各膜等の膜厚等を、以下の
ように定義する。Ｄ：フローティングゲート３の膜厚Ｏ：図６における薄膜酸化膜１６の膜厚Ｓ：図６における薄膜多結晶シリコン膜１５の膜厚Ｔ：図５におけるシリコン窒化膜１１の上面の位置と、
図６における薄膜多結晶シリコン膜１５の上面の位置と
の距離次に、図７を参照して、フローティングゲート３の側壁
部分を露出させるために、低ダメージの酸化膜−ドライ
エッチング法で、厚膜酸化膜６をエッチングし、厚膜酸
化膜６の上面の位置をフローティングゲート３の上面と
下面との中央部分まで下げる。つまり、厚膜酸化膜６の
上面の位置の、フローティングゲート３の底面からの高
さを０．５×Ｄになるように、厚膜酸化膜６を削る。低
ダメージのドライエッチングを使った理由は、厚膜酸化
膜６をエッチングする際に、どうしてもフローティング
ゲート３の側壁が露出されるので、ドライエッチング時
にフローティングゲート３の側壁が受けるプラズマダメ
ージを最小に止めるためである。このとき、エッチング
前に露出している薄膜多結晶シリコン膜１５も、酸化膜
−ドライエッチング法でエッチングされ、その膜厚が薄
くなる。

【０１３８】ここで、低ダメージの酸化膜−ドライエッ
チング法の厚膜酸化膜６のエッチングレートと薄膜多結
晶シリコン膜１５のエッチングレートとの比（通常、選
択比という）Ａは、以下のように表わされる。

【０１３９】Ａ＝酸化膜ドライエッチング時の厚膜酸化
膜６のエッチングレート÷酸化膜ドライエッチング時の
薄膜多結晶シリコン膜１５のエッチングレートまた、酸化膜ドライエッチング前の厚膜酸化膜６（図６
に示すもの）の上面の位置と、フローティングゲート３
の上面と下面との中央部分の位置までエッチングした厚
膜酸化膜６（図７に示すもの）の上面の位置との距離Ｒ
は、以下のように表わされる。

【０１４０】Ｒ＝Ｔ＋Ｓ＋Ｏ＋（Ｄ−０．５×Ｄ）＝Ｔ＋Ｓ＋Ｏ＋０．５×Ｄ（上式において、Ｔ，Ｓ，Ｏ，Ｄについては、前述の定
義を参照。）したがって、酸化膜ドライエッチング法でエッチングさ
れ、膜厚が薄くなった薄膜多結晶シリコン膜１５の膜厚
Ｓ′は以下のように表わされる。

【０１４１】Ｓ′＝Ｓ−Ｒ÷Ａ（上式において、Ｒ，Ａの意味は前述したとおりであ
る。）さて、図７で示す製造工程で重要なのは、薄膜多結晶シ
リコン膜１５（図６に示すもの）が酸化膜ドライエッチ
ング法でエッチングされてしまうことを避けることであ
る。なぜなら、酸化膜ドライエッチングで、厚膜酸化膜
をＲ分だけエッチングしている途中で、薄膜多結晶シリ
コン膜１５がなくなってしまうと、下地の薄膜酸化膜１
６がエッチングされてしまう。そうすると、酸化膜ドラ
イエッチング時に、フローティングゲート３の上面表面
や上面表面近傍のフローティングゲート３の内部が酸化
膜ドライエッチングにアタックされ、フローティングゲ
ート３の上面および上面中にダメージが残ってしまう場
合がある。それを防ぐためには、膜厚が薄くなっても、
薄膜多結晶シリコン膜１５（膜厚Ｓ′）は残っていなけ
ればならない。したがって、下記の条件が成り立つよう
に、各膜厚や各距離や選択比Ａを決定しなければならな
い。

【０１４２】Ｓ′＝Ｓ−Ｒ÷Ａ＝Ｓ−（Ｔ＋Ｓ＋Ｏ＋０．５×Ｄ）÷Ａ＞０（零）…（１）言い換えれば、本実施の形態は、上式（１）が成立する
ような構造や製造方法で形成される、不揮発性半導体記
憶装置に関すると言える。

【０１４３】図７と図８を参照して、不必要な薄膜多結
晶シリコン膜１５を除去するために、シリコンドライエ
ッチング法で、不必要な薄膜多結晶シリコン膜１５をエ
ッチング除去する。このときに、少しでも薄膜多結晶シ
リコン膜１５が残っていると、次の工程で行なう薄膜酸
化膜１６のエッチングの際に、残っている薄膜多結晶シ
リコン膜１５がマスクとなって、完全に薄膜酸化膜１６
をエッチングしきれないことが起こる。すると、除去し
きれずにフローティングゲート３の上に残っている薄膜
多結晶シリコン膜１５と薄膜酸化膜１６の積層物が、次
の次の工程でインターポリ絶縁膜８を堆積するときに、
インターポリ絶縁膜８に悪影響を与え、リテンション不
良の原因となる。したがって、このシリコンドライエッ
チング法で、不必要な薄膜多結晶シリコン膜１５を完全
に除去するときには、たとえば、薄膜多結晶シリコン膜
１５の膜厚の２倍の膜厚分のエッチングを行なう。

【０１４４】しかしながら、薄膜多結晶シリコン膜１５
の除去を行なうときの下地である薄膜酸化膜１６が、薄
膜多結晶シリコン膜１５のエッチング途中でなくなって
しまうと、シリコンドライエッチング法でエッチングを
行なっているので、フローティングゲート３をエッチン
グしてしまう。ひいては、フローティングゲート３の上
面表面や上面近傍のフローティングゲート３の内部（以
下、単に、フローティングゲート３の上面および上面中
という）、およびフローティングゲート３の側壁表面や
側壁近傍のフローティングゲート３の内部（以下、単
に、フローティングゲート３の側壁表面および側壁表面
中という）にダメージが残ってしまうことがある。

【０１４５】ここでまた、シリコンドライエッチング法
の薄膜多結晶シリコン膜１５のエッチングレートと薄膜
酸化膜１６、もしくは、厚膜酸化膜６のエッチングレー
トとの比Ｂを、以下のように表わす。

【０１４６】Ｂ＝シリコンドライエッチング時の薄膜多
結晶シリコン膜１５のエッチングレート÷シリコンドラ
イエッチング時の薄膜酸化膜１６もしくは厚膜酸化膜６
のエッチングレートまた、たとえば、薄膜多結晶シリコン膜１５の膜厚
（Ｓ′）の２倍の膜厚分のシリコンドライエッチングを
行なうときには、薄膜多結晶シリコン膜１５の膜厚Ｓ′
がシリコンドライエッチングされてなくなった時点か
ら、薄膜酸化膜１６がシリコンドライエッチングでエッ
チングされ始める。すると、薄膜多結晶シリコン膜１５
の膜厚Ｓ′の２倍の膜厚分のシリコンドライエッチング
が終了した時点で、薄膜酸化膜１６のシリコンドライエ
ッチングも終了する。薄膜酸化膜１６の膜厚Ｏ′は以下
のように表わされる。

【０１４７】Ｏ′＝Ｏ−Ｓ′÷Ｂ＝Ｏ−（Ｓ−（Ｒ÷Ａ））÷Ｂ＝Ｏ−（Ｓ×Ａ−Ｒ）÷（Ａ×Ｂ）上で述べた理由によって、薄膜酸化膜１６（膜厚：
Ｏ′）がこのシリコンドライエッチング時に除去されて
はいけないので、下記の条件が成り立つように、各膜厚
や各距離や選択比Ａ，Ｂを決定しなければならない。

【０１４８】Ｏ′＝Ｏ−（Ｓ×Ａ−Ｒ）÷（Ａ×Ｂ）＝Ｏ−（Ｓ×Ａ−（Ｔ＋Ｓ＋Ｏ＋０．５×Ｄ））÷（Ａ×Ｂ）＞０（零） ……（２）言い換えれば、この発明の実施の形態は、式（２）が成
立するような構造や製造方法で形成される、不揮発性半
導体記憶装置に関すると言える。

【０１４９】また、シリコンドライエッチング中には、
厚膜酸化膜６もエッチングされるが、そのエッチングを
被る時間はシリコンドライエッチングの開始から終了す
るまでの時間であるから、厚膜酸化膜６の上面の位置
の、フローティングゲート３の底面からの高さ（Ｈ）は
以下のように表わされる。

【０１５０】Ｈ＝０．５×Ｄ−２×Ｓ′÷Ｂ＝０．５×Ｄ−２×（Ｓ×Ａ−Ｒ）÷（Ａ×Ｂ）さらに、図９を参照して、フッ酸溶液によるウエットエ
ッチングで薄膜酸化膜１６を除去する。このときに、完
全に薄膜酸化膜１６を除去しきれず、多少残っていたと
すると、次の工程（図１０）でインターポリ絶縁膜８を
堆積するときに、フローティングゲート３表面上のイン
ターポリ絶縁膜の膜厚が厚くなる。ひいては、フローテ
ィングゲートとコントロールゲート間の容量Ｃｃｆが小
さくなり、カップリングレシオＣｐを下げることになる
ので、完全に薄膜酸化膜１６を除去しきらなければなら
ない。そのために、薄膜酸化膜１６の膜厚（Ｏ′）の２
倍の膜厚分だけ、薄膜酸化膜１６をフッ酸溶液によりウ
エットエッチングする。フッ酸溶液によるウエットエッ
チングを行なうときの、薄膜酸化膜１６の下地はフロー
ティングゲート３である。しかし、フッ酸溶液がフロー
ティングゲート３へ与えるダメージは考えなくてよい。
なぜなら、通常の半導体記憶装置の生産では、下地が多
結晶シリコンでその上に絶縁膜等を堆積する場合には、
フッ酸溶液により、多結晶シリコン表面を清浄にしてい
ることは公知の事実であるからである。ここでは、フッ
酸溶液による薄膜酸化膜１６の膜厚（Ｏ′）の２倍の膜
厚分のウエットエッチング量で、厚膜酸化膜６（図８に
示すもの）の上面の位置が、フローティングゲート３の
底面の位置よりも下に下がった、従来技術で説明した、
寄生トランジスタが形成されてしまう。すると、全体と
して正しく機能しないメモリセルが形成されてしまう。
したがって、上記のウエットエッチングで、どれだけ、
厚膜酸化膜６の上面の位置が低くなるかを考える必要が
ある。たとえば、フッ酸溶液による薄膜酸化膜１６の膜
厚（Ｏ′）の２倍の膜厚分のウエットエッチング量で、
薄膜酸化膜１６をエッチングした後の、厚膜酸化膜６の
表面の、フローティングゲート３の底面からの高さ
（Ｈ′）は、以下のように表わされる。

【０１５１】Ｈ′＝Ｈ−２×Ｏ′ ＝（０．５×Ｄ−２×（Ｓ×Ａ−Ｒ）÷（Ａ×Ｂ））−２×（Ｏ−（Ｓ× Ａ−Ｒ）÷（Ａ×Ｂ））＝０．５×Ｄ−２×Ｏここで、各膜厚等や各選択比に具体的な値を入れて、そ
れらが±１０％変動したときの厚膜酸化膜６の上面の、
フローティングゲート３の底面からの高さ（Ｈ′）がど
のように変動するか試算してみる。具体的な値として
は、各膜厚等や各選択比が±１０％変動しても、式
（１）と式（２）の条件を満足し、かつ、妥当な各膜厚
等や各選択比を選択した。以下に示す値がそれである。

【０１５２】Ｄ＝２５０ｎｍ±１０％：フローティング
ゲート３の膜厚Ｏ＝１０ｎｍ±１０％：図６における薄膜酸化膜１６の
膜厚Ｓ＝５０ｎｍ±１０％：図６における薄膜多結晶シリコ
ン膜１５の膜厚Ｔ＝１００ｎｍ±１０％：図５における、シリコン窒化
膜１１の上面の位置と図６における薄膜多結晶シリコン
膜１５の上面の位置との距離Ａ＝３０±１０％：図７における酸化膜ドライエッチン
グの選択比Ｂ＝３０±１０％：図８におけるシリコンドライエッチ
ングの選択比上記の条件で、厚膜酸化膜６の上面の、フローティング
ゲート３の底面からの高さ（Ｈ′）を試算してみると以
下のようになる。

【０１５３】Ｈ′の最小値＝９０．５ｎｍ（Ｄ＝２２５
ｎｍ，Ｏ＝１１ｎｍのとき）Ｈ′の中心値＝１０５．０ｎｍ（Ｄ＝２５０ｎｍ，Ｏ＝
１０ｎｍのとき）Ｈ′の最大値＝１１９．５ｎｍ（Ｄ＝１７５ｎｍ，Ｏ＝
９ｎｍのとき）Ｈ′の最小値でさえ、９０．５ｎｍであるから、各膜厚
等や各選択比が±１０％変動しても、次工程である図１
０で示される、メモリセル１０に形成される寄生トラン
ジスタは、ゲート酸化膜の膜厚が９０．５ｎｍのトラン
ジスタと考えてよい。したがって、この寄生トランジス
タは実質的には作動しないと考えてよい。したがって、
図１０で示されるメモリセル１０は全体として、正しく
機能する。

【０１５４】最後に、図１０を参照して、インターポリ
絶縁膜８とコントロールゲート９を順次堆積し、コント
ロールゲート９を、その下部にあるインターポリ絶縁膜
８をストッパ膜として、方向Ｘと直交する方向Ｙに、所
望の抜き幅、残し幅でエッチングする。その後、コント
ロールゲート９がエッチングされた場所において露出す
るインターポリ絶縁膜８とフローティングゲート３をエ
ッチングして、図の奥行き方向にあるメモリセルのフロ
ーティングゲート３と隣接するフローティングゲート３
との電気的導通をなくす。すると、個々のメモリセル１
０が正しく機能する半導体装置が得られる。

【０１５５】１つのメモリセル１０に対して、フローテ
ィングゲート３の側壁に露出する部分であり、かつイン
ターポリ絶縁膜８の堆積時に、コントロールゲート９と
フローティングゲート３の間の容量Ｃｃｆの増加に寄与
する、長さ（Ｌ）は以下のように表わされる。

【０１５６】Ｌ＝２×（Ｄ−Ｈ′）＝２×（Ｄ−（０．５×Ｄ−２×Ｏ））＝２×（０．５×Ｄ＋２×Ｏ）＝Ｄ＋４×Ｏ……（３）上式において、２の意味は、１つのメモリセルに対して
露出する側壁は両側にあるということを意味する。

【０１５７】ここで、各膜厚やメモリセル１０のフロー
ティングゲートの幅（Ｘ₂′）が±１０％変動したとき
に、Ｌがどの程度変動するか計算してみる。つまり、各
膜厚やメモリセル１０のフローティングゲート３の幅
（Ｘ₂′）が±１０％変動したときに、コントロールゲ
ート９とフローティングゲート３の間の容量Ｃｃｆがど
の程度変動するかを、調べてみる。コントロールゲート
９とフローティングゲート３の間の容量Ｃｃｆの最大値
と最小値が、中心値に対して、どの程度変動するかを計
算してみる。ただし、インターポリ絶縁膜８の膜厚や誘
電率やコントロールゲート９とフローティングゲート３
の間にあるインターポリ絶縁膜８の面積を決定するもう
一方の長さ、つまり、コントロールゲート９のチャネル
方向の長さは一定であるとする。各膜厚等の値は、以下
のような妥当な値に定めた。

【０１５８】Ｘ₂′＝５００ｎｍ±１０％：図１２にお
ける、メモリセル１０のフローティングゲート幅Ｄ＝２５０ｎｍ±１０％：フローティングゲート３の膜
厚Ｏ＝１０ｎｍ±１０％：図６における薄膜酸化膜１６の
膜厚上記の結果を示すと以下のとおりになる。

【０１５９】Ｃｃｆｍａｘ＝１．１×ＣｃｆｃｅｎｔｅｒＣｃｆｍｉｎ＝０．９×ＣｃｆＣＥＮＴＥＲ上式で、ＣｃｆｍａｘはＣｃｆの最大値、Ｃｃｆｃｅｎ
ｔｅｒはＣｃｆの中心値、ＣｃｆｍｉｎはＣｃｆの最小
値を表わしている。

【０１６０】コントロールゲート９とフローティングゲ
ート３の間の容量Ｃｃｆの変動率も±１０％であること
がわかる。また、仮にカップリングレシオ（Ｃｐ）がこ
の発明のこの実施の形態で、Ｃｐ＝０．６５であるとす
ると、上記のようにコントロールゲート９とフローティ
ングゲート３の間の容量Ｃｃｆの変動率が±１０％以内
であり、かつ、フローティングゲート３とシリコン半導
体基板１の間の容量Ｃｆｓが変わらないとすれば、カッ
プリングレシオ（Ｃｐ）の変動率は、カップリングレシ
オＣｐの中心値＝０．５に対して、−４％〜＋３％の変
動に収まり、安定しているといえる。

【０１６１】また、１つのメモリセル１０に対して、露
出したフローティングゲート３の側壁が、コントロール
ゲート９とフローティングゲート３の間の容量Ｃｃｆの
増加にどの程度寄与するかを試算してみる。側壁分を利
用した場合のコントロールゲート９とフローティングゲ
ート３の間の容量ＣｃｆをＣｃｆ１とする。比較の対象
となるコントロールゲート９とフローティングゲート３
の間の容量Ｃｃｆは、側壁分が全く利用できない場合の
容量であり、その容量をＣｃｆ２とする。そして、各膜
厚には、以下のような妥当な値を当てる。

【０１６２】Ｘ₂′＝５００ｎｍ：メモリセルのフロー
ティングゲート３の幅Ｄ＝２５０ｎｍ：フローティングゲート３の膜厚Ｏ＝１０ｎｍ：図６における薄膜酸化膜１６の膜厚すると、Ｃｃｆ１とＣｃｆ２の関係は、式（３）を使用
して試算すると、Ｃｃｆ１＝１．５８×Ｃｃｆ２とな
る。これにより約６０％も、コントロールゲート９とフ
ローティングゲート３の間に容量Ｃｃｆが増加すること
がわかる。

【０１６３】次に、コントロールゲート９とフローティ
ングゲート３の間の容量Ｃｃｆが５８％増加した場合
の、カップリングレシオ（Ｃｐ）の増加分を求める。コ
ントロールゲート９とフローティングゲート３の間に容
量Ｃｃｆが増加する前のカップリングレシオ、つまりフ
ローティングゲート３の側壁を利用できないときのカッ
プリングレシオＣｐ１を、今回、たとえばＣｐ１＝０．
５０とする。すると、コントロールゲートとフローティ
ングゲートの間の容量Ｃｃｆが増加した後のカップリン
グレシオＣｐ２は１．２２×Ｃｐ１となり、約２０％も
カップリングレシオが増加することがわかる。

【０１６４】実施の形態２図１１は、実施の形態２に係る不揮発性半導体記憶装置
の断面図である。

【０１６５】図１１を参照して、実施の形態２に係る不
揮発性半導体記憶装置は、シリコン半導体基板１を備え
る。シリコン半導体基板１の主表面中に、ライン状に形
成された、トレンチ分離用のトレンチ５が設けられてい
る。トレンチ５内を埋込むように、シリコン半導体基板
１の上に厚膜酸化膜１２が埋込まれている。トレンチ５
の両側であって、シリコン半導体基板の上に、トンネル
酸化膜２を介在させて、フローティングゲート３が設け
られている。フローティングゲート３の上に、インター
ポリ絶縁膜８を介在させてコントロールゲート９が設け
られている。

【０１６６】図１０を参照して、トレンチ５の側壁面と
シリコン半導体基板１の表面との間のなす角度が直角の
場合には、トレンチ５内を厚膜酸化膜６が埋込みにくく
なる。すると、厚膜酸化膜６の中央に、空洞や深く細い
溝ができることがある。この空洞や溝は、後のインター
ポリ絶縁膜８を堆積する前の、フッ酸溶液によるフロー
ティングゲート３の洗浄時に、さらに深くなり、ひいて
は、エッチングによってその深い溝に入ったコントロー
ルゲート９が除去できなくなる。ひいては、隣のコント
ロールゲート同士が電気的に導通するようになる。ひい
ては、メモリセルアレイのコントロールゲートの電圧が
すべて同じ電圧となり、個々のメモリセルが正常に動作
しないことがある。

【０１６７】実施の形態２に係る装置によれば、トレン
チ５の側壁面とシリコン半導体基板１の表面との間のな
す角度が９０°未満であるので、厚膜酸化膜１２が、ト
レンチ５内へ埋込まれやすくなる。ひいては、上述のよ
うな問題点を生じさせない。

【０１６８】図１１に示す不揮発性半導体記憶装置の製
造方法は、図１〜図１０に示す、実施の形態１の場合の
製造方法と、ほぼ同じである。しかし、図３を参照して
シリコン窒化膜１１をハードマスクとして、順次、薄膜
多結晶シリコン膜１５、薄膜酸化膜１６、フローティン
グゲート３、トンネル酸化膜２、シリコン半導体基板１
をエッチングする工程だけが異なっている。実施の形態
２では、まず、シリコン窒化膜１１をハードマスクとし
て、順次、薄膜多結晶シリコン膜１５、薄膜酸化膜１
６、フローティングゲート３、トンネル酸化膜２を、シ
リコン窒化膜１１に対して自己整合的に、かつ、シリコ
ン半導体基板１に対して垂直にエッチングしていく。し
かし、その後の、シリコン半導体基板１のエッチング
は、シリコン半導体基板１に対して垂直ではなく、図１
１に示すように、９０°未満の角度αを付けてエッチン
グを行なう。９０°未満の角度αを付けて、シリコン半
導体基板１に溝を掘ると、図４の工程において、厚膜酸
化膜のトレンチ５の埋込みが問題なく行なえる。

【０１６９】この方法によると、厚膜酸化膜６を、カバ
レッジの悪いＬＰＣＶＤ（Low Pressure Chemical Vapo
r Deposition）で形成しても、厚膜酸化膜の中央に、空
洞や深く細い溝はできない。

【０１７０】また、実施の形態２では、薄膜多結晶シリ
コン膜１５、薄膜酸化膜１６、フローティングゲート
３、トンネル酸化膜２を、シリコン半導体基板１に対し
て垂直にエッチングしているが、これらも垂直にエッチ
ングするのではなく、シリコン半導体基板１に対して、
ある角度を付けてエッチングを行なえば、厚膜酸化膜６
のトレンチ５への埋込性はさらによくなる。しかし、コ
ントロールゲート９をインターポリ絶縁膜８をストッパ
膜としてエッチングした後の、コントロールゲート９を
エッチングした場所に露出するインターポリ絶縁膜８と
フローティングゲート３のエッチングで、その上面の位
置がフローティングゲート３の上面と下面の中央付近に
ある厚膜酸化膜１２が、フローティングゲート３のエッ
チングマスクとなる。すると、隣のメモリセル間のフロ
ーティングゲート３同士が電気的に導通している状態に
なり、メモリセルアレイのフローティングゲート電圧が
すべて同じ電圧となり、個々のメモリセルが正常に動作
しないことになる。

【０１７１】したがって、シリコン窒化膜１１をハード
マスクとして、順次、薄膜多結晶シリコン膜１５、薄膜
酸化膜１６、フローティングゲート３、トンネル酸化膜
２をシリコン半導体基板に対して垂直にエッチングし、
シリコン半導体基板１を、９０°未満の角度αを付けて
エッチングするのが好ましい。これによって、メモリセ
ルがアレイ全体として正常に動作する不揮発性半導体記
憶装置が得られる。

【０１７２】

【発明の効果】請求項１に係る不揮発性半導体記憶装置
によれば、トレンチの側壁面と半導体基板の上表面との
間のなす角度が９０°未満であるので、厚膜酸化膜がト
レンチ内へ埋込まれやすくなる。ひいては、正常に動作
する半導体装置になる。

【０１７３】請求項２に係る半導体装置によれば、第１
のゲート電極が、半導体基板の主な構成元素と、同一元
素で構成されているので、汎用の製造方法で、製造する
ことができる。

【０１７４】請求項３に係る不揮発性半導体記憶装置に
よれば、第１のゲート電極は導電性を有するので、フロ
ーティングゲートとして機能させることができる。

【０１７５】請求項４に係る不揮発性半導体記憶装置に
よれば、第１のゲート電極は多結晶シリコンで形成さ
れ、かつｎ型の導電性を有するので、汎用の材料で形成
することができ、さらに、フローティングゲートとして
機能させることができる。

【０１７６】請求項５に係る不揮発性半導体記憶装置に
よれば、第２のゲート電極は、半導体基板の主な構成元
素と、同じ元素で構成されており、かつ導電性を有する
ので、汎用の材料で形成でき、かつコントロールゲート
として機能させることができる。

【０１７７】請求項６に係る不揮発性半導体記憶装置に
よれば、第２のゲート電極は、多結晶シリコン膜、また
は高融点金属のシリサイド膜と多結晶シリコン膜との積
層膜で形成されているので、汎用の材料で、容易に形成
することができる。また、多結晶シリコン膜がｎ型の導
電性を有するので、コントロールゲートとして機能させ
ることができる。

【０１７８】請求項７に記載の不揮発性半導体記憶装置
によれば、第１の酸化膜は、半導体基板の主な構成元素
と同じ元素の酸化物で形成されているので、熱酸化等の
汎用の酸化方法で、形成することができる。

【０１７９】請求項８に係る不揮発性半導体記憶装置に
よれば、第１の酸化膜はＳｉＯ₂またはＳｉＯ₂を含む
材料から形成されるので、熱酸化等の汎用の方法で、形
成することができる。

【０１８０】請求項９に記載の不揮発性半導体記憶装置
によれば、第２の絶縁物が、半導体基板の主な構成元素
と同じ元素の酸化物を含む材料、半導体基板の主な構成
元素と同じ元素の窒化物を含む材料、または、半導体基
板の主な構成元素と同じ元素の酸化物を含む材料と半導
体基板の主な構成元素の窒化物を含む材料との積層物か
ら形成されているので、汎用の方法で、形成することが
できる。

【０１８１】請求項１０に記載の不揮発性半導体記憶装
置によれば、第２の絶縁物はＳｉＯ ₂を含む材料、Ｓｉ
_XＮ_Yを含む材料、またはＳｉＯ₂を含む材料とＳｉ_X
Ｎ_Yを含む材料との積層物から形成されるので、従来の
汎用の技術で、形成できる。

【０１８２】請求項１１に記載の不揮発性半導体記憶装
置によれば、第１の絶縁物は、半導体基板の主な構成元
素と同じ元素の酸化物を含む材料から形成されるので、
容易に形成される。

【０１８３】請求項１２に記載の不揮発性半導体記憶装
置によれば、第１の絶縁物ＳｉＯ₂を含む材料から形成
されるので、汎用の方法で、形成することができる。

【０１８４】請求項１３に記載の不揮発性半導体記憶装
置によれば、第１の絶縁物は、半導体基板に導電性を与
える不純物を含まないので、正常に動作する不揮発性半
導体記憶装置となる。

【０１８５】請求項１４に係る不揮発性半導体記憶装置
によれば、第１の絶縁物が第１のゲート電極の側壁に接
している位置は、第１のゲート電極の上面より下にあ
り、かつ第１のゲート電極の下面より上にあるので、寄
生トランジスタができない。

【０１８６】請求項１５に記載の不揮発性半導体記憶装
置の製造方法によれば、上部なメモリセル間の分離能力
を持ったトレンチ分離を備えた不揮発性半導体記憶装置
が得られる。

【０１８７】請求項１６に記載の不揮発性半導体記憶装
置の製造方法によれば、フローティングゲートの上面表
面や上面表面近傍のフローティングゲート内部にダメー
ジが残らない。

【０１８８】請求項１７に記載の不揮発性半導体記憶装
置の製造方法によれば、薄膜酸化膜が、シリコンドライ
エッチング時に、除去されない。

【０１８９】請求項１８に記載の不揮発性半導体記憶装
置の製造方法によれば、半導体薄膜を汎用の材料で形成
することができる。

【０１９０】請求項１９に記載の不揮発性半導体記憶装
置の製造方法によれば、半導体薄膜を、汎用の材料で形
成できる。

【０１９１】請求項２０に記載の不揮発性半導体記憶装
置の製造方法によれば、十分なメモリセル間の分離能力
を持ったトレンチ分離を備えた不揮発性半導体記憶装置
が得られる。

【０１９２】請求項２１に記載の不揮発性半導体記憶装
置の製造方法によれば、半導体薄膜を汎用の材料で形成
することができる。

【０１９３】請求項２２に記載の不揮発性半導体記憶装
置の製造方法によれば、汎用の研磨法で、第１の絶縁膜
の表面を削り落とすことができる。

【０１９４】請求項２３に記載の不揮発性半導体記憶装
置の製造方法によれば、フローティングゲートの上面表
面や上面表面近傍のフローティングゲート内部にダメー
ジを与えない不揮発性半導体記憶装置が得られる。

【０１９５】請求項２４に記載の不揮発性半導体記憶装
置の製造方法によれば、エッチングマスクの材料である
無機物として、半導体基板の主な構成元素と同じ元素の
窒化物を用いるので、トレンチの内部が、カーボン等の
コンタミネーションによって汚染されない。

【０１９６】請求項２５に記載の不揮発性半導体記憶装
置の製造方法によれば、トレンチの内部が、カーボン等
のコンタミネーションによって汚染されない。

【０１９７】請求項２６に記載の不揮発性半導体記憶装
置の製造方法によれば、第１の絶縁物の堆積を、汎用の
方法で行なうことができる。

【０１９８】請求項２７に記載の不揮発性半導体記憶装
置の製造方法によれば、寄生トランジスタを有さない、
不揮発性半導体記憶装置が得られる。

【０１９９】請求項２８に記載の不揮発性半導体記憶装
置の製造方法によれば、十分なメモリセル間の分離能力
を持ったトレンチ分離を備えた不揮発性半導体記憶装置
が得られる。

【０２００】請求項２９に記載の不揮発性半導体記憶装
置の製造方法によれば、半導体薄膜を完全にエッチング
除去することができる。

【０２０１】請求項３０に記載の不揮発性半導体記憶装
置の製造方法によれば、薄膜酸化膜がシリコンドライエ
ッチング時に除去されない。

【０２０２】請求項３１に記載の不揮発性半導体記憶装
置の製造方法によれば、厚膜酸化膜がトレンチ内へ埋込
まれやすくなる。

【０２０３】請求項３２に記載の不揮発性半導体記憶装
置の製造方法によれば、第１の酸化膜はＳｉＯ_xＮ_Yま
たはＳｉＯ_XＮ_Yを含む材料で形成されるので、熱酸化
等の汎用の酸化方法で、形成することができる。

【図面の簡単な説明】

【図１】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第１の工程における半導体装置の断
面図である。

【図２】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第２の工程における半導体装置の断
面図である。

【図３】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第３の工程における半導体装置の断
面図である。

【図４】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第４の工程における半導体装置の断
面図である。

【図５】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第５の工程における半導体装置の断
面図である。

【図６】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第６の工程における半導体装置の断
面図である。

【図７】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第７の工程における半導体装置の断
面図である。

【図８】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第８の工程における半導体装置の断
面図である。

【図９】実施の形態１に係る不揮発性半導体記憶装置
の製造方法の順序の第９の工程における半導体装置の断
面図である。

【図１０】実施の形態１に係る不揮発性半導体記憶装
置の製造方法の順序の第１０の工程における半導体装置
の断面図である。

【図１１】実施の形態２に係る不揮発性半導体記憶装
置の断面図である。

【図１２】従来のトレンチ分離を備えた不揮発性半導
体記憶装置の平面図である。

【図１３】図１２におけるＡ−Ａ線に沿う断面図であ
る。

【図１４】図１２におけるＢ−Ｂ線に沿う断面図であ
る。

【図１５】従来の不揮発性半導体記憶装置の動作を説
明するための図である。

【図１６】第１の従来例にかかる不揮発性半導体記憶
装置の製造方法の順序の第１の工程における半導体装置
の断面図である。

【図１７】第１の従来例にかかる不揮発性半導体記憶
装置の製造方法の順序の第２の工程における半導体装置
の断面図である。

【図１８】第１の従来例にかかる不揮発性半導体記憶
装置の製造方法の順序の第３の工程における半導体装置
の断面図である。

【図１９】第１の従来例にかかる不揮発性半導体記憶
装置の製造方法の順序の第４の工程における半導体装置
の断面図である。

【図２０】第１の従来例にかかる不揮発性半導体記憶
装置の製造方法の順序の第５の工程における半導体装置
の断面図である。

【図２１】第１の従来例にかかるの不揮発性半導体記
憶装置の製造方法の順序の第６の工程における半導体装
置の断面図である。

【図２２】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の順序の第１の工程における半導体装置の
断面図である。

【図２３】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の順序の第２の工程における半導体装置の
断面図である。

【図２４】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の順序の第３の工程における半導体装置の
断面図である。

【図２５】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の順序の第４の工程における半導体装置の
断面図である。

【図２６】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の順序の第５の工程における半導体装置の
断面図である。

【図２７】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の順序の第６の工程における半導体装置の
断面図である。

【図２８】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の順序の第７の工程における半導体装置の
断面図である。

【図２９】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の順序の第８の工程における半導体装置の
断面図である。

【図３０】第２の従来例に係る不揮発性半導体記憶装
置の製造方法の問題点を示す図である。

【図３１】第２の従来例に係る不揮発性半導体記憶装
置のメモリセルの等価回路図である。

【符号の説明】

１シリコン半導体基板、２トンネル酸化膜、３フ
ローティングゲート、８インターポリ絶縁膜、９コ
ントロールゲート、１２厚膜酸化膜。

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の主表面中に、ライン状に形成された、
トレンチ分離用のトレンチと、前記トレンチ内を埋込むように前記半導体基板の上に設
けられた第１の絶縁物と、前記トレンチの両側であって、前記半導体基板の上に、
第１の酸化膜を介在させて設けられた第１のゲート電極
と、前記第１のゲート電極の上に、第２の絶縁物を介在させ
て設けられた第２のゲート電極と、を備え、前記トレンチの側壁面と前記半導体基板の上表面との間
のなす角度は９０°未満である、トレンチ分離を用いる
不揮発性半導体記憶装置。
【請求項２】前記第１のゲート電極は、前記半導体基
板の主な構成元素と、同一元素で構成されている、請求
項１に記載の不揮発性半導体記憶装置。
【請求項３】前記第１のゲート電極は導電性を有す
る、請求項２に記載の不揮発性半導体記憶装置。
【請求項４】前記第１のゲート電極は多結晶シリコン
で形成され、かつｎ型の導電性を有する、請求項３に記
載の不揮発性半導体記憶装置。
【請求項５】前記第２のゲート電極は、前記半導体基
板の主な構成元素と、同じ元素で構成されており、かつ
導電性を有する、請求項１に記載の不揮発性半導体記憶
装置。
【請求項６】前記第２のゲート電極は、多結晶シリコ
ン膜、または高融点金属のシリサイド膜と多結晶シリコ
ン膜との積層膜で形成されており、前記多結晶シリコン膜はｎ型の導電性を有する、請求項
５に記載の不揮発性半導体記憶装置。
【請求項７】前記第１の酸化膜は、前記半導体基板の
主な構成元素と同じ元素の酸化物を含む材料で形成され
る、請求項１に記載の不揮発性半導体記憶装置。
【請求項８】前記第１の酸化膜はＳｉＯ₂、またはＳ
ｉＯ₂を含む材料から形成される、請求項７に記載の不
揮発性半導体記憶装置。
【請求項９】前記第２の絶縁物は、前記半導体基板の
主な構成元素と同じ元素の酸化物を含む材料、前記半導
体基板の主な構成元素と同じ元素の窒化物を含む材料、
または、前記半導体基板の主な構成元素と同じ元素の酸
化物を含む材料と前記半導体基板の主な構成元素の窒化
物を含む材料との積層膜から形成される、請求項１に記
載の不揮発性半導体記憶装置。
【請求項１０】前記第２の絶縁物はＳｉＯ₂を含む材
料、Ｓｉ_XＮ_Yを含む材料、またはＳｉＯ₂を含む材料
とＳｉ_XＮ_Yを含む材料との積層膜から形成される、請
求項９に記載の不揮発性半導体記憶装置。
【請求項１１】前記第１の絶縁物は、前記半導体基板
の主な構成元素と同じ元素の酸化物を含む材料から形成
される、請求項１に記載の不揮発性半導体記憶装置。
【請求項１２】前記第１の絶縁物はＳｉＯ₂を含む材
料から形成される、請求項１１に記載の不揮発性半導体
記憶装置。
【請求項１３】前記第１の絶縁物は、前記半導体基板
に導電性を与える不純物を含まない、請求項１２に記載
の不揮発性半導体記憶装置。
【請求項１４】前記第１の絶縁物が第１のゲート電極
の側壁に接している位置は、前記第１のゲート電極の上
面より下にあり、かつ前記第１のゲート電極の下面より
上にある、請求項１に記載の不揮発性半導体記憶装置。
【請求項１５】ライン状に形成されたトレンチ分離を
有する不揮発性半導体記憶装置の製造方法であって、半導体基板の上に、第１の酸化膜、第１のゲート電極、
薄膜酸化膜および半導体薄膜を順次堆積する第１工程
と、前記半導体薄膜の上に、前記トレンチを形成する部分以
外の部分を覆う、有機物を含まない無機物からなるエッ
チングマスクを形成する第２工程と、前記エッチングマスクを用いて、前記半導体薄膜、前記
薄膜酸化物、前記第１のゲート電極、前記第１の酸化膜
および前記半導体基板の表面を自己整合的にエッチング
し、前記半導体基板の主表面中に前記ライン状のトレン
チを形成する第３工程と、前記トレンチの内部を埋込むように、かつ前記エッチン
グマスクを覆うように前記半導体基板の上に第１の絶縁
物を堆積する第４工程と、前記第１の絶縁物の表面と前記エッチングマスクの表面
が面一になるまで、前記第１の絶縁膜を削り落とす第５
工程と、前記エッチングマスクを除去し、それによって、前記半
導体薄膜の表面を露出させ、かつ前記第１の絶縁膜の頭
部分を突出させる第６工程と、前記第１の絶縁膜の前記頭部分を、該第１の絶縁膜が第
１のゲート電極の側壁に接している位置が前記第１のゲ
ート電極の上面と下面との間にくるまで、エッチング除
去する第７工程と、露出している前記半導体薄膜をエッチング除去し、前記
薄膜酸化膜の表面を露出させる第８工程と、露出している前記薄膜酸化膜を除去し、前記第１のゲー
ト電極の表面を露出させる第９工程と、前記第１のゲート電極を被覆するように、前記半導体基
板の上に第２の絶縁膜を堆積し、続いて、第２のゲート
電極を堆積する第１０工程と、前記第２のゲート電極を、前記第２の絶縁膜をストッパ
膜としてパターニングする第１１工程と、前記第２のゲート電極のパターニングにより露出した、
領域にある、前記第２の絶縁膜と前記第１のゲート電極
をエッチング除去する第１２工程と、を備えた、不揮発
性半導体記憶装置の製造方法。
【請求項１６】前記第７工程における前記エッチング
は、前記第１の絶縁物のエッチングレートと、前記半導
体薄膜のエッチングレートの選択比（前記第１の絶縁膜
のエッチングレート÷前記半導体薄膜のエッチングレー
ト）が５以上になる条件で行なわれる、請求項１５に記
載の不揮発性半導体記憶装置の製造方法。
【請求項１７】前記第８工程における前記エッチング
は、前記半導体薄膜のエッチングレートと前記薄膜酸化
膜のエッチングレートの選択比（前記半導体薄膜のエッ
チングレート÷前記薄膜酸化膜のエッチングレート）が
５以上になる条件で行なわれる、請求項１５に記載の不
揮発性半導体記憶装置の製造方法。
【請求項１８】前記半導体薄膜を、前記半導体基板の
主な構成元素と同じ元素で構成されている材料で形成す
る、請求項１５に記載の不揮発性半導体記憶装置の製造
方法。
【請求項１９】前記半導体薄膜を多結晶シリコンで形
成する、請求項１８に記載の不揮発性半導体記憶装置の
製造方法。
【請求項２０】前記半導体薄膜を、導電性を与える不
純物を含まない材料で形成する、請求項１８に記載の不
揮発性半導体記憶装置の製造方法。
【請求項２１】前記半導体薄膜をノンドープ多結晶シ
リコンから形成する、請求項２０に記載の不揮発性半導
体記憶装置の製造方法。
【請求項２２】前記第５工程における、前記第１の絶
縁膜を削り落とす方法は、ドライエッチバック法または
ＣＭＰで行なわれる、請求項１５に記載の不揮発性半導
体記憶装置の製造方法。
【請求項２３】前記エッチングマスクの材料である前
記無機物として、その化学的機械的研磨法でのエッチン
グレートが、化学的機械的研磨法での酸化膜のエッチン
グレートよりも遅い特性を持った材料を用いる、請求項
１５に記載の不揮発性半導体記憶装置の製造方法。
【請求項２４】前記エッチングマスクの材料として、
前記半導体基板の主な構成元素と同じ元素の窒化物を用
いる、請求項１５に記載の不揮発性半導体記憶装置の製
造方法。
【請求項２５】前記エッチングマスクの材料として、
Ｓｉ_XＮ_Yを用いる、請求項２４に記載の不揮発性半導
体記憶装置の製造方法。
【請求項２６】前記第４工程における、前記第１の絶
縁物の堆積は、ＬＰＣＶＤ法またはＨＤＰ法で行なわれ
る、請求項１５に記載の不揮発性半導体記憶装置の製造
方法。
【請求項２７】前記第７工程における前記エッチング
は、前記第１の絶縁膜が第１のゲート電極の側壁に接し
ている位置が、前記第１のゲート電極の前記上面と下面
との中間にくるように行なわれる、請求項１５に記載の
不揮発性半導体記憶装置の製造方法。
【請求項２８】前記第６工程の終了時における前記第
１のゲート電極の膜厚をＤ、前記第６工程の終了時にお
ける前記薄膜酸化膜の膜厚をＯ、前記第６工程の終了時
における前記半導体薄膜の膜厚をＳ、前記第５工程の終
了時における前記エッチングマスクの上面の位置と前記
第６工程の終了時における前記半導体薄膜の上面の位置
との距離をＴ、前記第７工程におけるエッチングにおけ
る第１の絶縁膜のエッチングレートと前記半導体薄膜の
エッチングレートの選択比（第１の絶縁物のエッチング
レート÷前記半導体薄膜のエッチングレート）をＡとし
たときに、以下の不等式が成立するように、前記第７工
程における前記エッチングを行なう、請求項２７に記載
の不揮発性半導体記憶装置の製造方法。Ｓ−（Ｔ＋Ｓ＋Ｏ＋０．５×Ｄ）÷Ａ＞０（零）
【請求項２９】前記第８工程における前記半導体薄膜
のエッチング量を、前記第７工程の終了時の前記半導体
薄膜の膜厚の２倍分とする、請求項２７に記載の不揮発
性半導体記憶装置の製造方法。
【請求項３０】前記第６工程の終了時の前記フローテ
ィングゲートの膜厚をＤ、前記第６工程の終了時の前記
薄膜酸化膜の膜厚をＯ、前記第６工程の終了時の前記半
導体薄膜の膜厚をＳ、前記第５工程の終了時の前記エッ
チングマスクの上面の位置と前記第６工程の終了時の前
記半導体薄膜の上面の位置との距離をＴ、前記第７工程
で使用するエッチング方法での前記第１の絶縁膜のエッ
チングレートと前記半導体薄膜のエッチングレートの選
択比（前記第１の絶縁物のエッチングレート÷前記半導
体薄膜のエッチングレート）をＡ、前記第８工程で使用
するエッチング方法の前記半導体薄膜のエッチングレー
トと酸化膜のエッチングレートの選択比（前記半導体薄
膜のエッチングレート÷前記薄膜酸化膜のエッチングレ
ート、もしくは前記半導体薄膜のエッチングレート÷前
記第１の絶縁物のエッチングレート）をＢとしたとき
に、以下の不等式が成立するように、行なわれる、請求
項２９に記載の不揮発性半導体記憶装置の製造方法。Ｏ−（Ｓ×Ａ−（Ｔ＋Ｓ＋Ｏ＋０．５×Ｄ））÷（Ａ×
Ｂ）＞０（零）
【請求項３１】前記第３工程における前記半導体薄
膜、前記薄膜酸化膜、前記第１のゲート電極および前記
第１の酸化膜のエッチングは、前記半導体基板に対して
垂直に行ない、前記第３工程における前記半導体基板の主表面のエッチ
ングは、生じるトレンチの側壁面と前記半導体基板の上
面との間のなす角度が９０°未満になるように行なわれ
る、請求項１５に記載の不揮発性半導体記憶装置の製造
方法。
【請求項３２】前記第１の酸化膜は、ＳｉＯ_XＮ_Yま
たはＳｉＯ_XＮ_Yを含む材料から形成される請求項１に
記載の不揮発性半導体記憶装置。