WO2006046301A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique that can increase the product yield without degrading the operation characteristics of a flash memory cell.
  • a flash memory is a kind of electrically rewritable ROM, and is a semiconductor memory device that is widely used in mobile phones, digital still cameras, or communication network devices.
  • Each flash memory cell includes a floating gate provided on a tunnel oxide film and a control gate which is a gate for applying a bias to the floating gate, and corresponds to a bias applied to the floating gate.
  • a control gate which is a gate for applying a bias to the floating gate, and corresponds to a bias applied to the floating gate.
  • information is written and erased by injecting and extracting electrons into the floating gate through the tunnel oxide film.
  • a dielectric film that acts as a quantum mechanical energy barrier is formed on the outer periphery of the floating gate to be provided in each cell so that injected electrons do not leak out of the floating gate.
  • the film is formed of an ONO film (a three-layer film of oxide film Z nitride film Z oxide film) or an ON film (a two-layer film of oxide film Z nitride film) having a high dielectric constant. Yes (for example, see Patent Document 1).
  • FIG. 1 is a schematic cross-sectional view in the vicinity of a single memory for explaining a part of a conventional manufacturing process of a flash memory
  • FIG. 2 is a schematic diagram of a manufacturing process for explaining these schematic cross-sectional views.
  • FIG. 1 is a schematic plan view of a part of a flash memory
  • FIG. 1 shows an outline of a cross section taken along line AA in FIG.
  • reference numeral 100 denotes a semiconductor substrate such as silicon, and 101 denotes tunnel acid.
  • 102 is shallow trench isolation (STI)
  • 103 is polysilicon serving as a floating gate
  • 104 is photoresist serving as an etching mask
  • 105 is an ONO film
  • 106 is an ONO film 105 described later.
  • Etching residue is a mask (control gate mask) for forming a control gate
  • 108 is a floating gate
  • 109 is a control gate
  • 110 is an active region.
  • STI (102) extends in a stripe shape in a direction perpendicular to the extending direction of control gate mask 107, and two STIs are provided.
  • polysilicon 103 serving as a floating gate extends in the same direction as the STI stripe.
  • These tunnel oxide film 101 and STI (102) are covered with polysilicon 103 serving as a floating gate, and a photoresist 104 serving as a mask for etching a part of polysilicon 103 is formed thereon.
  • the film thickness of the polysilicon 103 is, for example, 300-1200A. Further, the etching of the polysilicon 103 is performed to divide the floating gates 108 of adjacent cells.
  • etching is performed using the photoresist 104 as a mask, a part of the polysilicon 103 on the STI (102) is etched, and the upper surface of the STI (102) is partially exposed, so that the floating gate of the adjacent cell 108 are divided (Fig. 1 (b)).
  • an ONO film 105 is deposited on the entire surface of the substrate (Fig. 1 (c). Note that the thickness of the ONO film 105 depends on its electrical characteristics. It is controlled so as to be 100-250 A when converted to an acid film.
  • the polysilicon 103 and the ONO film 105 in a region other than the region to be the control gate 109 (cell peripheral region) are removed by dry etching.
  • the ONO film 105 formed on the side wall of the polysilicon 103 is thick as the force 00—1500 A (shown in FIG. 1 (c)). All of them cannot be removed, and the residue of the ONO film 105 remains on the line indicated by the dotted line in FIG. 2 (b) (FIG. 1 (d)).
  • the dielectric film ONO film or ON film
  • Such a dielectric film residue is lifted off in the etching tank in the subsequent hydrofluoric acid etching process, and floats and re-adheres as particles in the etching solution, thereby reducing the product yield of the semiconductor device.
  • a dielectric film residue is lifted off in the etching tank in the subsequent hydrofluoric acid etching process, and floats and re-adheres as particles in the etching solution, thereby reducing the product yield of the semiconductor device.
  • Patent Document 1 JP-A-2004-193226 Gazette
  • the dielectric film residue time can be reduced by controlling the dielectric film etching time required for the formation process by the control gate etching.
  • the etching selectivity for the material of the floating gate and the material of the dielectric film is not sufficiently high. For this reason, the etching of the floating gate material proceeds excessively and is overetched, so that the tunnel oxide film is damaged, and as a result, the device characteristics are deteriorated.
  • the present invention has been made in view of the problem, and the object of the present invention is to provide a technique that can increase the product yield without deteriorating the operating characteristics of the semiconductor memory device. It is to provide.
  • the present invention includes a semiconductor substrate, a cell region formed by sequentially laminating a tunnel oxide film, a floating gate, a dielectric film, and a control gate on the semiconductor substrate, and is provided on a side wall of the floating gate. Is provided with a step, and the dielectric film is formed of the flowtain.
  • the semiconductor device is also provided on the side wall of the gate. A plurality of the steps may be provided on the side wall of the floating gate. When the number of the steps is n and the height of the side wall of the floating gate is h, the steps can be provided with an interval of approximately hZ (n + 1).
  • the floating gate is preferably polysilicon or amorphous silicon.
  • the floating gate is preferably phosphorus-doped.
  • the dielectric film is an ON film in which a silicon oxide film and a silicon nitride film are stacked in this order, or an ONO in which a silicon oxide film, a silicon nitride film, and a silicon oxide film are stacked in this order. It can be set as the structure containing a film
  • the present invention also provides a step of providing a tunnel oxide film on a semiconductor substrate, and a first opening of size W1 provided on the tunnel oxide film and formed on the conductive film to form a floating gate.
  • Forming a first mask having, a step of etching a part of the conductive film in a thickness direction from the first opening of the first mask, a step of removing the first mask, Forming a second mask on the conductive film, the second mask having the same center as the first opening and having a second opening of size W2 ( ⁇ W1); and the etching using the second mask.
  • a fifth step of etching the remaining conductive film in the thickness direction to form a step on the side wall of the conductive film.
  • the first and second masks can be silicon nitride film or silicon oxide film hard masks.
  • the first and second masks may be photoresist masks.
  • a step of thermally oxidizing the conductive film to round corners of the step formed on the side wall of the conductive film may be provided.
  • a step portion on the side wall of polysilicon to be a floating gate is formed by using a hard mask or a photoresist mask. If such a step portion is provided, the height from the step portion to the top surface of the STI used for element isolation can be made lower than that of the conventional structure, so that residue generation after etching the dielectric film is generated. Suppression can be realized without degrading the operation characteristics of the element.
  • FIGS. 1 (a) to 1 (d) are schematic cross-sectional views in the vicinity of a single memory for explaining a part of a conventional manufacturing process of a flash memory.
  • FIGS. 2 (a) and 2 (b) are schematic plan views of a part of the flash memory during the manufacturing process for explaining the schematic sectional views of FIGS. 1 (a) to (d).
  • FIGS. 3 (a) and (g) are diagrams for explaining a first example of a method of manufacturing a semiconductor device of the present invention.
  • FIGS. 4 (a) to 4 (c) are diagrams for explaining a second example of the method for manufacturing a semiconductor device of the present invention.
  • FIGS. 5 (a) to 5 (c) are views for explaining a third example of the method for manufacturing a semiconductor device of the present invention.
  • a hard mask or a photoresist mask is used in order to prevent the dielectric film residue from being generated during the wet etching process without deteriorating the operating characteristics.
  • a step portion on the side wall of polysilicon to be a floating gate is formed.
  • the height from the step portion to the top surface of the STI used for element isolation (which is equal to the height of the end portion of the dielectric film) is made lower than that of the conventional structure. be able to. If the height of the end portion of the dielectric film formed on the side wall of the floating gate is reduced, generation of residues after etching the dielectric film can be suppressed.
  • the floating gate formed by the step portion of the polysilicon side wall is used. Thermal oxidation is performed to round a corner of a corner. Such “rounding” of the corner of the floating gate makes it possible to avoid concentration of the electric field on the portion and to reduce the height of the floating gate end (side wall) at the same time.
  • FIG. 3 is a diagram for explaining a first example of a method for manufacturing a semiconductor device of the present invention.
  • reference numeral 10 denotes a silicon substrate
  • 11 denotes a tunnel oxide film
  • 12 denotes an STI
  • 13 For example, phosphorous doped polysilicon to be a floating gate
  • 14 is a silicon nitride film as a first hard mask
  • 15 is a photoresist
  • 16 is a partial region of polysilicon 13 to be removed in an etching process to be described later
  • 17 is a silicon nitride film as a second hard mask
  • 18 is a stepped portion of polysilicon 13
  • 19 is an ONO film as a high dielectric constant film
  • 20 is polysilicon as a control gate.
  • the element is separated by the STI (12).
  • tunnel oxide film 11 and STI (12) are covered with polysilicon 13 serving as a floating gate, and silicon nitride film 14 used as a first hard mask and a part of this silicon nitride film are etched thereon.
  • a patterned photoresist 15 for forming a mask is formed (FIG. 3 (a)).
  • the polysilicon 13 serving as the floating gate has a film thickness of 300-1200A, for example, and the silicon nitride film 14 as the first hard mask has a film thickness of 300-800A, for example.
  • a predetermined portion of silicon nitride film 14 is dry-etched from the opening, and a partial region 16 of polysilicon 13 indicated by hatching in the drawing is etched in the next step. Forming a first hard mask. Note that after the etching of a predetermined portion of the silicon nitride film 14, the photoresist 15 used as a mask for the etching is removed (FIG. 3 (b)).
  • the silicon nitride film 14 opened as shown in FIG. 3B as a mask a partial region 16 of the polysilicon 13 is etched (FIG. 3C). The etching depth at this time is, for example, 100-1000A.
  • the silicon nitride film 17 is removed from the second film. This is because the shape of the etching end portion of the polysilicon 13 is made to be a stepped step by etching in a later process performed using the hard mask.
  • a silicon nitride film 17 as a second hard mask is formed on the entire surface with a film thickness of 300 to 1000 A (FIG. 3D), and the silicon nitride film 17 is completely removed.
  • Apply dry etching until Since the silicon nitride film 17 formed on the side wall of the silicon nitride film 14 used as the first hard mask has a relatively low etching rate, the applied force is the same as that of the silicon nitride side wall formed.
  • the polysilicon 13 is etched in a trench shape in the depth direction, and the floating gates of adjacent cells are divided, and A stepped portion 18 of polysilicon 13 as shown in FIG. 3 (e) is formed.
  • the step 18 After the step 18 is formed, the remaining portion of the silicon nitride film 14 used as the first hard mask is removed, and the ONO film on the entire surface of the polysilicon 13 having the step 18 at the etching end. 19 is deposited. Then, polysilicon 20 serving as a control gate is formed on the ONO film 19 (FIG. 3 (f)). The film thickness of the ONO film 19 is controlled so as to be 100-250 A when its electrical characteristics are converted into an oxide film.
  • the height (Z) from the step portion 18 to the upper surface of the STI (12) is higher than that of the conventional structure. ⁇ Lower by ⁇ .
  • the heights Z and ⁇ Z from the step 18 to the top of the STI (12) can be changed as appropriate according to the design of the element. For example, Z is 200-700 ⁇ , ⁇ is 200-800A, etc. Is done. Further, the width of the terrace of the stepped portion 18 is, for example, about 300A.
  • the position (height) of the side wall of the polysilicon 13 where the stepped portion 18 is provided can be changed as appropriate.
  • the number of the stepped portions 18 is n and the height of the side wall of the polysilicon 13 is It is preferable that hZ (n + 1) be provided with an interval of approximately hZ (n + 1), since the etching time becomes substantially equal because the heights of the ONO films partitioned by the step portions 18 are approximately equal.
  • the step of the floating gate as described above is also effective for reducing the coupling noise of adjacent bits.
  • coupling noise between adjacent bits has become a problem.
  • the bit in the write state the state where electrons exist in the floating gate
  • the erase state When the bit exists adjacent to the bit, the threshold voltage of the bit in the erased state is recognized high due to coupling noise, and may be read as being in the written state.
  • the area of the side wall of the adjacent floating gate can be reduced, and the capacitance between the floating gates of adjacent bits can be reduced. Therefore, it is possible to reduce the coupling noise of adjacent bits, thereby suppressing the occurrence of errors during reading (data read errors).
  • Example 1 force using a hard mask made of a silicon nitride film when forming the stepped portion 18 on the side wall of the polysilicon 13 Such a stepped portion is formed by a normal photolithography technique using a photoresist mask. Even if you do it.
  • FIG. 4 is a diagram for explaining a second example of the method for manufacturing a semiconductor device of the present invention.
  • the same reference numerals are used for the same elements as those in the first embodiment.
  • the element is separated by the STI (12).
  • the tunnel oxide film 11 and the STI (12) are covered with the polysilicon 13 serving as a floating gate, and a patterned photoresist 15 for etching a part of the polysilicon is formed thereon. ( Figure 4 (a)).
  • the film thickness of the polysilicon 13 serving as the floating gate is, for example, 300-1200A.
  • a predetermined portion of polysilicon 13 is dry-etched from the opening. Note that after etching a predetermined portion of the polysilicon 13,
  • FIG. 4 shows an example in which one step portion is formed using two photoresist masks. However, as in the first embodiment, a plurality of step portions are provided. It goes without saying. Even in such a case, the required photoresist mask is tl applied according to the number of stepped portions to be provided.
  • the shape of the stepped portion after the stepped portion 18 is formed on the side wall of the polysilicon 13 No special processing was applied to the shape.
  • the stepped portion 18 of the polysilicon 13 includes an acute angle portion (corner portion) in the cross-sectional outline, when this is used as a floating gate in the cell region, the stepped portion 18 is divided into the corresponding angle.
  • the electric field concentrates and causes the ONO film 19 to break down. In order to avoid such dielectric breakdown, it is preferable to round the corners of the stepped portion 18 by forming a stepped portion 18 and then performing thermal oxidation.
  • FIG. 5 is a process diagram for explaining the process of rounding the corners of the stepped portion 18 with thermal acid.
  • FIG. 5 (a) shows the first hardware after the process of FIG. 3 (e) is completed. A state in which the silicon nitride film 14 as a mask is removed is shown. As shown in this figure, the polysilicon 13 with the silicon nitride film 14 removed 13 the step 18 on the side wall of the step 18 and the top and bottom regions of the step 18 are sharp corners. ing.
  • the polysilicon 13 in this state is thermally oxidized to form an oxide film 21 (FIG. 5B).
  • silicon atoms in the surface region of the polysilicon 13 react with oxygen to form an oxide film, and the corners are rounded.
  • the oxide film 21 formed after such “rounding” is etched by a wet etching method using an etchant such as ammonia water or a dry etching method such as RIE, the step portion 18 has a corner portion.
  • Silicon 13 is obtained (FIG. 5 (c)), and even when used as a floating gate in the cell region, the shape of the polysilicon 13 does not cause dielectric breakdown of the ONO film 19 due to electric field concentration. Since the subsequent steps are the same as those already described with reference to FIG. 3 (f) and subsequent drawings, description thereof will be omitted.
  • the dielectric film has been described as an ONO film having a high dielectric constant.
  • the present invention is not limited to this, and other films such as an ON film may be used.
  • the floating gate may be made of amorphous silicon, which need not be formed of polysilicon.
  • a silicon oxide film may be used instead of the silicon nitride film.

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Abstract

第２のハードマスクであるシリコン窒化膜１７をドライエッチングして完全に除去する。第１のハードマスクとして用いたシリコン窒化膜１４の側壁に形成されたシリコン窒化膜１７は相対的にエッチングレートが低いため、当該部分のシリコン窒化膜１７がエッチングにより除去されるまでドライエッチングを継続すると、ポリシリコン１３が深さ方向にトレンチ状にエッチングされて隣接するセルのフローティングゲート同士が分割されるとともに、ポリシリコン１３の段差部１８が形成される。この後に、第１のハードマスクとして用いたシリコン窒化膜１４の残存部分を除去し、エッチング端部に段差部１８を有するポリシリコン１３の全面のＯＮＯ膜１９を成膜し、ＯＮＯ膜１９上にコントロールゲート用ポリシリコン２０を成膜する。

Description

明 細 書
半導体装置および半導体装置の製造方法
技術分野
[0001] 本発明は半導体装置およびその製造方法に関し、より詳細には、フラッシュメモリセ ルの動作特性を劣化させることなくその製品歩留まりを高めることを可能とする技術 に関する。
背景技術
[0002] フラッシュメモリは電気的に書換えが可能な ROMの一種であり、携帯電話やデジタ ルスチルカメラ、ある 、は通信ネットワーク機器などに広く用いられて 、る半導体記憶 装置である。
[0003] 個々のフラッシュメモリセルは、トンネル酸化膜上に設けられたフローティングゲート と、このフローティングゲートにバイアスを印加するゲートであるコントロールゲートとを 備えており、フローティングゲートに印加されるバイアスに応じて、トンネル酸ィ匕膜を 介してフローティングゲート中に電子を注入したり抜き取ったりすることで情報の書き 込み'消去が行われる。ここで、各セルが備えることとなるフローティングゲートの外周 部には、注入された電子がフローティングゲート外に漏れ出ることのないように、量子 力学的なエネルギ障壁として作用する誘電体膜が形成される。
[0004] しかし、誘電体膜の薄膜ィ匕に伴って、熱励起などによりエネルギを得た電子がその エネルギ障壁を飛び越えてフローティングゲート外へと漏れ出てしまう確率が高くなる ため、この誘電体膜を高誘電率をもつ ONO膜 (酸化膜 Z窒化膜 Z酸化膜の 3層積 層膜)あるいは ON膜 (酸ィ匕膜 Z窒化膜の 2層積層膜)で形成するのが一般的である (例えば、特許文献 1など参照)。
[0005] 図 1はフラッシュメモリの従来の製造プロセスの一部を説明するための単一メモリ近 傍の断面概略図であり、図 2はこれらの断面概略図を説明するための製造プロセス 中のフラッシュメモリの一部の平面外略図で、図 1には図 2中の A— Aのラインに沿う 断面の概略が図示されて 、る。
[0006] これらの図中において、符号 100はシリコンなどの半導体基板、 101はトンネル酸 化膜、 102はシヤロートレンチ 'アイソレーション（STI)、 103はフローティングゲートと なるポリシリコン、 104はエッチング用マスクとなるフォトレジスト、 105は ONO膜であ り、 106は後述する ONO膜 105のエッチング残渣である。また、符号 107はコント口 ールゲートを形成する際のマスク（コントロールゲートマスク）、 108はフローティング ゲート、 109はコントロールゲート、 110は活性領域である。
[0007] 図 2 (a)に図示されているように、コントロールゲートマスク 107の延在方向と垂直な 方向に STI (102)がストライプ状に延在して設けられており、 2本の STIのストライプ に挟まれた領域にフローティングゲートとなるポリシリコン 103が STIストライプと同方 向に延在している。
[0008] 図 1を参照すると、半導体基板 100上に、例えば膜厚が 75— 150Aの薄いトンネ ル酸化膜 101が形成され、各セルの活性化領域は半導体基板 100内に形成された STI (102)で素子分離されて!、る。これらのトンネル酸化膜 101と STI (102)はフロ 一ティングゲートとなるポリシリコン 103で被覆され、その上にポリシリコン 103の一部 をエッチングするためのマスクとなるフォトレジスト 104が形成されている（図 1 (a) )。 なお、ポリシリコン 103の膜厚は例えば 300— 1200Aなどとされる。また、ポリシリコ ン 103のエッチングは、隣接するセルのフローティングゲート 108同士を分割するた めに行われるものである。
[0009] フォトレジスト 104をマスクとしてエッチングを施すと、 STI (102)上のポリシリコン 10 3の一部がエッチングされて STI (102)の上面が部分的に露出されて隣接するセル のフローティングゲート 108同士が分割される（図 1 (b) )。マスクとしては不要となった フォトレジスト 104を除去した後に、 ONO膜 105を基板面の全面に成膜する（図 1 (c) 。なお、この ONO膜 105の膜厚は、その電気的特性を酸ィ匕膜換算したときに 100— 250 Aとなるように制御される。
[0010] これに続いて、コントロールゲート 109となる領域以外の領域（セルの周辺領域）の ポリシリコン 103と ONO膜 105をドライエッチングにより除去する。ところが、ポリシリコ ン 103の側壁に成膜された ONO膜 105の高さ（図 1 (c)中に で示した）力 00— 1 500 Aと厚いために、ポリシリコン 103側壁の ONO膜 105が全て取りきれず、図 2 (b )に点線で示したライン上に ONO膜 105の残渣となって残ってしまう（図 1 (d) )。 [0011] このように、従来の技術では、コントロールゲートを分離させるためにドライエツチン グを実行すると、フローティングゲートの側壁に形成された誘電体膜 (ONO膜あるい は ON膜)の全てを除去することができず、誘電体膜の一部が残渣となってしまう。
[0012] このような誘電体膜の残渣はその後のフッ酸エッチング工程にぉ 、てエッチング槽 内でリフトオフされ、パーティクルとしてエッチング液中を浮遊して再付着し、半導体 装置の製品歩留まりを低下させる原因となる。
[0013] また、誘電体膜の側壁にフローティングゲートの一部がエッチング残部として残り、 ビットライン方向に隣接するセルのフローティングゲートが短絡してしまう原因にもなる 特許文献 1：特開 2004-193226号公報
発明の開示
発明が解決しょうとする課題
[0014] 上述したような問題を解決するためには、コントロールゲートのエッチングによる形 成プロセスに伴って必要となる誘電体膜のエッチング時間を制御することにより、誘 電体膜の残渣の低減を図るという手段もとり得る力 フローティングゲートの材料と誘 電体膜の材料に対するエッチング選択比は充分には高くない。このため、フローティ ングゲート材料のエッチングが進行しすぎてオーバーエッチされてトンネル酸ィ匕膜が 損傷を受け、結果として素子特性を劣化させてしまうことになる。
[0015] また、 CMPプロセスにより、フローティングゲート側壁に形成される誘電体膜を除去 するという方法もあり得る力 この方法ではゲートカップリングの程度が低下して素子 の動作特性が劣化してしまう。
[0016] 本発明は、カゝかる問題に鑑みてなされたもので、その目的とするところは、半導体 記憶装置の動作特性を劣化させることなくその製品歩留まりを高めることを可能とす る技術を提供することにある。
課題を解決するための手段
[0017] 本発明は、半導体基板と、この上にトンネル酸ィ匕膜とフローティングゲートと誘電体 膜とコントロールゲートとが順次積層されて構成されたセル領域を備え、前記フロー ティングゲートの側壁には段差が設けられており、前記誘電体膜は前記フローテイン グゲートの側壁にも設けられている半導体装置である。前記段差は、前記フローティ ングゲートの側壁に複数設けられている構成とすることができる。前記段差の数を nと し、前記フローティングゲートの側壁の高さを hとしたときに、前記段差は、概ね hZ (n + 1)の間隔をもって設けられている構成とすることができる。前記フローティングゲー トは、好ましくは、ポリシリコンもしくはアモルファスシリコンである。前記フローティング ゲートは、リンドープされていることが好ましい。前記誘電体膜は、シリコン酸ィ匕膜とシ リコン窒化膜とがこの順に積層された ON膜、またはシリコン酸ィ匕膜とシリコン窒化膜 とシリコン酸ィ匕膜とがこの順に積層された ONO膜を含む構成とすることができる。
[0018] 本発明はまた、半導体基板上にトンネル酸化膜を設ける工程と、前記トンネル酸ィ匕 膜上に設けれ、フローティングゲートを形成するため導電膜上に、サイズ W1の第 1の 開口を持つ第 1のマスクを形成する工程と、前記第 1のマスクの第 1の開口から前記 導電膜の厚み方向の一部をエッチングする工程と、前記第 1のマスクを除去するェ 程と、前記第 1の開口と中心を同じくし且つサイ W2 (<W1)の第 2の開口を有する 第 2のマスクを前記導電膜上に形成する工程と、前記第 2のマスクを用いて前記エツ チングされた導電膜の残りを前記厚み方向にエッチングして、前記導電膜の側壁に 段差を形成する第 5のステップと、を備えている半導体装置の製造方法である。前記 第 1および第 2のマスクは、シリコン窒化膜もしくはシリコン酸ィ匕膜のハードマスクとす ることができる。また、前記第 1および第 2のマスクは、フォトレジストマスクであってもよ い。前記導電膜を熱酸化して該導電膜の側壁に形成された段差の角部を丸めるェ 程を備えていてもよい。
発明の効果
[0019] 本発明では、ハードマスクまたはフォトレジストマスクを用いることによりフローテイン グゲートとなるポリシリコンの側壁の段差部を形成する。このような段差部を設けると、 段差部から素子分離に用いる STIの上面までの高さを、従来の構造に比較して低く することができるため、誘電体膜をエッチングした後の残渣発生の抑制を、素子の動 作特性を劣化させることなく実現することが可能となる。
[0020] また、フローティングゲートに段差を設けることで隣接ビットのカップリングノイズを軽 減することが可能となり、読み取り時のエラー（データリードエラー）の発生を抑えるこ とがでさる。
[0021] すなわち、本発明によれば、半導体記憶装置の動作特性を劣化させることなくその 製品歩留まりを高めることを可能とする技術を提供することが可能となる。
図面の簡単な説明
[0022] [図 1]図 1 (a)— (d)はフラッシュメモリの従来の製造プロセスの一部を説明するための 単一メモリ近傍の断面概略図である。
[図 2]図 2 (a)及び (b)は図 1 (a)—（d)の断面概略図を説明するための製造プロセス 中のフラッシュメモリの一部の平面外略図である。
[図 3]図 3 (a)一 (g)は本発明の半導体装置の製造方法の第 1の例を説明するための 図である。
[図 4]図 4 (a)一 (c)は本発明の半導体装置の製造方法の第 2の例を説明するための 図である。
[図 5]図 5 (a)一 (c)は本発明の半導体装置の製造方法の第 3の例を説明するための 図である。
発明を実施するための最良の形態
[0023] 以下に、図面を参照して、本発明を実施するための形態について説明する。
[0024] 本発明においては、動作特性を劣化させることがなく且つウエットエッチング工程に ぉ 、て誘電体膜の残渣を発生させな 、ようにするために、ハードマスクまたはフオトレ ジストマスクを用いることによりフローティングゲートとなるポリシリコンの側壁の段差部 を形成する。このような段差部を設けると、段差部から素子分離に用いる STIの上面 までの高さ（これは、誘電体膜の端部の高さに等しい）を、従来の構造に比較して低く することができる。フローティングゲート側壁に形成される誘電体膜の端部の高さを低 くすることとすると、当該誘電体膜をエッチングした後の残渣の発生を抑制することが 可能となる。
[0025] また、フローティングゲートに段差を設けることで隣接ビットのカップリングノイズを軽 減することが可能となり、読み取り時のエラー（データリードエラー）の発生を抑えるこ とがでさる。
[0026] さらに、必要に応じて、ポリシリコン側壁の段差部により形成されたフローティングゲ 一トの角部を丸めるために熱酸化を行う。このようなフローティングゲートの角部の「丸 め」により、当該部分への電界集中の回避と、フローティングゲート端 (側壁)の高さを 低くすることが同時に可能となる。
[0027] 以下に実施例により、本発明をより具体的に説明する。
実施例 1
[0028] 図 3は、本発明の半導体装置を製造する方法の第 1の例を説明するための図で、 図中において、符号 10はシリコン基板、 11はトンネル酸化膜、 12は STI、 13はフロ 一ティングゲートとなる例えばリンドープされたポリシリコン、 14は第 1のハードマスク であるシリコン窒化膜、 15はフォトレジスト、 16は後述するエッチング工程において除 去されるポリシリコン 13の一部領域、 17は第 2のハードマスクであるシリコン窒化膜、 18はポリシリコン 13の段差部、 19は高誘電率膜である ONO膜、 20はコントロールゲ ートとなるポリシリコンである。
[0029] 以下に図面を順次参照しながら本発明の半導体装置の製造方法を具体的に説明 する。
[0030] 先ず、半導体基板 10の主面に、例えば膜厚が 75— 150Aの薄いトンネル酸ィ匕膜 1 1を形成し、各セルの活性化領域を半導体基板 10の表面近傍領域内部に形成され た STI (12)で素子分離する。そして、トンネル酸ィ匕膜 11と STI ( 12)をフローティング ゲートとなるポリシリコン 13で被覆し、その上に第 1のハードマスクとして用いるシリコ ン窒化膜 14およびこのシリコン窒化膜の一部をエッチングしてマスクとするためのパ ターン化されたフォトレジスト 15を成膜する（図 3 (a) )。
[0031] なお、フローティングゲートとなるポリシリコン 13の膜厚は例えば 300— 1200Aなど とされ、第 1のハードマスクであるシリコン窒化膜 14の膜厚は例えば 300— 800Aとさ れる。
[0032] フォトレジスト 15をマスクとして用いて、その開口部からシリコン窒化膜 14の所定箇 所をドライエッチングし、図中にハッチングで示したポリシリコン 13の一部領域 16を次 工程でエッチングするための第 1のハードマスクを形成する。なお、このシリコン窒化 膜 14の所定箇所のエッチング後には、当該エッチング用のマスクとして使用したフォ トレジスト 15は除去される（図 3 (b) )。 [0033] 図 3 (b)に図示したように開口されたシリコン窒化膜 14をマスクとして、ポリシリコン 1 3の一部領域 16をエッチングする（図 3 (c) )。このときのエッチング深さは、例えば 10 0— 1000Aとされる。ここで、ポリシリコン 13のエッチング箇所（シリコン窒化膜 14の 開口部の対応箇所)のポリシリコン 13の膜全部を除去せずに一部のみを除去するの は、シリコン窒化膜 17を第 2のハードマスクとして用いて行う後工程でのエッチングに より、ポリシリコン 13のエッチング端部の形状を階段状の段差にするためである。
[0034] これに続いて、第 2のハードマスクであるシリコン窒化膜 17を膜厚 300— 1000Aで 全面に成膜し（図 3 (d) )、このシリコン窒化膜 17を完全に除去されるまでドライエッチ ングを施す。第 1のハードマスクとして用いたシリコン窒化膜 14の側壁に形成された シリコン窒化膜 17は相対的にエッチングレートが低いため、あた力もシリコン窒化物 のサイドウォールが形成されているのと同様に作用し、当該部分のシリコン窒化膜 17 がエッチングにより除去されるまでドライエッチングを継続すると、ポリシリコン 13が深 さ方向にトレンチ状にエッチングされて隣接するセルのフローティングゲート同士が 分割されるとともに、図 3 (e)に図示したようなポリシリコン 13の段差部 18が形成され る。
[0035] このような段差部 18の形成の後に、第 1のハードマスクとして用いたシリコン窒化膜 14の残存部分を除去し、エッチング端部に段差部 18を有するポリシリコン 13の全面 の ONO膜 19を成膜する。そして、この ONO膜 19上にコントロールゲートとなるポリ シリコン 20を成膜する（図 3 (f) )。なお、この ONO膜 19の膜厚は、その電気的特性 を酸ィ匕膜換算したときに 100— 250Aとなるように制御される。
[0036] この図に示したように、ポリシリコン 13の端部に段差部 18を設けたため、段差部 18 から STI (12)上面までの高さ (Z)は、従来の構造に比較して Δ Ζ分だけ低くなる。段 差部 18から STI ( 12)上面までの高さ Zおよび Δ Zは素子の設計に応じて適宜変更 が可能であるが、例えば、 Zは 200— 700Α、 Δ Ζは 200— 800 Aなどとされる。また 、段差部 18のテラスの幅は例えば 300A程度とされる。
[0037] セルの周辺領域に成膜されているこれらの膜 (フローティングゲートとなるポリシリコ ン 13、 ONO膜 19、およびコントロールゲートとなるポリシリコン 20)はエッチングで除 去されることとなるが、このエッチング工程においては、ポリシリコン 13の側壁の段差 部 18の上側（高さ Δ Ζの ONO膜)と下側（高さ Zの ONO膜)の 2つの領域に別個に エッチング対象となる ONO膜 19が形成されているのと同等のエッチングが進行する 。このため、個々の ONO膜は極めて速やかにエッチングされることなり、エッチング 後に ONO膜 19の残渣が生じるようなことがなくなる（図 3 (g) )。
[0038] なお、図 3には、ポリシリコン 13の側壁に形成する段差部 18は 1つのみ形成されて いる例が図示されている力 複数設けるようにしてもよいことは言うまでもない。その場 合には、段差部を 2つ設ける場合には第 3のハードマスクを追加し、段差部を 3っ設 ける場合には第 4のハードマスクをさらに追加する、といった具合に、設ける段差部の 数に応じて必要とされるハードマスクを追加することとなる。
[0039] また、段差部 18をポリシリコン 13の側壁のどの位置（高さ）に設けるかは適宜変更 可能であるが、段差部 18の数を nとし、ポリシリコン 13の側壁の高さを hとしたときに、 概ね hZ (n+ 1)の間隔をもって設けるようにすると、各段差部 18で区切られる ONO 膜の高さが概ね均等となってエッチングされる時間がほぼ等しくなるので好ましい。
[0040] 上述したようなフローティングゲートの段差は、隣接ビットのカップリングノイズを軽 減するためにも有効である。デバイスの微細化の進行につれて、隣接ビット間のカツ プリングノイズ (隣接ビット間の容量)が問題となってきており、例えば、書き込み状態 (フローティングゲートに電子が存在する状態)のビットと消去状態のビットとが隣接し て存在する場合に、カップリングノイズにより消去状態のビットの閾値電圧が高く認識 されてしまい書き込み状態にあるものとしてリードされてしまうことがある力 本発明の ようにフローティングゲートに段差を設けると、隣接するフローティングゲート側壁の面 積低減が可能となって隣接ビットのフローティングゲート間の容量を減らすことができ る。したがって、隣接ビットのカップリングノイズを小さくすることができ、これにより読み 取り時のエラー（データリードエラー）の発生を抑えることができる。 実施例 2
[0041] 実施例 1では、ポリシリコン 13の側壁に段差部 18を形成するに際してシリコン窒化 膜からなるハードマスクを用いた力 このような段差部をフォトレジストマスクを用いる 通常のフォトリソグラフィ技術により形成するようにしてもょ 、。
[0042] 図 4は、本発明の半導体装置の製造方法の第 2の例を説明するための図で、図中 において、実施例 1と同じ要素には同じ符号を用いて図示してある。
[0043] 先ず、半導体基板 10の主面に、例えば膜厚が 75— 150Aの薄いトンネル酸ィ匕膜 1 1を形成し、各セルの活性化領域を半導体基板 10の表面近傍領域内部に形成され た STI (12)で素子分離する。そして、トンネル酸ィ匕膜 11と STI ( 12)をフローティング ゲートとなるポリシリコン 13で被覆し、その上にポリシリコンの一部をエッチングするた めのパターンィ匕されたフォトレジスト 15を成膜する（図 4 (a) )。なお、フローティングゲ ートとなるポリシリコン 13の膜厚は例えば 300— 1200Aなどとされる。
[0044] フォトレジスト 15をマスクとして用いて、その開口部からポリシリコン 13の所定箇所を ドライエッチングする。なお、このポリシリコン 13の所定箇所のエッチング後には、当
[0045] これに続いて、図 4 (a)で用いたマスクよりもさらにスペースの狭いフォトレジスト 15 のマスクを形成し、このマスクの開口部力もポリシリコン 13をエッチングして段差部を 形成する（図 4 (c) )。
[0046] 以降のプロセスは、図 3 (e)一（g)を用いて説明したのと同様であるので繰り返して の説明は省略する。
[0047] フォトレジストマスクを用いた通常のフォトリソグラフィ技術によりポリシリコン 13の側 壁に段差部を形成した場合においても、セルの周辺領域のエッチング工程において はポリシリコン 13の側壁の段差部 18の上側（高さ Δ Ζの ONO膜)と下側（高さ Zの O NO膜)の 2つの領域に別個にエッチング対象となる ONO膜 19が形成されているの と同等のエッチングが進行することとなるから、個々の ONO膜は極めて速やかにエツ チングされることなり、エッチング後に ONO膜 19の残渣が生じるようなことがなくなる（ 図 3 (g) )。
[0048] なお、図 4には、フォトレジストのマスクを 2つ用いて 1つの段差部を形成する例が図 示されているが、実施例 1と同様に、段差部を複数設けるようにしてもよいことは言うま でもない。その場合にも、設ける段差部の数に応じて必要とされるフォトレジストマスク を追力 tlすることとなる。
実施例 3
[0049] 実施例 1および 2では、ポリシリコン 13の側壁に段差部 18を形成した後の段差部形 状に特別な変更をカ卩えるための処理は施していない。し力しながら、このようなポリシ リコン 13の段差部 18にはその断面輪郭に鋭角な部分 (角部）が含まれるため、これ をセル領域のフローティングゲートとして用いた場合には当該角分に電界が集中して ONO膜 19が絶縁破壊を起こす原因となってしまう。このような絶縁破壊を回避する ためには、段差部 18を形成した後に熱酸ィ匕を行って段差部 18の角部を丸めること が好ましい。
[0050] 図 5は、熱酸ィ匕により段差部 18の角部を丸めるプロセスを説明するための工程図で 、図 5 (a)は、図 3 (e)の工程終了後に第 1のハードマスクであるシリコン窒化膜 14を 除去した状態を示している。この図に示されているように、シリコン窒化膜 14を除去し た状態のポリシリコン 13側壁の段差部 18はこの段差部 18のテラスとトップの領域は その端部が鋭角な角部となっている。
[0051] この状態のポリシリコン 13を熱酸ィ匕して酸ィ匕膜 21を形成する（図 5 (b) )。この酸ィ匕 プロセスにおいては、ポリシリコン 13の表面領域のシリコン原子が酸素と反応して酸 化膜となり、上記の角部は丸みを帯びた形状となる。このような「丸め」を行った後に 形成された酸化膜 21をアンモニア加水などのエツチャントを用いたウエットエッチング や RIEなどドライエッチングの手法でエッチングすると、段差部 18に角部をもたな ヽ ポリシリコン 13が得られ（図 5 (c) )、セル領域のフローティングゲートとして用いた場 合にも電界集中により ONO膜 19の絶縁破壊を生じることのないポリシリコン 13の形 状となる。この後の工程は図 3 (f)以降の図を用いて既に説明したのと同様であるの で説明は省略する。
[0052] なお、これまでの説明では誘電体膜を高誘電率をもつ ONO膜として説明してきた 力 これに限らず、 ON膜などの他の膜であってもよい。また、フローティングゲートは ポリシリコンで形成する必要はなぐアモルファスシリコンであってもよい。さらに、ハー ドマスクとしては、シリコン窒化膜に替えてシリコン酸ィ匕膜を用いるようにしてもょ 、。
[0053] 以上説明したように、本発明によれば、半導体記憶装置の動作特性を劣化させるこ となくその製品歩留まりを高めることを可能とする技術を提供することができる。
[0054] 以上本発明の好ましい実施形態について詳述した力 本発明は係る特定の実施 形態に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲 内において、種々の変形 ·変更が可能である。

Claims

請求の範囲
[1] 半導体基板と、この上にトンネル酸ィ匕膜とフローティングゲートと誘電体膜とコント口 ールゲートとが順次積層されて構成されたセル領域を備え、
前記フローティングゲートの側壁には段差が設けられており、前記誘電体膜は前記 フローティングゲートの側壁にも設けられている半導体装置。
[2] 前記段差は、前記フローティングゲートの側壁に複数設けられて 、る請求項 1に記載 の半導体装置。
[3] 前記段差の数を nとし、前記フローティングゲートの側壁の高さを hとしたときに、前記 段差は、概ね hZ (n+ 1)の間隔をもって設けられている請求項 1または 2に記載の半 導体装置。
[4] 前記フローティングゲートは、ポリシリコンもしくはアモルファスシリコンである請求項 1 乃至 3の何れかに記載の半導体装置。
[5] 前記フローティングゲートは、リンドープされている請求項 1乃至 4の何れかに記載の 半導体装置。
[6] 前記誘電体膜は、シリコン酸ィ匕膜とシリコン窒化膜とがこの順に積層された ON膜、ま たはシリコン酸ィ匕膜とシリコン窒化膜とシリコン酸ィ匕膜とがこの順に積層された ONO 膜を有する請求項 1乃至 5の何れかに記載の半導体装置。
[7] 半導体基板上にトンネル酸化膜を設ける工程と、
該トンネル酸化膜上に設けれ、フローティングゲートを形成するため導電膜上に、 サイ W1の第 1の開口を持つ第 1のマスクを形成する工程と、
前記第 1のマスクの第 1の開口から前記導電膜の厚み方向の一部をエッチングする 工程と、
前記第 1のマスクを除去する工程と、
前記第 1の開口と中心を同じくし且つサイズ W2 (<W1)の第 2の開口を有する第 2 のマスクを前記導電膜上に形成する工程と、
前記第 2のマスクを用いて前記エッチングされた導電膜の残りを前記厚み方向にェ ツチングして、前記導電膜の側壁に段差を形成する第 5のステップと、を備えている 半導体装置の製造方法。
[8] 前記第 1および第 2のマスクは、シリコン窒化膜もしくはシリコン酸ィ匕膜のハードマスク である請求項 7に記載の半導体装置の製造方法。
[9] 前記第 1および第 2のマスクは、フォトレジストマスクである請求項 7に記載の半導体 装置の製造方法。
[10] 前記導電膜を熱酸化して該導電膜の側壁に形成された段差の角部を丸める工程を 備えている請求項 7乃至 9の何れかに記載の半導体装置の製造方法。
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