KR20080038851A - 플래시 메모리 소자의 제조방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 액티브 영역 상부에 터널 절연막, 도전막, 버퍼 절연막, 제1 절연막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 상기 제1 절연막 제거 공정을 실시하는 단계와, 상기 소자 분리막의 일부를 식각하여 상기 소자 분리막 내에 제1 트렌치를 형성하는 단계와, 식각되지 않은 상기 제1 트렌치 측면의 상기 소자 분리막을 식각하여 상기 도전막 측면을 일부 노출시켜 계단 모양의 소자 분리막 표면을 형성하는 단계로 이루어진다.
플로팅 게이트, 간섭 효과, 블랭킷, 건식 식각, 소자 분리막

Description

플래시 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 도전막 106 : 버퍼 절연막
108 : 제1 절연막 110 : 제2 절연막
112 : 제3 절연막 114 : 소자분리막
116 : 포토레지스트 패턴 118 : 제2 트렌치
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 간 섭(interference) 현상을 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다.
비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다.
플래시 메모리 셀은 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio; CR)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간 절연막의 정전 용량의 합에 대한 게이트 층간 절연막의 정전 용량의 비로 표현될 수 있다.
한편, 플래시 메모리 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트 간 거리가 좁아져서 간섭 현상이 점점 더 문제시되고 있다.
본 발명은 소자 분리막 표면을 계단 모양으로 식각하여 플로팅 게이트 간의 간섭(interference) 현상을 개선하기 위한 것이다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법은, 액티브 영역 상부에 터널 절연막, 도전막, 버퍼 절연막, 제1 절연막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공된다. 제1 절연막 제거 공정을 실시한다. 소자 분리막의 일부를 식각하여 소자 분리막 내에 제1 트렌치를 형성한다. 식각되지 않은 제1 트렌치 측면의 소자 분리막을 식각하여 도전막 측면을 일부 노출시켜 계단 모양의 소자 분리막 표면을 형성한다.
상기에서, 소자 분리막 형성 공정은 반도체 기판 상부에 터널 절연막, 도전 막, 버퍼 절연막 및 제1 절연막을 형성한다. 제1 절연막, 버퍼 절연막, 도전막, 터널 절연막 및 반도체 기판의 일부를 식각하여 제2 트렌치를 형성한다. 제2 트렌치를 포함한 반도체 기판 상부에 라이너 형태의 제2 절연막을 형성한다. 제2 트렌치가 채워지도록 제2 트렌치를 포함한 반도체 기판 상부에 제3 절연막을 형성한다. 제1 절연막 상부가 노출될 때까지 화학적 기계적 연마 공정을 실시하여 소자 분리막을 형성한다.
화학적 기계적 연마 공정은 저선택 슬러리를 이용한 화학적 기계적 연마 공정과 고선택 슬러리를 이용한 화학적 기계적 연마 공정으로 실시한다. 저선택 슬러리를 이용한 화학적 기계적 연마 공정은 슬러리의 ph가 10 내지 14인 펌드 실리카(fumed silica)를 사용한다. 고선택 슬러리를 이용한 화학적 기계적 연마 공정은 슬러리의 ph가 6 내지 8인 세리아(CeO2)를 이용한다. 고선택 슬러리를 이용한 화학적 기계적 연마 공정은 제3 절연막과 제1 절연막의 식각 선택비가 30:1 내지 90:1인 슬러리를 이용한다. 고선택 슬러리를 이용한 화학적 기계적 연마 공정시 제1 절연막은 20Å 내지 40Å 두께 제거된다. 제1 절연막은 BOE(Buffered Oxide Etchant)와 H3PO4를 이용하여 제거한다. BOE는 100초 내지 900초 동안 실시하고, H3PO4는 10분 내지 30분 동안 실시한다.
소자 분리막 식각 공정은 50mTorr 내지300mTorr의 압력에서 200W 내지 1000W의 파워를 인가하여 CxHyFz 계열의 가스로 플라즈마 식각 장비에서 건식 식각한다. 소자 분리막 식각 공정시 소자 분리막은 액티브 높이까지 식각한다. 식각되지 않은 제1 트렌치 측면의 소자 분리막 식각 공정은 블랭킷 건식 식각 공정으로 실시한다. 식각되지 않은 제1 트렌치 측면의 소자 분리막 식각 공정은 50mTorr 내지300mTorr의 압력에서 200W 내지 1000W의 파워를 인가하여 CxHyFz 계열의 가스로 플라즈마 식각 장비에서 식각한다. 제1 트렌치 측면의 소자 분리막은 제1 트렌치 높이보다 높게 유지한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1f는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102), 플로팅 게이트용 도전막(104), 버퍼 절연막(106) 및 제1 절연막(108)을 형성한다. 이때, 터널 절연막(102)은 산화막으로 형성하고, 도전막(104)은 폴리실리콘막으로 형성하고, 버퍼 절연막(106)은 산화막으로 형성하며, 제1 절연막(108)은 질화막으로 형성한다. 사진 및 현상 공정을 통해 제1 절연막(108), 버퍼 절연막(106), 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 제1 트렌치를 형성한다.
제1 트렌치를 포함한 반도체 기판(100) 상부에 라이너 형태의 제2 절연막(110)을 형성한다. 이때, 제2 절연막(110)은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 제1 트렌치가 채워지도록 제1 트렌치를 포함한 반도체 기판(100) 상부에 제3 절연막(112)을 형성한다. 이때, 제3 절연막(112)은 고밀도 플라즈마(HDP) 산화막으로 형성한다.
도 1b를 참조하면, 저선택 슬러리(Low Selectivity Slurry; LSS)를 이용하여 제2 절연막(112)을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)한다. 이때, 저선택 슬러리(LSS)를 이용한 화학적 기계적 연마 공정은 슬러리의 ph가 10 내지 14인 펌드 실리카(fumed silica)를 사용한다. 고선택 슬러리(High Selectivity Slurry; HSS)를 이용하여 제1 절연막(108) 상부가 노출될 때까지 제2 절연막(112)을 화학적 기계적 연마(CMP)하여 제1 절연막(110)과 제2 절연막(112)으로 이루어진 소자 분리막(114)을 형성한다. 이때, 고선택 슬러리(HSS)를 이용한 화학적 기계적 연마(CMP) 공정은 슬러리의 ph가 6 내지 8인 세리아(CeO2)를 이용하고, 제3 절연막(112)과 제1 절연막(108)의 식각 선택비가 30:1 내지 90:1인 슬러리를 이용한다. 고선택 슬러리(HSS)를 이용한 화학적 기계적 연마(CMP) 공정시 제1 절연막(108)은 20Å 내지 40Å 두께 제거된다. 소자 분리막(114)을 형성함으로써 액티브 영역 및 필드 영역이 정의된다.
도 1c를 참조하면, 제1 절연막(108) 제거 공정을 실시한다. 이때, 제1 절연막(108)은 BOE(Buffered Oxide Etchant)와 H3PO4를 이용하여 제거한다. 여기서, BOE는 100초 내지 900초 동안 실시하고, H3PO4는 10분 내지 30분 동안 실시한다. 제1 절연막(108) 제거 공정시 BOE 용액을 이용하기 때문에 소자 분리막(114)도 일부 제거된다.
도 1d를 참조하면, 소자 분리막(114)과 버퍼 절연막(106)을 포함한 반도체 기판(100) 상부에 소자 분리막(114)의 일부가 노출되도록 포토레지스트 패턴(116)을 형성한다.
도 1e를 참조하면, 포토레지스트 패턴(116)을 마스크로 소자 분리막(114)의 일부를 식각하여 소자 분리막(114) 내에 제2 트렌치(118)를 형성한다. 이때, 소자 분리막(114) 식각 공정은 50mTorr 내지300mTorr의 압력에서 200W 내지 1000W의 파워를 인가하여 CxHyFz 계열의 가스로 플라즈마 식각 장비에서 건식(dry) 식각한다. 소자 분리막(114)은 액티브 높이까지 식각된다.
도 1f를 참조하면, 포토레지스트 패턴(116)을 제거한다. 이때, 포토레지스트 패턴(116) 제거 공정시 버퍼 절연막(106)도 함께 제거된다. 블랭킷(blanket) 건식 식각 공정으로 식각되지 않은 제2 트렌치(118) 측면의 소자 분리막(114)을 식각하여 도전막(104) 측면을 일부 노출시켜 계단 모양의 소자 분리막(114) 표면을 형성한다. 이때, 소자 분리막(114) 식각 공정은 50mTorr 내지300mTorr의 압력에서 200W 내지 1000W의 파워를 인가하여 CxHyFz 계열의 가스로 플라즈마 식각 장비에서 식각한다. 제2 트렌치(118) 측면의 소자 분리막(114)은 제2 트렌치(118) 높이보다 높게 유지하도록 식각한다.
도면에는 도시되어 있지 않지만, 도전막(104)과 소자 분리막(114)을 포함한 반도체 기판(100) 상부에 유전체막 및 컨트롤 게이트용 도전막을 형성한다.
상기와 같이 소자 분리막(114) 표면을 계단 모양으로 식각하게 되면, 서로 인접한 도전막(104) 사이를 컨트롤 게이트용 도전막으로 완전히 이격시킴으로써 플로팅 게이트 간에 발생하는 간섭 현상을 개선할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 소자 분리막 표면을 계단 모양으로 식각하여 플로팅 게이트용 도전막 사이를 컨트롤 게이트용 도전막으로 완전히 이격시킴으로써 플로팅 게이트 간의 간섭 현상을 개선할 수 있다.
둘째, 간섭 현상을 개선함으로써 셀 스트링(string)별 문턱 전압(Threshold Voltage; Vt) 분포를 개선할 수 있다.
셋째, 소자 분리막 표면을 계단 모양으로 식각하여 플로팅 게이트 간의 간섭 현상을 개선함으로써 소자에 대한 공정 신뢰성을 확보할 수 있다.

Claims (14)

  1. 액티브 영역 상부에 터널 절연막, 도전막, 버퍼 절연막, 제1 절연막이 형성되고, 필드 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 제1 절연막 제거 공정을 실시하는 단계;
    상기 소자 분리막의 일부를 식각하여 상기 소자 분리막 내에 제1 트렌치를 형성하는 단계;
    식각되지 않은 상기 제1 트렌치 측면의 상기 소자 분리막을 식각하여 상기 도전막 측면을 일부 노출시켜 계단 모양의 소자 분리막 표면을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
  2. 제1항에 있어서, 상기 소자 분리막 형성 공정은
    상기 반도체 기판 상부에 상기 터널 절연막, 도전막, 버퍼 절연막 및 제1 절연막을 형성하는 단계;
    상기 제1 절연막, 버퍼 절연막, 도전막, 터널 절연막 및 반도체 기판의 일부를 식각하여 제2 트렌치를 형성하는 단계;
    상기 제2 트렌치를 포함한 상기 반도체 기판 상부에 라이너 형태의 제2 절연막을 형성하는 단계;
    상기 제2 트렌치가 채워지도록 상기 제2 트렌치를 포함한 상기 반도체 기판 상부에 제3 절연막을 형성하는 단계; 및
    상기 제1 절연막 상부가 노출될 때까지 화학적 기계적 연마 공정을 실시하여 소자 분리막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
  3. 제2항에 있어서,
    상기 화학적 기계적 연마 공정은 저선택 슬러리를 이용한 화학적 기계적 연마 공정과 고선택 슬러리를 이용한 화학적 기계적 연마 공정으로 실시하는 플래시 메모리 소자의 제조방법.
  4. 제3항에 있어서,
    상기 저선택 슬러리를 이용한 화학적 기계적 연마 공정은 슬러리의 ph가 10 내지 14인 펌드 실리카(fumed silica)를 사용하는 플래시 메모리 소자의 제조방법.
  5. 제3항에 있어서,
    상기 고선택 슬러리를 이용한 화학적 기계적 연마 공정은 슬러리의 ph가 6 내지 8인 세리아(CeO2)를 이용하는 플래시 메모리 소자의 제조방법.
  6. 제3항에 있어서,
    상기 고선택 슬러리를 이용한 화학적 기계적 연마 공정은 상기 제3 절연막과 제1 절연막의 식각 선택비가 30:1 내지 90:1인 슬러리를 이용하는 플래시 메모리 소자의 제조방법.
  7. 제3항에 있어서,
    상기 고선택 슬러리를 이용한 화학적 기계적 연마 공정시 상기 제1 절연막은 20Å 내지 40Å 두께 제거되는 플래시 메모리 소자의 제조방법.
  8. 제1항에 있어서,
    상기 제1 절연막은 BOE(Buffered Oxide Etchant)와 H3PO4를 이용하여 제거하는 플래시 메모리 소자의 제조방법.
  9. 제8항에 있어서,
    상기 BOE는 100초 내지 900초 동안 실시하고, 상기 H3PO4는 10분 내지 30분 동안 실시하는 플래시 메모리 소자의 제조방법.
  10. 제1항에 있어서,
    상기 소자 분리막 식각 공정은 50mTorr 내지300mTorr의 압력에서 200W 내지 1000W의 파워를 인가하여 CxHyFz 계열의 가스로 플라즈마 식각 장비에서 건식 식각하는 플래시 메모리 소자의 제조방법.
  11. 제1항에 있어서,
    상기 소자 분리막 식각 공정시 상기 소자 분리막은 상기 액티브 높이까지 식각하는 플래시 메모리 소자의 제조방법.
  12. 제1항에 있어서,
    상기 식각되지 않은 제1 트렌치 측면의 상기 소자 분리막 식각 공정은 블랭킷 건식 식각 공정으로 실시하는 플래시 메모리 소자의 제조방법.
  13. 제1항에 있어서,
    상기 식각되지 않은 제1 트렌치 측면의 상기 소자 분리막 식각 공정은 50mTorr 내지300mTorr의 압력에서 200W 내지 1000W의 파워를 인가하여 CxHyFz 계열의 가스로 플라즈마 식각 장비에서 식각하는 플래시 메모리 소자의 제조방법.
  14. 제1항에 있어서,
    상기 제1 트렌치 측면의 상기 소자 분리막은 제1 트렌치 높이보다 높게 유지하는 플래시 메모리 소자의 제조방법.
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