KR20080060568A - 플래시 메모리 소자의 플로팅 게이트 형성방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 액티브 영역 상부에는 플로팅 게이트용 도전막, 버퍼 절연막 및 베리어 도전막이 형성되고, 필드 영역에는 상기 도전막보다 낮은 높이의 소자 분리막이 형성된 반도체 기판이 제공되는 단계와, 노출된 상기 도전막, 버퍼 절연막 및 베리어 도전막 측면에 제1 스페이서를 형성하는 단계와, 상기 베리어 도전막 및 버퍼 절연막을 제거하여 상기 제1 스페이서 상부의 일부를 노출시키는 단계와, 상기 도전막 상부의 상기 제1 스페이서 측면에 제2 스페이서를 형성하는 단계와, 상기 제2 스페이서를 식각 마스크로 하는 식각 공정으로 상기 도전막의 일부를 식각하여 유(U)자 형태의 플로팅 게이트를 형성하는 단계로 이루어진다.
U 자 형태의 플로팅 게이트, 간섭 효과, 스페이서
Description
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위해 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 도전막 106 : 버퍼 절연막
108 : 베리어 도전막 110 : 하드 마스크막
112 : 소자 분리막 114 : 제2 절연막
116 : 제1 스페이서 118 : 제3 절연막
120 : 제2 스페이서
본 발명은 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 특히, 셀(cell) 간의 간섭(interference) 현상을 개선하기 위한 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 휘발성 메모리 소자들은 전원 공급이 차단되는 경우에 저장된 데이터들을 잃어버리는 반면, 비휘발성 메모리 소자들은 전원 공급이 차단될지라도 저장된 데이터들을 유지한다.
비휘발성 메모리 소자들은 플래시 메모리(flash memory) 소자를 포함한다. 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 활성 영역 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 플로팅 게이트(floating gate), 플로팅 게이트 상에 형성된 유전체막 및 유전체막 상에 형성된 컨트롤 게이트(control gate) 전극을 포함하는 구조가 널리 채택되고 있다. 특히, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다.
플래시 메모리 셀은 외부에서 컨트롤 게이트 전극으로 인가되는 전압이 플로팅 게이트에 커플링 되면서 데이터를 저장할 수 있다. 따라서 짧은 시간 내에 그리고 낮은 프로그램 전압에서 데이터를 저장하려면 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비가 커야 한다. 여기서, 컨트롤 게이트 전극에 인가된 전압 대비 플로팅 게이트에 유기되는 전압의 비를 커플링 비(Coupling Ratio; CR)라고 한다. 또한, 커플링 비는 터널 절연막과 게이트 층간 절연막의 정전 용량의 합에 대한 유전체막의 정전 용량의 비로 표현될 수 있다.
한편, 플래시 메모리 제조 방법에서 소자의 고집적화에 따라 단위 액티브 영역과 필드 영역이 형성될 공간은 줄어들고 있다. 따라서, 좁은 액티브 공간 내에 플로팅 게이트를 포함한 유전체막, 컨트롤 게이트를 형성함에 따라 게이트 간 거리가 좁아져서 간섭 캐패시턴스(capacitance)가 점점 더 문제시되고 있다.
전도체간의 간섭 캐패시턴스 값을 구하는 식은 C=ε×A/d 이다. 여기서, ε은 유전율을 나타내고, A는 면적을 나타내며, d는 거리를 나타낸다. 따라서, 간섭 캐패시턴스 값을 구하는 식을 보면, 거리가 가까울수록, 면적이 증가할수록, 유전율이 증가할수록 간섭 캐패시턴스 값은 증가한다.
또한, 플로팅 게이트 간의 거리가 가까워지면 플로팅 게이트 사이의 간섭 캐패시턴스가 증가하여 소자의 프로그램 속도(program speed)가 감소하게 된다.
이러한 간섭 현상을 해결하기 위해서는 플로팅 게이트용 도전막의 높이를 낮추면 된다. 그러나, 이로 인해 플로팅 게이트와 컨트롤 게이트 사이의 계면 면적이 감소하여 커플링 비(CR)를 감소시켜 셀의 프로그램 속도가 감소하는 문제점이 발생한다.
본 발명은 제1 스페이서와 제2 스페이서를 이용하여 플로팅 게이트용 도전막을 U 자 형태로 만들어 줌으로써 셀(cell) 간의 간섭 캐패시턴스(interference capacitance)를 개선할 수 있다.
본 발명의 일 실시 예에 따른 플래시 메모리 소자의 플로팅 게이트 형성방법은, 액티브 영역 상부에는 플로팅 게이트용 도전막, 버퍼 절연막 및 베리어 도전막이 형성되고, 필드 영역에는 도전막보다 낮은 높이의 소자 분리막이 형성된 반도체 기판이 제공된다. 노출된 도전막, 버퍼 절연막 및 베리어 도전막 측면에 제1 스페이서를 형성한다. 베리어 도전막 및 버퍼 절연막을 제거하여 제1 스페이서 상부의 일부를 노출시킨다. 도전막 상부의 제1 스페이서 측면에 제2 스페이서를 형성한다. 제2 스페이서를 식각 마스크로 하는 식각 공정으로 도전막의 일부를 식각하여 유(U)자 형태의 플로팅 게이트를 형성한다.
상기에서, 도전막을 형성하기 전에 도전막 하부에 터널 절연막이 형성된다. 도전막은 폴리실리콘막을 이용하여 10Å 내지 10000Å의 두께로 형성하고, 버퍼 절연막은 산화물을 이용하여 10Å 내지 1000Å의 두께로 형성하며, 베리어 도전막은 폴리실리콘막을 이용하여 10Å 내지 10000Å의 두께로 형성한다.
제1 스페이서 형성 공정은, 소자 분리막과 베리어 도전막 상부에 제1 절연막을 형성한 후 식각 공정으로 제1 절연막을 식각하여 노출된 도전막, 버퍼 절연막 및 베리어 도전막 측면에 제1 스페이서를 형성한다. 제1 절연막은 PE(Plasma Enhanced)-SiON을 이용하여 10Å 내지 1000Å의 두께로 형성한다. 제1 절연막은 CF4, CHF3, Ar 및 O2 가스를 혼합한 혼합 가스를 이용하여 식각한다. 제1 스페이서 형성 공정시 소자 분리막 상부도 일부 제거된다.
제2 스페이서 형성 공정은, 소자 분리막, 제1 스페이서 및 도전막 상부에 제2 절연막을 형성한 후 식각 공정으로 제2 절연막을 식각하여 노출된 제1 스페이서 측면에 제2 스페이서를 형성한다. 제2 절연막은 산화물을 이용하여 20Å 내지 500Å의 두께로 형성한다. 제2 스페이서의 높이는 10Å 내지 1000Å 정도이다.
유(U) 자형의 플로팅 게이트를 형성한 후, 제1 스페이서 및 제2 스페이서를 제거한다. 유(U) 자형의 플로팅 게이트를 형성한 후 액티브 영역의 임계 치수(Critical Dimension; CD)는 1nm 내지 100nm가 되고, 필드 영역의 임계 치수(CD)는 1nm 내지 100nm가 된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1g는 본 발명의 일 실시 예에 따른 플래시 메모리 소자의 플로팅 게이트 형성 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102) 및 플로팅 게이트용 도전막(104)을 순차적으로 형성한다. 이때, 터널 절연막(102)은 산화물로 형성하고, 도전막(104)은 폴리실리콘막을 이용하여 10Å 내지 10000Å의 두께로 형성한다. 도전막(104) 상부에 버퍼 절연막(106), 베리어 도전막(108) 및 하드 마스 크막(110)을 순차적으로 형성한다. 이때, 버퍼 절연막(106)은 산화물을 이용하여 10Å 내지 1000Å의 두께로 형성하고, 베리어 도전막(108)은 폴리실리콘막을 이용하여 10Å 내지 10000Å의 두께로 형성하며, 하드 마스크막(110)은 질화물로 형성한다.
그런 다음, 식각 공정으로 하드 마스크막(110), 베리어 도전막(108), 버퍼 절연막(106), 도전막(104) 및 터널 절연막(102)을 순차적으로 식각한 후 패터닝된 하드 마스크막(110)을 식각 마스크로 하는 식각 공정으로 반도체 기판(100)의 일부를 식각하여 트렌치를 형성한다. 트렌치가 채워지도록 트렌치를 포함한 하드 마스크막(110) 상부에 제1 절연막을 형성한다. 이때, 제1 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성한다. 이어서 제1 절연막이 트렌치 상부에만 잔류되도록 하드 마스크막(110) 상부가 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 소자 분리막(112)을 형성한다. 소자 분리막(112)을 형성함으로써 액티브 영역과 필드 영역이 정의된다.
도 1b를 참조하면, 하드 마스크막(110)을 제거한다. 이때, 하드 마스크막(110)은 뜨거운(HOT) H3PO4를 이용한 습식(wet) 식각 공정으로 10분 내지 90분 동안 실시하여 제거한다.
그런 다음, 베리어 도전막(108)을 식각 마스크로 하는 식각 공정을 실시하여 소자 분리막(112) 상부를 일부 제거한다. 이때, 소자 분리막(112)은 건식(dry) 또는 습식(wet) 식각 공정으로 10Å 내지 10000Å 두께 정도 제거한다. 소자 분리 막(112)의 상부가 제거됨으로써 베리어 도전막(108), 버퍼 절연막(106) 및 도전막(104)의 측면 일부가 노출된다.
도 1c를 참조하면, 소자 분리막(112)과 베리어 도전막(108) 상부에 제2 절연막(114)을 형성한다. 이때, 제2 절연막(114)은 PE(Plasma Enhanced)-SiON을 이용하여 10Å 내지 1000Å의 두께로 형성한다. 이렇게 제2 절연막(114)을 형성하는 것은 후속 공정에서 제2 스페이서를 형성하기 위해서이다.
도 1d를 참조하면, 식각 공정으로 제2 절연막(114)을 식각하여 베리어 도전막(108), 버퍼 절연막(106) 및 도전막(104) 측면에 제1 스페이서(116)를 형성한다. 이때, 제2 절연막(114)은 CF4, CHF3, Ar 및 O2 가스를 혼합한 혼합 가스를 이용하여 식각한다. 제1 스페이서(116)를 형성하기 위한 식각 공정시 소자 분리막(112) 상부도 일부 제거된다. 이렇게 소자 분리막(112) 상부가 일부 제거됨으로써, 후속 공정에서 소자 분리막(112)이 제거된 영역까지 컨트롤 게이트가 형성되어 셀(cell) 간의 간섭 캐패시턴스(interference capacitance)를 최소화시킬 수 있다.
도 1e를 참조하면, 베리어 도전막(108)과 버퍼 절연막(106)을 제거한다. 베리어 도전막(108)과 버퍼 절연막(106)이 제거되어 제1 스페이서(116) 상부가 뿔 모양으로 도전막(104)보다 높게 돌출된다. 이때, 베리어 도전막(108)과 버퍼 절연막(106) 제거 공정시 제1 스페이서(116)와의 식각 선택비가 큰 화학 물질을 사용하여 제1 스페이서(116)의 돌출된 높이를 확보한다.
그런 다음, 소자 분리막(112), 제1 스페이서(116) 및 도전막(104) 상부에 제 3 절연막(118)을 형성한다. 이때, 제3 절연막(118)은 산화물을 이용하여 20Å 내지 500Å의 두께로 형성한다.
도 1f를 참조하면, 식각 공정으로 제3 절연막(118)을 식각하여 도전막(104) 상부의 제1 스페이서(116) 측면에 제2 스페이서(120)를 형성한다. 이때, 제2 스페이서(120)의 높이는 10Å 내지 1000Å 정도 된다. 여기서, 제1 스페이서(116)의 타측면은 제1 도전막(104) 상부의 측면보다 기울어지기 때문에, 상대적으로 제3 절연막(118)이 얇게 형성된다. 이 때문에, 제1 스페이서(116)의 타측면에서는 제3 절연막(118)이 완전히 제거되지만, 제1 도전막(104) 상부의 제1 스페이서(116) 측면에는 제3 절연막(118)이 잔류되어 제2 스페이서(120)로 형성된다.
도 1g를 참조하면, 제2 스페이서(120)를 식각 마스크로 하는 식각 공정으로 도전막(104)의 일부를 식각한 후 제1 스페이서(116)와 제2 스페이서(120)를 제거한다. 제1 도전막(104)은 중앙 부분의 일부만 식각되므로 U 자 형태가 된다. 이때, 액티브 영역의 임계 치수(Critical Dimension; CD)는 1nm 내지 100nm가 되고, 필드 영역의 임계 치수(CD)는 1nm 내지 100nm가 된다.
도면에는 도시되어 있지 않지만, 후속 공정으로 U 자형 도전막(104)과 소자 분리막(112) 상부에 유전체막 및 컨트롤 게이트용 도전막을 순차적으로 형성한다.
상기와 같은 방법으로 플로팅 게이트용 도전막(104)을 U 자 형태로 만들어 줌으로써 셀 간의 간섭 캐패시턴스를 개선할 수 있다. 또한, 플로팅 게이트와 컨트롤 게이트 간의 계면 면적이 증가함으로써 커플링 비(Coupling Ratio; CR)가 증가하여 셀 프로그램 속도(program speed)를 증가시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 제1 스페이서와 제2 스페이서를 이용하여 플로팅 게이트용 도전막을 U 자형으로 만들어 줌으로써 셀 간의 간섭 캐패시턴스를 개선할 수 있다.
둘째, 플로팅 게이트용 도전막을 U 자 형태로 만들어 줌으로써 플로팅 게이트와 컨트롤 게이트 간의 계면 면적을 증가시킬 수 있다.
셋째, 플로팅 게이트와 컨트롤 게이트 간의 계면 면적을 증가시킴으로써 커플링 비(Coupling Ratio; CR)가 증가하여 셀 프로그램 속도(program speed)를 증가시킬 수 있다.
Claims (17)
- 액티브 영역 상부에는 플로팅 게이트용 도전막, 버퍼 절연막 및 베리어 도전막이 형성되고, 필드 영역에는 상기 도전막보다 낮은 높이의 소자 분리막이 형성된 반도체 기판이 제공되는 단계;노출된 상기 도전막, 버퍼 절연막 및 베리어 도전막 측면에 제1 스페이서를 형성하는 단계;상기 베리어 도전막 및 버퍼 절연막을 제거하여 상기 제1 스페이서 상부의 일부를 노출시키는 단계;상기 도전막 상부의 상기 제1 스페이서 측면에 제2 스페이서를 형성하는 단계; 및상기 제2 스페이서를 식각 마스크로 하는 식각 공정으로 상기 도전막의 일부를 식각하여 유(U)자 형태의 플로팅 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 도전막을 형성하기 전에 상기 도전막 하부에 터널 절연막이 형성되는 단계를 더 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 도전막은 폴리실리콘막을 이용하여 10Å 내지 10000Å의 두께로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 버퍼 절연막은 산화물을 이용하여 10Å 내지 1000Å의 두께로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 베리어 도전막은 폴리실리콘막을 이용하여 10Å 내지 10000Å의 두께로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 제1 스페이서 형성 공정은,상기 소자 분리막과 베리어 도전막 상부에 제1 절연막을 형성하는 단계; 및식각 공정으로 상기 제1 절연막을 식각하여 상기 노출된 도전막, 버퍼 절연 막 및 베리어 도전막 측면에 상기 제1 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제6항에 있어서,상기 제1 절연막은 PE(Plasma Enhanced)-SiON으로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제6항에 있어서,상기 제1 절연막은 10Å 내지 1000Å의 두께로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제6항에 있어서,상기 제1 절연막은 CF4, CHF3, Ar 및 O2 가스를 혼합한 혼합 가스를 이용하여 식각하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 제1 스페이서 형성 공정시 상기 소자 분리막 상부도 일부 제거되는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 제2 스페이서 형성 공정은,상기 소자 분리막, 제1 스페이서 및 도전막 상부에 제2 절연막을 형성하는 단계; 및식각 공정으로 상기 제2 절연막을 식각하여 상기 노출된 제1 스페이서 측면에 상기 제2 스페이서를 형성하는 단계를 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제11항에 있어서,상기 제2 절연막은 산화물로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제11항에 있어서,상기 제2 절연막은 20Å 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제11항에 있어서,상기 제2 스페이서의 높이는 10Å 내지 1000Å 정도인 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 유(U) 자형의 플로팅 게이트를 형성한 후,상기 제1 스페이서 및 제2 스페이서를 제거하는 단계를 더 포함하는 플래시 메모리 소자의 플로팅 게이트 형성방법.
- 제1항에 있어서,상기 유(U) 자형의 플로팅 게이트를 형성한 후 상기 액티브 영역의 임계 치수(Critical Dimension; CD)는 1nm 내지 100nm가 되는 플래시 메모리 소자의 플로 팅 게이트 형성방법.
- 제1항에 있어서,상기 유(U) 자형의 플로팅 게이트를 형성한 후 상기 필드 영역의 임계 치수(CD)는 1nm 내지 100nm가 되는 플래시 메모리 소자의 플로팅 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060134839A KR20080060568A (ko) | 2006-12-27 | 2006-12-27 | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060134839A KR20080060568A (ko) | 2006-12-27 | 2006-12-27 | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080060568A true KR20080060568A (ko) | 2008-07-02 |
Family
ID=39813077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060134839A KR20080060568A (ko) | 2006-12-27 | 2006-12-27 | 플래시 메모리 소자의 플로팅 게이트 형성방법 |
Country Status (1)
| Country | Link |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010059790A2 (en) * | 2008-11-24 | 2010-05-27 | Applied Materials, Inc. | Integration sequences with top profile modification |
-
2006
- 2006-12-27 KR KR1020060134839A patent/KR20080060568A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010059790A2 (en) * | 2008-11-24 | 2010-05-27 | Applied Materials, Inc. | Integration sequences with top profile modification |
| WO2010059790A3 (en) * | 2008-11-24 | 2010-08-05 | Applied Materials, Inc. | Integration sequences with top profile modification |
| US8043933B2 (en) | 2008-11-24 | 2011-10-25 | Applied Materials, Inc. | Integration sequences with top surface profile modification |
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