KR20080081400A - 반도체 소자의 제조방법 - Google Patents

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장필순
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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 필드 영역에는 트렌치가 형성되고, 액티브 영역에는 터널 절연막, 도전막 및 희생 절연막이 형성된 반도체 기판이 제공되는 단계와, 상기 트렌치가 형성된 영역에 소자 분리막을 형성하는 단계와, 상기 소자 분리막 표면을 건식 세정하는 단계와, 상기 희생 절연막을 제거하는 단계로 이루어진다.
소자 분리막, 보이드, 세정 공정, 건식 식각 공정, ASA-STI, EFH

Description

반도체 소자의 제조방법{Method of manufacturing a semiconductor device}
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 터널 절연막
104 : 도전막 106 : 제1 절연막
108 : 하드 마스크막 110 : 실리콘 산화 질화막
112 : 포토레지스트 패턴 114 : 트렌치
116 : 소자 분리막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히, 보이드(void) 문제없이 트렌치를 채우기 위한 반도체 소자의 제조방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자들 또는 비휘발성 메모리 소자들로 분류될 수 있다. 상기 휘발성 메모리 소자들은 그들의 전원 공급이 차단되는 경우에 그들의 저장된 데이터들을 잃어버리는 반면, 상기 비휘발성 메모리 소자들은 그들의 전원 공급이 차단될지라도 그들의 저장된 데이터들을 유지한다.
상기 비휘발성 메모리 소자들은 플래시 메모리 소자를 포함한다. 상기 플래시 메모리 소자의 단위 셀은 반도체 기판의 소정 영역 상에 한정된 활성 영역, 상기 활성 영역 상에 형성된 터널 절연막, 상기 터널 절연막 상에 형성된 플로팅 게이트, 플로팅 게이트 상에 형성된 게이트 층간 절연막 및 게이트 층간 절연막 상에 형성된 컨트롤 게이트 전극을 포함하는 구조가 널리 채택되고 있다.
또한, 플래시 메모리는 엠피쓰리 플레이어(MP3 player), 디지털 카메라, 컴퓨터의 바이오스(bios) 저장용 메모리, 휴대 전화, 휴대용 데이터 저장 장치 등에 널리 사용되고 있다.
한편, 소자가 고집적화되어 감에 따라 소자 분리막 형성 공정이 더욱더 어려워지고 있다. 이에 따라, 낸드 플래시 메모리 제조 공정에서 개선된 자기 정렬 STI(Advanced Self Aligned Shallow Trench Isolation; ASA-STI) 스킴(scheme)을 이용하여 소자 분리막을 형성하고 있다.
그러나, 소자 분리막 형성 공정시 갭필(gap-fill) 불량으로 인하여 소자 분리막 내에 보이드가 발생하고 있다. 이러한 보이드는 후속 공정을 진행함에 있어 보이드로 화학 물질이 침투하여 후속 공정시 진행성 결함을 일으키는 원인이 된다. 이에 대해 자세히 살펴보면 다음과 같다.
일반적인 낸드 플래시 메모리 소자의 제조 방법에서는 소자 분리막을 형성하기 위해 트렌치를 형성한 후 트랜치 내를 고밀도 플라즈마(High Density Plasma; HDP) 산화막 또는 PSZ(polysilazane) 물질을 이용하여 채운다. 그런 다음, 주변 회로 영역을 클로즈하는 마스크인 PCL(Peri Closed Mask)를 이용하여 셀 영역의 소자 분리막 상부를 제거하여 소자 분리막의 EFH(Effective Field Height)를 조절한 후 유전체막 프리 클리닝 공정을 실시한다.
이때, 유전체막 프리 클리닝 공정시 습식(wet) 식각 공정을 실시하기 때문에 습식 화학 물질인 FN을 사용하게 되는데, 갭필 불량으로 인하여 소자 분리막 내에 발생한 보이드로 습식 화학 물질이 침투하여 유전체막 프리 클리닝시 클리닝 진행 속도가 급격히 증가하게 된다. 이로 인하여 보이드의 사이즈(size) 또는 위치에 따라 소자 분리막 하부 영역, 터널 절연막 또는 플로팅 게이트용 도전막의 좌, 우에 어택(attck)이 발생하게 된다. 이러한 어택은 소자 분리막 및 게이트의 프로파일을 비정상적으로 형성되게 하며, 이 또한 셀 동작 특성에 영향을 주게 된다.
본 발명은 유전체막을 형성하기 전에 실시하는 세정 공정 시 건식(dry) 식각 공정을 실시함으로써 소자 분리막 하부 영역, 터널 절연막 또는 도전막의 좌, 우 측벽이 손상되는 것을 방지할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 필드 영역에는 트렌치가 형성되고, 액티브 영역에는 터널 절연막, 도전막 및 희생 절연막이 형성된 반도체 기판이 제공된다. 트렌치가 형성된 영역에 소자 분리막을 형성한다. 소자 분리막 표면을 건식 세정한다. 희생 절연막을 제거한다.
상기에서, 희생 절연막은 질화막으로 형성한다. 소자 분리막은 증착/습식 식각/증착을 반복하는 DWD(Deposition-Wet Etch-Deposition) 방법 또는 증착/연마/증착/습식 식각/증착을 반복하는 DCDWD(Deposition-CMP-Deposition-Wet Etch-Deposition) 방법으로 형성한다. 세정 공정을 실시하기 전에 소자 분리막의 EFH(Effective Field Height)를 조절하기 위하여 식각 공정을 실시한다. 세정 공정은 O2 및 N2 가스를 혼합한 혼합 가스 분위기에서 실시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 절연막(102), 플로팅 게이트용 도전막(104) 및 제1 절연막(106)을 순차적으로 형성한다. 이때, 터널 절연막(102)은 산화물로 형성하고, 도전막(104)은 폴리실리콘막을 이용하여 700Å 내지 800Å의 두께로 형성하며, 제1 절연막(106)은 도전막(104)을 보호하는 역할을 하며, 질화막으로 형성한다.
그런 다음, 제1 절연막(106) 상부에 하드 마스크막(108), 실리콘 산화 질화막(110) 및 포토레지스트 패턴(112)을 순차적으로 형성한다. 이때, 하드 마스크막(108)은 산화물을 이용하여 500Å 내지 900Å의 두께로 형성한다.
도 1b를 참조하면, 포토레지스트 패턴(112)을 식각하는 식각 마스크로 실리콘 산화 질화막(110)을 패터닝한 후 포토레지스트 패턴(112)을 제거한다. 패터닝된 실리콘 산화 질화막(110)을 식각하는 식각 마스크로 하드 마스크막(108), 제1 절연막(106), 도전막(104), 터널 절연막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(114)를 형성한다. 이때, 트렌치(114)를 형성하기 위한 식각 공정시 패터닝된 실리콘 산화 질화막(110) 및 하드 마스크막(108)은 제거된다.
도 1c를 참조하면, 트렌치(114)가 채워지도록 트렌치(114)를 포함한 반도체 기판(100) 상부에 제2 절연막을 형성한 후 트렌치(114) 내에만 제2 절연막이 잔류하도록 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 실시하여 소자 분리막(116)을 형성한다. 이때, 제2 절연막은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하거나, 높은 종횡비에서의 매립 특성을 향상시키기 위해 PSZ(polysilazane) 물질과 고밀도 플라즈마(HDP) 산화막을 적층 구조로 하여 형성한다. 적층 구조로 형성하는 방법은 증착/습식 식각/증착을 반복하는 DWD(Deposition-Wet Etch-Deposition) 방법 또는 증착/연마/증착/습식 식각/증착을 반복하는 DCDWD(Deposition-CMP-Deposition-Wet Etch-Deposition) 방법으로 실시한 다. 상기의 방법으로 소자 분리막(116)을 형성하더라도 소자 분리막(116) 내에 보이드(void)가 형성될 수 있다.
도 1d를 참조하면, 제1 절연막(106)과 소자 분리막(116)을 포함한 반도체 기판(100) 상부에 셀 영역만 오픈하는 마스크(미도시)를 형성한 후 식각 공정을 실시하여 소자 분리막(116)의 높이인 EFH(Effective Field Height)를 조절한다.
도 1e를 참조하면, 유전체막을 형성하기 전에 세정 공정을 실시한다. 이로써, EFH가 더 낮아져 소자 분리막(116) 내의 보이드가 일부 노출된다. 이때, 세정 공정은 O2 및 N2 가스를 혼합한 혼합 가스 분위기에서 건식(dry) 식각 공정으로 실시한다. 그런 다음, 도전막(104) 상부에 형성된 제1 절연막(106)을 제거한다.
세정 공정을 습식 식각 공정으로 실시하면, 보이드가 노출되면서 보이드 표면의 소자 분리막(116)도 함께 식각된다. 습식 식각 공정 시 소자 분리막은 등방성으로 식각되므로, 보이드가 형성된 영역에서는 측방향으로도 소자 분리막(116)의 식각이 진행된다. 따라서, 소자 분리막(116)의 상부가 빠르게 식각되어 높이가 낮아지고, 이로 인해 터널 절연막(102)의 가장자리가 노출되면서 터널 절연막(102)에 식각 손상이 발생 될 수 있다. 이에 반해, 세정 공정을 건식 식각 공정으로 진행하면, 보이드가 노출되더라도 반도체 기판(100)에 수직 방향으로 소자 분리막(116)의 식각이 진행되므로, 터널 절연막(102)이 노출되는 것을 방지할 수 있다. 뿐만 아니라, 도전막(104)의 측벽에 식각 손상이 발생되는 것도 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명의 효과는 다음과 같다.
첫째, 세정 공정 시 건식 식각 공정을 실시함으로써 소자 분리막 하부 영역, 터널 절연막 또는 도전막의 좌, 우 측벽이 손상되는 것을 방지할 수 있다.
둘째, 제1 절연막을 세정 공정을 실시한 후 제거하기 때문에 세정 공정 시 도전막 상부가 손실되는 것을 방지할 수 있다.

Claims (5)

  1. 필드 영역에는 트렌치가 형성되고, 액티브 영역에는 터널 절연막, 도전막 및 희생 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 트렌치가 형성된 영역에 소자 분리막을 형성하는 단계;
    상기 소자 분리막 표면을 건식 세정하는 단계; 및
    상기 희생 절연막을 제거하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 희생 절연막은 질화막으로 형성하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 소자 분리막은 증착/습식 식각/증착을 반복하는 DWD(Deposition-Wet Etch-Deposition) 방법 또는 증착/연마/증착/습식 식각/증착을 반복하는 DCDWD(Deposition-CMP-Deposition-Wet Etch-Deposition) 방법으로 형성하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 세정 공정을 실시하기 전에
    상기 소자 분리막의 EFH(Effective Field Height)를 조절하기 위하여 식각 공정을 실시하는 단계를 더 포함하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 세정 공정은 O2 및 N2 가스를 혼합한 혼합 가스 분위기에서 실시하는 반도체 소자의 제조방법.
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