KR20070114525A - 플래시 메모리 소자의 워드라인 형성 방법 - Google Patents

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KR20070114525A
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홍영옥
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주식회사 하이닉스반도체
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Abstract

본 발명은 플래시 메모리 소자의 워드라인 형성 방법에 관한 것으로, 터널산화막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트는 RIE 방식을 이용하여 동시에 형성하고, 텅스텐 콘트롤 게이트는 다마신 방식을 이용하여 워드라인을 형성함으로써, 워드라인 탑 어택 현상 등을 방지하여 워드라인 패턴의 불량을 감소시키는 플래시 메모리 소자의 워드라인 형성 방법을 개시한다.
플래시, 워드라인, RIE, 다마신

Description

플래시 메모리 소자의 워드라인 형성 방법{Method of forming word line in flash memory device}
도 1 내지 도 4는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 워드라인 형성 방법을 나타내는 소자의 단면도이다.
< 도면의 주요 부분에 대한 부호 설명 >
100 : 반도체 기판 101 : 터널 산화막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 제1 도전막 105 : 하드 마스크용 질화막
106 : 포토 레지스트 107 : 절연막
108 : 콘트롤 게이트용 제2 도전막
본 발명은 플래시 메모리 소자의 워드라인 형성 방법에 관한 것으로, 특히 텅스텐 게이트를 다마신 공정으로 형성하는 방법에 관한 것이다.
일반적으로 플래시 메모리 소자의 워드라인은 플로팅 게이트용 폴리 실리콘, ONO 유전체막, 콘트롤 게이트용 폴리 실리콘, 콘트롤 게이트용 텅스텐(또는 텅스텐 실리 사이드)를 한번에 식각하여 형성한다. 이는 레이어들의 높이가 매우 놓을 뿐 아니라 텅스텐(또는 텅스텐 실리 사이드)은 다른 물질에 비하여 식각하기가 어렵다. 이에 따라서 워드라인 탑 어택(word line top attack) 현상 등으로 인하여 패턴의 불량이 발생하게 된다. 또한 식각 공정시 하드 마스크에 의한 스트레스가 발생하게 되어 터널 산화막의 신뢰도가 감소하는 원인이 되기도 한다.
본 발명이 이루고자 하는 기술적 과제는 터널산화막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트는 RIE 방식을 이용하여 동시에 형성하고, 텅스텐 콘트롤 게이트는 다마신 방식을 이용하여 워드라인을 형성함으로써, 워드라인 탑 어택 현상 등을 방지하여 워드라인 패턴의 불량을 감소시키는 플래시 메모리 소자의 워드라인 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 플래시 메모리 소자의 워드라인 형성 방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 제1 도전막, 및 하드 마스크용 질화막을 순차적으로 형성하는 단계와, RIE 식각 공정을 실시하여 상기 하드 마스크용 질화막, 상기 콘트롤 게이트용 제1 도전막, 상 기 유전체막, 상기 플로팅 게이트용 도전막, 및 상기 터널 산화막을 순차적으로 식각하여 워드라인 패턴을 형성하는 단계와, 상기 워드라인 패턴을 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계, 및 다마신 공정을 실시하여 상기 콘트롤 게이트용 제1 도전막의 상부와 접촉되는 콘트롤 게이트용 제2 도전막을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 4는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 워드라인 형성 방법을 설명하기 위한 소자의 단면도이다. 도 1 내지 도 4를 참조하여 본 발명의 일실시 예에 따른 플래시 메모리 소자의 워드라인 형성 방법을 설명하면 다음과 같다.
도 1을 참조하면, 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 제1 도전막(104), 및 하드 마스크용 질화막(105)을 순차적으로 형성한다. 이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 제1 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막, 질화막, 및 제2 산화막으로 이루어진 ONO 구조로 형성하는 것이 바람직하다.
도 2를 참조하면, 하드 마스크용 질화막(105) 상에 포토 레지스트 패턴(106)을 형성한다. 그 후, RIE 공정(Reactive Ion Etch)을 실시하여 하드 마스크용 질화막(105), 콘트롤 게이트용 제1 도전막(104), 유전체막(103), 플로팅 게이트용 도전막(102), 및 터널 산화막(101)을 순차적으로 부분 식각한다. 그 후, 스트립 공정을 진행하여 포토 레지스트 패턴(106)을 제거한다. 이 후, 메모리 셀의 소스 및 드레인 영역 형성을 위한 이온 주입 공정을 진행한다.
도 3을 참조하면, 반도체 기판(100) 상에 절연막(107)을 형성한다. 절연막(107)은 HDP 산화막 또는 TEOS/HDP 산화막으로 형성한다.
도 4를 참조하면, 다마신 공정을 진행하여 콘트롤 게이트용 제1 도전막(104)과 접촉되는 콘트롤 게이트용 제2 도전막(108)을 형성한다. 이를 좀더 상세히 설명하면 다음과 같다.
절연막(107) 상에 마스크(미도시)를 이용한 식각 공정을 진행하여 콘트롤 게이트용 제1 도전막(104)의 상부가 노출되도록 트렌치를 형성한다. 즉, 절연막(107)과 하드 마스크용 질화막(105)을 식각하여 트렌치를 형성한다. 그 후, 트렌치를 포함하는 반도체 기판(100) 상에 도전막(108)을 형성하고, 상기 절연막(107)의 상부가 노출될때 까지 CMP 공정을 진행하여 콘트롤 게이트용 제2 도전막(108)을 형성한다. 콘트롤 게이트용 제2 도전막(108)은 텅스텐 또는 텅스텐 실리사이드로 형성하는 것이 바람직하다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 터널산화막, 플로팅 게이트, 유전체막, 및 콘트롤 게이트는 RIE 방식을 이용하여 동시에 형성하고, 텅스텐 콘트롤 게이트는 다마신 방식을 이용하여 워드라인을 형성함으로써, 워드라인 탑 어택 현상 등을 방지하여 워드라인 패턴의 불량을 감소시킬 수 있다.

Claims (6)

  1. 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 제1 도전막, 및 하드 마스크용 질화막을 순차적으로 형성하는 단계;
    RIE 식각 공정을 실시하여 상기 하드 마스크용 질화막, 상기 콘트롤 게이트용 제1 도전막, 상기 유전체막, 상기 플로팅 게이트용 도전막, 및 상기 터널 산화막을 순차적으로 식각하여 워드라인 패턴을 형성하는 단계;
    상기 워드라인 패턴을 포함하는 상기 반도체 기판상에 절연막을 형성하는 단계; 및
    다마신 공정을 실시하여 상기 콘트롤 게이트용 제1 도전막의 상부와 접촉되는 콘트롤 게이트용 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 워드라인 형성방법.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트용 도전막과 상기 콘트롤 게이트용 제1 도전막은 폴리 실리콘막인 플래시 메모리 소자의 워드라인 형성방법.
  3. 제 1 항에 있어서,
    상기 워드라인 패턴을 형성하는 단계 후, 절연막을 형성하는 단계 이전에 메모리 셀의 소스 또는 드레인을 형성하기 위한 이온 주입 공정을 진행하는 단계를 더 포함하는 플래시 메모리 소자의 워드라인 형성방법.
  4. 제 1 항에 있어서,
    상기 콘트롤 게이트용 제2 도전막은 텅스텐 또는 텅스텐 실리사이드막인 플래시 메모리 소자의 워드라인 형성방법.
  5. 제 1 항에 있어서,
    상기 절연막은 HDP 산화막 또는 TEOS HDP 산화막인 플래시 메모리 소자의 워드라인 형성방법.
  6. 제 1 항에 있어서, 상기 다마신 공정은
    상기 절연막을 식각하여 상기 제1 콘트롤 게이트용 도전막의 상부가 노출되는 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 상기 반도체 기판 상에 도전막을 형성하는 단계; 및
    상기 절연막의 상부가 노출될때까지 CMP 공정을 진행하여 상기 트렌치 내에 만 상기 도전막이 잔류하도록 하여 상기 콘트롤 게이트용 제2 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 워드라인 형성방법.
KR1020060048220A 2006-05-29 2006-05-29 플래시 메모리 소자의 워드라인 형성 방법 KR20070114525A (ko)

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