JP2001135732A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
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Abstract
(57)【要約】
【課題】 ＭＯＳ構造をした不揮発性メモリセルにおけ
るチャンネル長のばらつきを解消し、特性の信頼性を高
めたメモリセルの製造方法を提供する。 【解決手段】 浮遊ゲートを形成するための導電膜１０
６上にダミー膜１２２を形成し、かつダミー膜１２２上
に形成したフォトレジスト膜１２４によりダミー膜１２
２及び導電膜１０６を選択エッチングしてゲート構造１
２５を形成する工程と、ゲート構造１２５を覆うように
層間絶縁膜１１０を形成し、かつ層間絶縁膜１１０を化
学機械研磨して表面を平坦化する工程と、ダミー膜１２
２及び層間絶縁膜１１０をエッチングして表面を平坦化
する工程とを含む。ダミー膜１２２としてフォトレジス
ト膜１２４とのエッチング選択比が窒化膜よりも大きな
アモルファスシリコン膜等の材料を用いる。ダミー膜１
２２のエッチング時にフォトレジスト膜の平面寸法が縮
小されることがなく、ダミー膜１２２、ないしはその下
層の導電膜１０６を高精度にエッチングでき、高精度な
チャンネル長のＭＯＳ構造の不揮発性メモリセルが形成
できる。
るチャンネル長のばらつきを解消し、特性の信頼性を高
めたメモリセルの製造方法を提供する。 【解決手段】 浮遊ゲートを形成するための導電膜１０
６上にダミー膜１２２を形成し、かつダミー膜１２２上
に形成したフォトレジスト膜１２４によりダミー膜１２
２及び導電膜１０６を選択エッチングしてゲート構造１
２５を形成する工程と、ゲート構造１２５を覆うように
層間絶縁膜１１０を形成し、かつ層間絶縁膜１１０を化
学機械研磨して表面を平坦化する工程と、ダミー膜１２
２及び層間絶縁膜１１０をエッチングして表面を平坦化
する工程とを含む。ダミー膜１２２としてフォトレジス
ト膜１２４とのエッチング選択比が窒化膜よりも大きな
アモルファスシリコン膜等の材料を用いる。ダミー膜１
２２のエッチング時にフォトレジスト膜の平面寸法が縮
小されることがなく、ダミー膜１２２、ないしはその下
層の導電膜１０６を高精度にエッチングでき、高精度な
チャンネル長のＭＯＳ構造の不揮発性メモリセルが形成
できる。
Description
【０００１】
【発明の属する技術分野】本発明は浮遊ゲート及び制御
ゲートを有するＭＯＳ構造のメモリセルを備える不揮発
性半導体記憶装置に関し、特にゲート長を正確にコント
ロールしてメモリセルの微細化、高集積化を図った不揮
発性半導体記憶装置の製造方法に関するものである。
ゲートを有するＭＯＳ構造のメモリセルを備える不揮発
性半導体記憶装置に関し、特にゲート長を正確にコント
ロールしてメモリセルの微細化、高集積化を図った不揮
発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】この種のメモリセルを用いた半導体記憶
装置として、図８に示すように、多数個のメモリセルＣ
ＥＬＬの各ソースＳとドレインＤを共通に接続してメモ
リセル列ＴＣＥＬＬを構成し、各メモリセル列の対応す
るメモリセルの各制御ゲートを行方向に接続してワード
線ＷＬを構成する、いわゆるＡＮＤ型メモリが提供され
ている。このＡＮＤ型メモリでは、一つのメモリセル列
ＴＣＥＬＬｎのソース・ドレイン領域Ｓ，Ｄを、他のメ
モリセル列ＴＣＥＬＬｍのソース・ドレイン領域とは絶
縁する必要がある。このため、列方向のメモリセルのソ
ース領域を共通にし、ドレイン領域をビット線として構
成するＮＯＲ型メモリのように、１つ又は複数のメモリ
セル毎にコンタクトを有しているために制御ゲートをゲ
ート幅方向に延長した構造に対し、ＡＮＤ型メモリでは
コンタクトを設けていないためワード線ＷＬである制御
ゲートをゲート長方向に延長する必要がある。そのた
め、ＡＮＤ型メモリでは、浮遊ゲート及び制御ゲートを
形成した後にソース・ドレイン領域を形成することはで
きず、先に浮遊ゲートを形成し、ソース・ドレイン領域
を形成した後に、制御ゲートを形成する技法を採用する
必要がある。なお、図８中、ＤＳＥＬは各メモリセル列
ＴＣＥＬＬのドレインＤを選択してビット線ＢＬに接続
するためのゲートＳＷＤを駆動するドレインセレクタラ
イン、ＳＳＥＬは各メモリセル列ＴＣＥＬＬのソースＳ
を選択してソース線ＳＬに接続するためのゲートＳＷＳ
を駆動するソースセレクタラインである
装置として、図８に示すように、多数個のメモリセルＣ
ＥＬＬの各ソースＳとドレインＤを共通に接続してメモ
リセル列ＴＣＥＬＬを構成し、各メモリセル列の対応す
るメモリセルの各制御ゲートを行方向に接続してワード
線ＷＬを構成する、いわゆるＡＮＤ型メモリが提供され
ている。このＡＮＤ型メモリでは、一つのメモリセル列
ＴＣＥＬＬｎのソース・ドレイン領域Ｓ，Ｄを、他のメ
モリセル列ＴＣＥＬＬｍのソース・ドレイン領域とは絶
縁する必要がある。このため、列方向のメモリセルのソ
ース領域を共通にし、ドレイン領域をビット線として構
成するＮＯＲ型メモリのように、１つ又は複数のメモリ
セル毎にコンタクトを有しているために制御ゲートをゲ
ート幅方向に延長した構造に対し、ＡＮＤ型メモリでは
コンタクトを設けていないためワード線ＷＬである制御
ゲートをゲート長方向に延長する必要がある。そのた
め、ＡＮＤ型メモリでは、浮遊ゲート及び制御ゲートを
形成した後にソース・ドレイン領域を形成することはで
きず、先に浮遊ゲートを形成し、ソース・ドレイン領域
を形成した後に、制御ゲートを形成する技法を採用する
必要がある。なお、図８中、ＤＳＥＬは各メモリセル列
ＴＣＥＬＬのドレインＤを選択してビット線ＢＬに接続
するためのゲートＳＷＤを駆動するドレインセレクタラ
イン、ＳＳＥＬは各メモリセル列ＴＣＥＬＬのソースＳ
を選択してソース線ＳＬに接続するためのゲートＳＷＳ
を駆動するソースセレクタラインである
【０００３】このようなＡＮＤ型メモリの製造に適用可
能な製造方法として本発明者がこれまでに検討してきた
製造方法を図９を参照して説明する。先ず、図９（ａ）
のように、Ｐ型シリコン基板２０１に素子分離溝（ＳＴ
Ｉ：Shallow Trench Isolation）２０２を形成した後、
メモリセル形成領域２２０にトンネルゲート絶縁膜２０
５、第１ポリシリコン膜２０６、シリコン酸化膜２２
１、窒化膜２２２、反射防止膜２２３をそれぞれ所要の
膜厚に形成する。そして、前記積層された各膜を所要の
パターンに形成したフォトレジスト膜２２４をマスクに
用いたフォトリソグラフィ技術により、列方向に沿った
パターン形状にエッチングしてゲート構造２２５を形成
する。そして、図９（ｂ）のように、このパターン形成
されたゲート構造２２５をマスクにしてＮ型不純物を低
濃度に注入してＬＤＤ領域２０４を形成する。また、全
面に酸化膜を形成し、異方性エッチングして前記ゲート
構造２２５の側面にサイドウォール２０９を形成した
後、Ｎ型不純物を高濃度に注入してソース領域２０３Ｓ
とドレイン領域２０３Ｄを形成する。
能な製造方法として本発明者がこれまでに検討してきた
製造方法を図９を参照して説明する。先ず、図９（ａ）
のように、Ｐ型シリコン基板２０１に素子分離溝（ＳＴ
Ｉ：Shallow Trench Isolation）２０２を形成した後、
メモリセル形成領域２２０にトンネルゲート絶縁膜２０
５、第１ポリシリコン膜２０６、シリコン酸化膜２２
１、窒化膜２２２、反射防止膜２２３をそれぞれ所要の
膜厚に形成する。そして、前記積層された各膜を所要の
パターンに形成したフォトレジスト膜２２４をマスクに
用いたフォトリソグラフィ技術により、列方向に沿った
パターン形状にエッチングしてゲート構造２２５を形成
する。そして、図９（ｂ）のように、このパターン形成
されたゲート構造２２５をマスクにしてＮ型不純物を低
濃度に注入してＬＤＤ領域２０４を形成する。また、全
面に酸化膜を形成し、異方性エッチングして前記ゲート
構造２２５の側面にサイドウォール２０９を形成した
後、Ｎ型不純物を高濃度に注入してソース領域２０３Ｓ
とドレイン領域２０３Ｄを形成する。
【０００４】次いで、前記ゲート構造２２５を覆うよう
に層間絶縁膜としてのＢＰＳＧ膜２１０を厚く形成した
後、このＢＰＳＧ膜２１０を化学機械研磨（ＣＭＰ）法
によって研磨し、図９（ｃ）に示すように、表面を平坦
化する。このとき、前記第１ポリシリコン膜２０６上の
窒化膜２２２を研磨ストッパとすることで、窒化膜２２
２が若干研磨された状態でＣＭＰが終了する。次いで、
図９（ｄ）のように、前記窒化膜２２２を選択的にエッ
チング除去し、さらにＢＰＳＧ膜２１０を前記第１ポリ
シリコン膜２０６の表面高さまでエッチングすること
で、第１ポリシリコン膜２０６上のシリコン酸化膜２２
１も同時にエッチングされ、第１ポリシリコン膜２０６
とＢＰＳＧ膜２１０の表面がほぼ平坦な構造となる。こ
こで、前記したように窒化膜２２２を用いることで、Ｂ
ＰＳＧ膜２１０と窒化膜２２２とのＣＭＰのエッチング
選択比を利用してＣＰＭの終点検出が可能となり、これ
により第１ポリシリコン膜２０６の表面が研磨されるこ
とが防止される。
に層間絶縁膜としてのＢＰＳＧ膜２１０を厚く形成した
後、このＢＰＳＧ膜２１０を化学機械研磨（ＣＭＰ）法
によって研磨し、図９（ｃ）に示すように、表面を平坦
化する。このとき、前記第１ポリシリコン膜２０６上の
窒化膜２２２を研磨ストッパとすることで、窒化膜２２
２が若干研磨された状態でＣＭＰが終了する。次いで、
図９（ｄ）のように、前記窒化膜２２２を選択的にエッ
チング除去し、さらにＢＰＳＧ膜２１０を前記第１ポリ
シリコン膜２０６の表面高さまでエッチングすること
で、第１ポリシリコン膜２０６上のシリコン酸化膜２２
１も同時にエッチングされ、第１ポリシリコン膜２０６
とＢＰＳＧ膜２１０の表面がほぼ平坦な構造となる。こ
こで、前記したように窒化膜２２２を用いることで、Ｂ
ＰＳＧ膜２１０と窒化膜２２２とのＣＭＰのエッチング
選択比を利用してＣＰＭの終点検出が可能となり、これ
により第１ポリシリコン膜２０６の表面が研磨されるこ
とが防止される。
【０００５】しかる上で、図９（ｅ）のように、全面に
第２ポリシリコン膜２０７を形成し、かつこれを前記第
１ポリシリコン膜２０６を覆う幅寸法で列方向に沿った
パターン形状にエッチングする。さらに、その上に酸化
膜／窒化膜／酸化膜の積層構造をしたＯＮＯ膜２０８を
ゲート間絶縁膜として形成し、さらに、その上に第３ポ
リシリコン膜２１１を形成する。そして、前記第３ポリ
シリコン膜２１１、ゲート間絶縁膜２０８、第２ポリシ
リコン膜２０７、第１ポリシリコン膜２０６を行方向に
沿ったパターン形状に順次エッチングすることで、第３
ポリシリコン膜２１１で図８のワード線ＷＬとしての制
御ゲートを、第１ポリシリコン膜２０６で浮遊ゲート
を、さらに第２ポリシリコン膜２０７で浮遊ゲートの一
部としての容量部をそれぞれ形成する。
第２ポリシリコン膜２０７を形成し、かつこれを前記第
１ポリシリコン膜２０６を覆う幅寸法で列方向に沿った
パターン形状にエッチングする。さらに、その上に酸化
膜／窒化膜／酸化膜の積層構造をしたＯＮＯ膜２０８を
ゲート間絶縁膜として形成し、さらに、その上に第３ポ
リシリコン膜２１１を形成する。そして、前記第３ポリ
シリコン膜２１１、ゲート間絶縁膜２０８、第２ポリシ
リコン膜２０７、第１ポリシリコン膜２０６を行方向に
沿ったパターン形状に順次エッチングすることで、第３
ポリシリコン膜２１１で図８のワード線ＷＬとしての制
御ゲートを、第１ポリシリコン膜２０６で浮遊ゲート
を、さらに第２ポリシリコン膜２０７で浮遊ゲートの一
部としての容量部をそれぞれ形成する。
【０００６】
【発明が解決しようとする課題】しかしながら、この製
造方法では、ＣＭＰ工程での終点検出のために、第１ポ
リシリコン膜２０６やＢＰＳＧ膜２１０とはＣＭＰでの
研磨選択比の大きな窒化膜２２２をＣＭＰのダミー膜と
して用いているが、この窒化膜２２２は浮遊ゲートを含
むゲート構造をフォトリソグラフィ技術により形成する
際のマスクとしてのフォトレジスト膜２２４とのエッチ
ング選択比が約０．５６程度と低いために、当該フォト
リソグラフィ工程において窒化膜２２２を設計通りの幅
寸法に形成することが難しいという問題が生じる。すな
わち、反射防止膜２２３上に形成したフォトレジスト膜
２２４をマスクとして窒化膜２２２を選択エッチング
し、さらにその下層の第１ポリシリコン膜２０６をエッ
チングする際に、窒化膜２２２とフォトレジスト膜２２
４とのエッチング選択比が低いためにフォトレジスト膜
２２４の両側面がエッチングの進行に伴ってエッチング
浸食され、その平面寸法が徐々に縮小される。そのた
め、窒化膜２２２もフォトレジスト膜２２４が浸食され
た領域からエッチングが進行されることになり、窒化膜
２２２の上側の領域から下側の領域に向けて徐々に平面
寸法が縮小され、図９（ａ）に示したように、窒化膜２
２２は台形状の断面形状になってしまう。
造方法では、ＣＭＰ工程での終点検出のために、第１ポ
リシリコン膜２０６やＢＰＳＧ膜２１０とはＣＭＰでの
研磨選択比の大きな窒化膜２２２をＣＭＰのダミー膜と
して用いているが、この窒化膜２２２は浮遊ゲートを含
むゲート構造をフォトリソグラフィ技術により形成する
際のマスクとしてのフォトレジスト膜２２４とのエッチ
ング選択比が約０．５６程度と低いために、当該フォト
リソグラフィ工程において窒化膜２２２を設計通りの幅
寸法に形成することが難しいという問題が生じる。すな
わち、反射防止膜２２３上に形成したフォトレジスト膜
２２４をマスクとして窒化膜２２２を選択エッチング
し、さらにその下層の第１ポリシリコン膜２０６をエッ
チングする際に、窒化膜２２２とフォトレジスト膜２２
４とのエッチング選択比が低いためにフォトレジスト膜
２２４の両側面がエッチングの進行に伴ってエッチング
浸食され、その平面寸法が徐々に縮小される。そのた
め、窒化膜２２２もフォトレジスト膜２２４が浸食され
た領域からエッチングが進行されることになり、窒化膜
２２２の上側の領域から下側の領域に向けて徐々に平面
寸法が縮小され、図９（ａ）に示したように、窒化膜２
２２は台形状の断面形状になってしまう。
【０００７】したがって、下層のシリコン酸化膜２２
１、第１ポリシリコン膜２０６もこれに伴って横方向の
エッチングが進行し、それぞれの平面寸法も縮小され、
ゲート構造２２５のゲート長方向の寸法が設計値に対し
てばらつくことになる。そのため、ゲート構造２２５を
利用して形成するＬＤＤ領域２０４及びソース・ドレイ
ン領域２０３Ｓ，２０３Ｄにもばらつきが生じ、結果と
してＭＯＳ構造のソース・ドレイン領域間のチャンネル
長にばらつきが生じることになる。このチャンネル長の
ばらつきは、近年のメモリセルで目標としている０．２
２μｍのゲート長のメモリセルを実現する際にメモリセ
ルの特性、特に、メモリセルに対するデータの書き込み
消去時の時間のばらつき、あるいはデータ読み出し時の
ＯＮ電流のばらつきとなって現れるため、メモリの信頼
性が低下されることになる。
１、第１ポリシリコン膜２０６もこれに伴って横方向の
エッチングが進行し、それぞれの平面寸法も縮小され、
ゲート構造２２５のゲート長方向の寸法が設計値に対し
てばらつくことになる。そのため、ゲート構造２２５を
利用して形成するＬＤＤ領域２０４及びソース・ドレイ
ン領域２０３Ｓ，２０３Ｄにもばらつきが生じ、結果と
してＭＯＳ構造のソース・ドレイン領域間のチャンネル
長にばらつきが生じることになる。このチャンネル長の
ばらつきは、近年のメモリセルで目標としている０．２
２μｍのゲート長のメモリセルを実現する際にメモリセ
ルの特性、特に、メモリセルに対するデータの書き込み
消去時の時間のばらつき、あるいはデータ読み出し時の
ＯＮ電流のばらつきとなって現れるため、メモリの信頼
性が低下されることになる。
【０００８】本発明の目的は、ＭＯＳ構造をしたメモリ
セルにおけるチャンネル長のばらつきを解消し、メモリ
セルの特性上の信頼性を高めた不揮発性半導体記憶装置
の製造方法を提供するものである。
セルにおけるチャンネル長のばらつきを解消し、メモリ
セルの特性上の信頼性を高めた不揮発性半導体記憶装置
の製造方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明の製造方法は、浮
遊ゲートを形成するための導電膜上にダミー膜を形成
し、かつ前記ダミー膜上に形成したフォトレジスト膜に
より前記ダミー膜及び前記導電膜を選択エッチングして
ゲート構造を形成する工程と、前記ゲート構造を覆うよ
うに層間絶縁膜を形成し、かつ前記層間絶縁膜を化学機
械研磨して表面を平坦化する工程と、前記ダミー膜及び
前記層間絶縁膜をエッチングして前記層間絶縁膜と前記
導電膜の表面を平坦化する工程とを含み、前記ダミー膜
として前記フォトレジスト膜とのエッチング選択比が窒
化膜よりも大きな材料を用いることを特徴とする。例え
ば、前記ダミー膜の材料として、アモルファスシリコン
膜、ポリシリコン膜、ＣＶＤシリコン酸化膜、プラズマ
シリコン酸化膜、ＢＰＳＧ膜のいずれかを用いる。
遊ゲートを形成するための導電膜上にダミー膜を形成
し、かつ前記ダミー膜上に形成したフォトレジスト膜に
より前記ダミー膜及び前記導電膜を選択エッチングして
ゲート構造を形成する工程と、前記ゲート構造を覆うよ
うに層間絶縁膜を形成し、かつ前記層間絶縁膜を化学機
械研磨して表面を平坦化する工程と、前記ダミー膜及び
前記層間絶縁膜をエッチングして前記層間絶縁膜と前記
導電膜の表面を平坦化する工程とを含み、前記ダミー膜
として前記フォトレジスト膜とのエッチング選択比が窒
化膜よりも大きな材料を用いることを特徴とする。例え
ば、前記ダミー膜の材料として、アモルファスシリコン
膜、ポリシリコン膜、ＣＶＤシリコン酸化膜、プラズマ
シリコン酸化膜、ＢＰＳＧ膜のいずれかを用いる。
【００１０】また、本発明では、前記ゲート構造を形成
した工程の後に、前記ゲート構造を利用した自己整合法
によって前記半導体基板に不純物を導入してソース・ド
レイン領域を形成する工程を含んでいる。また、前記層
間絶縁膜を化学機械研磨する工程では、前記層間絶縁膜
の表面が平坦化された時点で化学機械研磨を停止し、そ
の後プラズマエッチング法あるいはウェットエッチング
法により前記層間絶縁膜、及び前記ダミー膜を順次エッ
チングして前記ダミー膜を除去しかつ前記層間絶縁膜の
表面を前記導電膜の表面とほぼ同じ高さにまでエッチン
グすることを特徴とする。さらに、前記導電膜を第１の
導電膜としたときに、前記第１の導電膜と層間絶縁膜の
表面を平坦化した後に、前記第１の導電膜上に容量部と
なる第２の導電膜を選択的に形成する工程と、前記第２
の導電膜上にゲート間絶縁膜を形成する工程と、前記ゲ
ート間絶縁膜上に制御ゲートを構成する第３の導電膜を
形成する工程と、前記第３の導電膜、前記ゲート間絶縁
膜、前記第２の導電膜、前記第１の導電膜を選択エッチ
ングして前記第３の導電膜で制御ゲートを、前記第２の
導電膜で容量部を、前記第１の導電膜で浮遊ゲートをそ
れぞれ形成する工程を含んでいる。
した工程の後に、前記ゲート構造を利用した自己整合法
によって前記半導体基板に不純物を導入してソース・ド
レイン領域を形成する工程を含んでいる。また、前記層
間絶縁膜を化学機械研磨する工程では、前記層間絶縁膜
の表面が平坦化された時点で化学機械研磨を停止し、そ
の後プラズマエッチング法あるいはウェットエッチング
法により前記層間絶縁膜、及び前記ダミー膜を順次エッ
チングして前記ダミー膜を除去しかつ前記層間絶縁膜の
表面を前記導電膜の表面とほぼ同じ高さにまでエッチン
グすることを特徴とする。さらに、前記導電膜を第１の
導電膜としたときに、前記第１の導電膜と層間絶縁膜の
表面を平坦化した後に、前記第１の導電膜上に容量部と
なる第２の導電膜を選択的に形成する工程と、前記第２
の導電膜上にゲート間絶縁膜を形成する工程と、前記ゲ
ート間絶縁膜上に制御ゲートを構成する第３の導電膜を
形成する工程と、前記第３の導電膜、前記ゲート間絶縁
膜、前記第２の導電膜、前記第１の導電膜を選択エッチ
ングして前記第３の導電膜で制御ゲートを、前記第２の
導電膜で容量部を、前記第１の導電膜で浮遊ゲートをそ
れぞれ形成する工程を含んでいる。
【００１１】本発明の製造方法では、浮遊ゲートを形成
するための導電膜上にＣＭＰでのダミー膜としてアモル
ファスシリコン膜を形成した積層構造をフォトレジスト
膜を用いたフォトリソグラフィ法により選択エッチング
してゲート構造を形成する際に、ダミー膜としてのアモ
ルファスシリコン膜とフォトレジスト膜とのエッチング
選択比が１〜２と大きいため、アモルファスシリコン膜
のエッチング時にフォトレジスト膜の平面寸法が縮小さ
れることがなく、アモルファスシリコン膜を設計した平
面寸法に高精度にエッチング形成することが可能とな
る。そのため、その下層の導電膜を高精度にエッチング
でき、高精度なゲート長の浮遊ゲート、換言すれば高精
度のチャンネル長のＭＯＳ構造が形成できる。
するための導電膜上にＣＭＰでのダミー膜としてアモル
ファスシリコン膜を形成した積層構造をフォトレジスト
膜を用いたフォトリソグラフィ法により選択エッチング
してゲート構造を形成する際に、ダミー膜としてのアモ
ルファスシリコン膜とフォトレジスト膜とのエッチング
選択比が１〜２と大きいため、アモルファスシリコン膜
のエッチング時にフォトレジスト膜の平面寸法が縮小さ
れることがなく、アモルファスシリコン膜を設計した平
面寸法に高精度にエッチング形成することが可能とな
る。そのため、その下層の導電膜を高精度にエッチング
でき、高精度なゲート長の浮遊ゲート、換言すれば高精
度のチャンネル長のＭＯＳ構造が形成できる。
【００１２】また、浮遊ゲートを形成するための導電膜
上に窒化膜よりもフォトレジスト膜とのエッチング選択
比が大きいダミー膜を形成しておくことで、その後の工
程のＣＭＰ工程ではダミー膜をＣＭＰ工程の終点検出に
利用することは困難になるが、ゲート構造が露呈されな
い時点でＣＭＰを停止することで、層間絶縁膜の平坦化
が可能となり、かつその後に層間絶縁膜膜とダミー膜と
のエッチング選択比の違いが得られるプラズマエッチン
グ法、ウェットエッチング法を利用して層間絶縁膜とダ
ミー膜とをエッチングすることで、最終的に導電膜と層
間絶縁膜とを表面が平坦な状態に形成することが可能と
なり、その上に平坦化された容量部、ないしは制御ゲー
トを形成することが可能になる。
上に窒化膜よりもフォトレジスト膜とのエッチング選択
比が大きいダミー膜を形成しておくことで、その後の工
程のＣＭＰ工程ではダミー膜をＣＭＰ工程の終点検出に
利用することは困難になるが、ゲート構造が露呈されな
い時点でＣＭＰを停止することで、層間絶縁膜の平坦化
が可能となり、かつその後に層間絶縁膜膜とダミー膜と
のエッチング選択比の違いが得られるプラズマエッチン
グ法、ウェットエッチング法を利用して層間絶縁膜とダ
ミー膜とをエッチングすることで、最終的に導電膜と層
間絶縁膜とを表面が平坦な状態に形成することが可能と
なり、その上に平坦化された容量部、ないしは制御ゲー
トを形成することが可能になる。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。先ず、本発明の対象としてのＡＮＤ
型メモリのメモリセル構造を図１ないし図３を参照して
説明する。図１は平面図、図２（ａ）及び（ｂ）は図１
のＡＡ線、ＢＢ線断面図、図３は外観斜視図である。シ
リコン基板、例えばＰ型シリコン基板１０１の表面に
は、行方向に所要の間隔をおいて列方向に伸びるＳＴＩ
１０２がシリコン酸化膜によって形成されている。ま
た、前記ＳＴＩ１０２で挟まれた領域では、前記ＳＴＩ
１０２に沿った領域にそれぞれ列方向に伸びるＮ型のソ
ース領域１０３Ｓとドレイン領域１０３Ｄ、及びＬＤＤ
領域１０４が形成されている。さらに、前記ソース・ド
レイン領域１０３Ｓ，１０３Ｄ及びＬＤＤ１０４領域で
挟まれた領域の前記シリコン基板１０１の表面上には、
トンネルゲート酸化膜１０５、ポリシリコンからなる浮
遊ゲート１０６及び容量部１０７、ゲート間絶縁膜１０
８が列方向に所要の間隔をおいて形成されており、これ
ら各ゲート等と前記ソース・ドレイン領域等によって個
々のメモリセルＣＥＬＬが構成されている。また、前記
浮遊ゲート１０６の両側にはシリコン酸化膜からなるサ
イドウォール１０９及びＢＰＳＧ等の層間絶縁膜１１０
が形成され、前記浮遊ゲート１０６の表面の平坦化が図
られている。さらに、各メモリセルＣＥＬＬに対して
は、行方向に並んで配置される複数のメモリセルの浮遊
ゲート１０６及び容量部１０７の上にわたって、前記ゲ
ート間絶縁膜１０８上に行方向に伸びる制御ゲート１１
１がポリシリコンによって形成されており、この制御ゲ
ート１１１がメモリセルＣＥＬＬのワード線として構成
されている。なお、前記容量部１０７は前記浮遊ゲート
１０６と一体となり、浮遊ゲート１０６における電荷蓄
積容量を増大させるためのものである。また、図２には
前記制御ゲート１１１の上に上層絶縁膜１１２が形成さ
れている。
参照して説明する。先ず、本発明の対象としてのＡＮＤ
型メモリのメモリセル構造を図１ないし図３を参照して
説明する。図１は平面図、図２（ａ）及び（ｂ）は図１
のＡＡ線、ＢＢ線断面図、図３は外観斜視図である。シ
リコン基板、例えばＰ型シリコン基板１０１の表面に
は、行方向に所要の間隔をおいて列方向に伸びるＳＴＩ
１０２がシリコン酸化膜によって形成されている。ま
た、前記ＳＴＩ１０２で挟まれた領域では、前記ＳＴＩ
１０２に沿った領域にそれぞれ列方向に伸びるＮ型のソ
ース領域１０３Ｓとドレイン領域１０３Ｄ、及びＬＤＤ
領域１０４が形成されている。さらに、前記ソース・ド
レイン領域１０３Ｓ，１０３Ｄ及びＬＤＤ１０４領域で
挟まれた領域の前記シリコン基板１０１の表面上には、
トンネルゲート酸化膜１０５、ポリシリコンからなる浮
遊ゲート１０６及び容量部１０７、ゲート間絶縁膜１０
８が列方向に所要の間隔をおいて形成されており、これ
ら各ゲート等と前記ソース・ドレイン領域等によって個
々のメモリセルＣＥＬＬが構成されている。また、前記
浮遊ゲート１０６の両側にはシリコン酸化膜からなるサ
イドウォール１０９及びＢＰＳＧ等の層間絶縁膜１１０
が形成され、前記浮遊ゲート１０６の表面の平坦化が図
られている。さらに、各メモリセルＣＥＬＬに対して
は、行方向に並んで配置される複数のメモリセルの浮遊
ゲート１０６及び容量部１０７の上にわたって、前記ゲ
ート間絶縁膜１０８上に行方向に伸びる制御ゲート１１
１がポリシリコンによって形成されており、この制御ゲ
ート１１１がメモリセルＣＥＬＬのワード線として構成
されている。なお、前記容量部１０７は前記浮遊ゲート
１０６と一体となり、浮遊ゲート１０６における電荷蓄
積容量を増大させるためのものである。また、図２には
前記制御ゲート１１１の上に上層絶縁膜１１２が形成さ
れている。
【００１４】なお、前記ＡＮＤ型メモリでは、図８に示
したように、ＳＴＩによって区画されて列方向に配列さ
れる所要の個数のメモリセル単位で、各メモリセルのド
レイン領域を選択ブロックドレインセレクタゲートを介
して、図には現れていないビット線に接続する。また、
同様に各メモリセルのソース領域をソースセレクタゲー
トを介して図には現れていないソース線に接続してい
る。
したように、ＳＴＩによって区画されて列方向に配列さ
れる所要の個数のメモリセル単位で、各メモリセルのド
レイン領域を選択ブロックドレインセレクタゲートを介
して、図には現れていないビット線に接続する。また、
同様に各メモリセルのソース領域をソースセレクタゲー
トを介して図には現れていないソース線に接続してい
る。
【００１５】以上の構成のＡＮＤ型メモリを製造する本
発明の製造方法について説明する。図４ないし図６は製
造工程図であり、図２（ａ）に示したＡＡ線に沿う断面
構造に相当する図である。先ず、図４（ａ）に示すよう
に、Ｐ型シリコン基板１０１に行方向に所要の間隔で列
方向に伸びるＳＴＩ１０２を形成する。このＳＴＩ１０
２の形成方法としては、フォトレジスト膜を利用した選
択エッチング法により前記シリコン基板１０１の表面に
列方向に伸びる複数本の浅溝を形成する。その後、シリ
コン基板１０１の全面に前記浅溝を埋設するのに充分な
膜厚のシリコン酸化膜を堆積し、かつ前記シリコン基板
の表面が露出されるまで前記シリコン酸化膜の表面をＣ
ＭＰ法によりエッチング研磨することによって形成す
る。これにより、行方向の寸法が約０．２４μｍのＳＴ
Ｉ１０２が形成され、かつこれらＳＴＩ１０２によって
行方向に区画された行方向の寸法が約０．６８μｍの列
方向に伸びるメモリセル領域１２０が形成される。
発明の製造方法について説明する。図４ないし図６は製
造工程図であり、図２（ａ）に示したＡＡ線に沿う断面
構造に相当する図である。先ず、図４（ａ）に示すよう
に、Ｐ型シリコン基板１０１に行方向に所要の間隔で列
方向に伸びるＳＴＩ１０２を形成する。このＳＴＩ１０
２の形成方法としては、フォトレジスト膜を利用した選
択エッチング法により前記シリコン基板１０１の表面に
列方向に伸びる複数本の浅溝を形成する。その後、シリ
コン基板１０１の全面に前記浅溝を埋設するのに充分な
膜厚のシリコン酸化膜を堆積し、かつ前記シリコン基板
の表面が露出されるまで前記シリコン酸化膜の表面をＣ
ＭＰ法によりエッチング研磨することによって形成す
る。これにより、行方向の寸法が約０．２４μｍのＳＴ
Ｉ１０２が形成され、かつこれらＳＴＩ１０２によって
行方向に区画された行方向の寸法が約０．６８μｍの列
方向に伸びるメモリセル領域１２０が形成される。
【００１６】次いで、図４（ｂ）に示すように、前記シ
リコン基板１０１のメモリセル領域１２０に９０Åのシ
リコン酸化膜を熱酸化法により形成し、トンネルゲート
絶縁膜１０５を形成する。さらに、その上に順次、浮遊
ゲートを形成するための１０００Åの厚さの第１ポリシ
リコン膜１０６と、２５０Åの厚さのシリコン酸化膜１
２１と、ＣＭＰ工程におけるダミー膜として機能する２
０００Åの厚さのアモルファスシリコン膜１２２と、１
００〜３５０Åの厚さの反射防止膜（ＡＲＬ膜）１２３
を積層状態に形成する。そして、前記ＡＲＬ膜１２３上
にフォトレジスト膜１２４を形成し、このフォトレジス
ト膜１２４を利用したフォトリソグラフィ技術により前
記積層膜を行方向の平面寸法を０．２２μｍ程度に選択
的にエッチングし、前記メモリセル領域１２０内におい
て、前記ＳＴＩ１０２の行方向のほぼ中間位置において
列方向に伸びるゲート構造１２５を形成する。このと
き、前記積層膜のエッチングはプラズマエッチング法を
用いるが、ＡＲＬ膜１２３に対してはＣＦ4 ガスを用
い、アモルファスシリコン膜１２２に対してはＣｌ2 ＋
ＨＢｒガスを用い、シリコン酸化膜１２１及びトンネル
ゲート酸化膜１０５に対してはＣＦ４ガスを用い、第１
ポリシリコン膜１０６に対してはＣｌ2 ＋ＨＢｒガスを
用いる。このとき、フォトレジスト膜１２４とアモルフ
ァスシリコン膜１２２とのエッチングの選択比は１〜２
であり、従来のフォトレジスト膜と窒化膜とのエッチン
グ選択比の０．５６に比較して大きいため、アモルファ
スシリコン膜１２２をエッチングする際にフォトレジス
ト膜１２４がエッチングされてその平面寸法が縮小され
ることはなく、アモルファスシリコン膜１２２の平面寸
法が設計値よりも縮小されることは殆どない。したがっ
て、その下層のシリコン酸化膜１２１、第１ポリシリコ
ン膜１０６、トンネルゲート酸化膜１０５も設計された
平面寸法に形成されることになる。
リコン基板１０１のメモリセル領域１２０に９０Åのシ
リコン酸化膜を熱酸化法により形成し、トンネルゲート
絶縁膜１０５を形成する。さらに、その上に順次、浮遊
ゲートを形成するための１０００Åの厚さの第１ポリシ
リコン膜１０６と、２５０Åの厚さのシリコン酸化膜１
２１と、ＣＭＰ工程におけるダミー膜として機能する２
０００Åの厚さのアモルファスシリコン膜１２２と、１
００〜３５０Åの厚さの反射防止膜（ＡＲＬ膜）１２３
を積層状態に形成する。そして、前記ＡＲＬ膜１２３上
にフォトレジスト膜１２４を形成し、このフォトレジス
ト膜１２４を利用したフォトリソグラフィ技術により前
記積層膜を行方向の平面寸法を０．２２μｍ程度に選択
的にエッチングし、前記メモリセル領域１２０内におい
て、前記ＳＴＩ１０２の行方向のほぼ中間位置において
列方向に伸びるゲート構造１２５を形成する。このと
き、前記積層膜のエッチングはプラズマエッチング法を
用いるが、ＡＲＬ膜１２３に対してはＣＦ4 ガスを用
い、アモルファスシリコン膜１２２に対してはＣｌ2 ＋
ＨＢｒガスを用い、シリコン酸化膜１２１及びトンネル
ゲート酸化膜１０５に対してはＣＦ４ガスを用い、第１
ポリシリコン膜１０６に対してはＣｌ2 ＋ＨＢｒガスを
用いる。このとき、フォトレジスト膜１２４とアモルフ
ァスシリコン膜１２２とのエッチングの選択比は１〜２
であり、従来のフォトレジスト膜と窒化膜とのエッチン
グ選択比の０．５６に比較して大きいため、アモルファ
スシリコン膜１２２をエッチングする際にフォトレジス
ト膜１２４がエッチングされてその平面寸法が縮小され
ることはなく、アモルファスシリコン膜１２２の平面寸
法が設計値よりも縮小されることは殆どない。したがっ
て、その下層のシリコン酸化膜１２１、第１ポリシリコ
ン膜１０６、トンネルゲート酸化膜１０５も設計された
平面寸法に形成されることになる。
【００１７】次いで、図４（ｃ）に示すように、前記ゲ
ート構造１２５をマスクにしてメモリセル領域１２０の
シリコン基板に砒素等のＮ型不純物を低濃度（３Ｅ１３
／ｃｍ2 ）にイオン注入し、ＬＤＤ領域１０４を形成す
る。その後、ＣＶＤ法等により前記ゲート構造１２５を
覆うように前記シリコン基板の全面にシリコン酸化膜を
形成し、かつこのシリコン酸化膜を異方性エッチングに
よりエッチングすることで、図４（ｄ）に示すように、
前記ゲート構造１２５の側面にサイドウォール１０９を
形成する。そして、前記サイドウォール１０９を利用し
て前記メモリセル領域１２０のシリコン基板１０１に砒
素等のＮ型不純物を高濃度（４Ｅ１５／ｃｍ2 ）にイオ
ン注入し、ソース・ドレイン領域１０３Ｓ，１０３Ｄを
形成する。
ート構造１２５をマスクにしてメモリセル領域１２０の
シリコン基板に砒素等のＮ型不純物を低濃度（３Ｅ１３
／ｃｍ2 ）にイオン注入し、ＬＤＤ領域１０４を形成す
る。その後、ＣＶＤ法等により前記ゲート構造１２５を
覆うように前記シリコン基板の全面にシリコン酸化膜を
形成し、かつこのシリコン酸化膜を異方性エッチングに
よりエッチングすることで、図４（ｄ）に示すように、
前記ゲート構造１２５の側面にサイドウォール１０９を
形成する。そして、前記サイドウォール１０９を利用し
て前記メモリセル領域１２０のシリコン基板１０１に砒
素等のＮ型不純物を高濃度（４Ｅ１５／ｃｍ2 ）にイオ
ン注入し、ソース・ドレイン領域１０３Ｓ，１０３Ｄを
形成する。
【００１８】次いで、図５（ａ）に示すように、ＣＶＤ
法により前記ゲート構造１２５を完全に埋設するのに充
分な厚さの層間絶縁膜、ここではＢＰＳＧ膜１１０を６
０００Å程度の厚さに形成する。そして、図５（ｂ）の
ように、前記ＢＰＳＧ膜１１０をＣＭＰ法により研磨す
る。このＣＭＰ工程では、前記ゲート構造１２５が露呈
されることがなく、前記ＢＰＳＧ膜１１０の表面が平坦
になるように行う。例えば、予め測定したＣＭＰのエッ
チング速度等に基づいて、ＣＭＰ処理工程を時間管理す
ることでＣＭＰ工程を完了する。このため、従来のよう
なＣＭＰの終点を検出する必要はない。しかる上で、図
５（ｃ）のように、前記ＢＰＳＧ膜１１０をウェットエ
ッチング法によりエッチングバックし、少なくとも前記
アモルファスシリコン膜１２２の表面がＢＰＳＧ膜１１
０の表面上に露出する程度まで行うが、これは、アモル
ファスシリコンとＢＰＳＧとのエッチング選択比の違い
により、自己整合的に容易に行うことが可能である。ま
た、このとき反射防止膜１２３は同時にエッチングされ
る。次いで、図５（ｄ）のように、前記アモルファスシ
リコン膜１２２をドライエッチング法によりエッチング
除去する。このアモルファスシリコン膜１２２の選択エ
ッチングも、エッチング選択比の違いにより自己整合的
に容易に行うことが可能である。
法により前記ゲート構造１２５を完全に埋設するのに充
分な厚さの層間絶縁膜、ここではＢＰＳＧ膜１１０を６
０００Å程度の厚さに形成する。そして、図５（ｂ）の
ように、前記ＢＰＳＧ膜１１０をＣＭＰ法により研磨す
る。このＣＭＰ工程では、前記ゲート構造１２５が露呈
されることがなく、前記ＢＰＳＧ膜１１０の表面が平坦
になるように行う。例えば、予め測定したＣＭＰのエッ
チング速度等に基づいて、ＣＭＰ処理工程を時間管理す
ることでＣＭＰ工程を完了する。このため、従来のよう
なＣＭＰの終点を検出する必要はない。しかる上で、図
５（ｃ）のように、前記ＢＰＳＧ膜１１０をウェットエ
ッチング法によりエッチングバックし、少なくとも前記
アモルファスシリコン膜１２２の表面がＢＰＳＧ膜１１
０の表面上に露出する程度まで行うが、これは、アモル
ファスシリコンとＢＰＳＧとのエッチング選択比の違い
により、自己整合的に容易に行うことが可能である。ま
た、このとき反射防止膜１２３は同時にエッチングされ
る。次いで、図５（ｄ）のように、前記アモルファスシ
リコン膜１２２をドライエッチング法によりエッチング
除去する。このアモルファスシリコン膜１２２の選択エ
ッチングも、エッチング選択比の違いにより自己整合的
に容易に行うことが可能である。
【００１９】続いて、図６（ａ）に示すように、ＢＰＳ
Ｇ膜を再度ウェットエッチング法によりエッチングす
る。これにより、前記シリコン酸化膜１２１がエッチン
グされて第１ポリシリコン膜１０６が露呈されるが、Ｂ
ＰＳＧとポリシリコンとのエッチング選択比の違いによ
り、ＢＰＳＧ膜１１０と第１ポリシリコン膜１０６の表
面をほぼ平坦な状態にエッチングを制御することも容易
である。次いで、図６（ｂ）に示すように、全面に第２
ポリシリコン膜１０７を〜１０００Å程度の厚さに形成
し、かつこの第２ポリシリコン膜１０７を前記メモリセ
ル領域１２０を覆う程度の行方向の平面寸法、ここでは
約０．７μｍ程度の平面寸法に選択エッチングする。次
いで、図６（ｃ）に示すように、その上にシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜を順次積層し、ゲ
ート間絶縁膜としての三層構造のいわゆるＯＮＯ膜１０
８を形成する。さらに、図６（ｄ）に示すように、その
上に第３ポリシリコン膜１１１を１０００Å〜の厚さに
形成する。そして、図外のフォトレジスト膜を利用して
前記第３ポリシリコン膜１１１、前記ＯＮＯ膜１０８、
前記第２ポリシリコン膜１０７、前記第１ポリシリコン
膜１０６、及び前記トンネルゲート酸化膜１０５を順次
所要パターンで選択的にエッチングする。これにより、
図１ないし図３に示したように、前記第３ポリシリコン
膜１１１及びＯＮＯ膜１０８は列方向の平面寸法が０．
２２μｍで、かつ列方向に隣接する膜との間隔が０．２
２μｍのパターン形状の制御ゲート１１１、すなわちワ
ード線ＷＬとゲート間絶縁膜１０８が形成される。ま
た、前記第２ポリシリコン膜１０７、第１ポリシリコン
膜１０６及びトンネルゲート酸化膜１０５も列方向に分
離されたパターン形状となり、個々のメモリセルに対応
してそれぞれ独立した容量部１０７、浮遊ゲート１０
６、トンネルゲート酸化膜１０５として形成される。こ
れにより、行方向に０．６８μｍの間隔でかつ列方向に
０．４４μｍの間隔で、しかも浮遊ゲート１０６のゲー
ト長が０．２２μｍの不揮発性メモリセルＣＥＬＬが形
成される。
Ｇ膜を再度ウェットエッチング法によりエッチングす
る。これにより、前記シリコン酸化膜１２１がエッチン
グされて第１ポリシリコン膜１０６が露呈されるが、Ｂ
ＰＳＧとポリシリコンとのエッチング選択比の違いによ
り、ＢＰＳＧ膜１１０と第１ポリシリコン膜１０６の表
面をほぼ平坦な状態にエッチングを制御することも容易
である。次いで、図６（ｂ）に示すように、全面に第２
ポリシリコン膜１０７を〜１０００Å程度の厚さに形成
し、かつこの第２ポリシリコン膜１０７を前記メモリセ
ル領域１２０を覆う程度の行方向の平面寸法、ここでは
約０．７μｍ程度の平面寸法に選択エッチングする。次
いで、図６（ｃ）に示すように、その上にシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜を順次積層し、ゲ
ート間絶縁膜としての三層構造のいわゆるＯＮＯ膜１０
８を形成する。さらに、図６（ｄ）に示すように、その
上に第３ポリシリコン膜１１１を１０００Å〜の厚さに
形成する。そして、図外のフォトレジスト膜を利用して
前記第３ポリシリコン膜１１１、前記ＯＮＯ膜１０８、
前記第２ポリシリコン膜１０７、前記第１ポリシリコン
膜１０６、及び前記トンネルゲート酸化膜１０５を順次
所要パターンで選択的にエッチングする。これにより、
図１ないし図３に示したように、前記第３ポリシリコン
膜１１１及びＯＮＯ膜１０８は列方向の平面寸法が０．
２２μｍで、かつ列方向に隣接する膜との間隔が０．２
２μｍのパターン形状の制御ゲート１１１、すなわちワ
ード線ＷＬとゲート間絶縁膜１０８が形成される。ま
た、前記第２ポリシリコン膜１０７、第１ポリシリコン
膜１０６及びトンネルゲート酸化膜１０５も列方向に分
離されたパターン形状となり、個々のメモリセルに対応
してそれぞれ独立した容量部１０７、浮遊ゲート１０
６、トンネルゲート酸化膜１０５として形成される。こ
れにより、行方向に０．６８μｍの間隔でかつ列方向に
０．４４μｍの間隔で、しかも浮遊ゲート１０６のゲー
ト長が０．２２μｍの不揮発性メモリセルＣＥＬＬが形
成される。
【００２０】このような製造方法では、特に図４の各工
程において、第１ポリシリコン膜１０６上にシリコン酸
化膜１２１を形成し、その上にＣＭＰでのダミー膜とし
てのアモルファスシリコン膜１２２を形成した積層構造
をフォトレジスト膜１２４を用いたフォトリソグラフィ
法により選択エッチングしてゲート構造を形成する際
に、アモルファスシリコン膜１２２とフォトレジスト膜
１２４とのエッチング選択比が１〜２と大きいため、ア
モルファスシリコン膜１２２のエッチング時にフォトレ
ジスト膜１２４の平面寸法が縮小されることがなく、ア
モルファスシリコン膜１２２を設計した平面寸法に高精
度にエッチング形成することが可能となる。そのため、
その下層のシリコン酸化膜１２１のエッチング、ないし
第１ポリシリコン膜１０６を高精度に設計寸法にエッチ
ング形成でき、特に、第１ポリシリコン膜１０６のゲー
ト長方向の寸法を高精度に管理することが可能になる。
したがって、その後におけるＬＤＤ領域１０４及びソー
ス・ドレイン領域１０３Ｓ，１０３Ｄの形成を高精度に
形成し、特にチャンネル長を高精度に形成することがで
きる。
程において、第１ポリシリコン膜１０６上にシリコン酸
化膜１２１を形成し、その上にＣＭＰでのダミー膜とし
てのアモルファスシリコン膜１２２を形成した積層構造
をフォトレジスト膜１２４を用いたフォトリソグラフィ
法により選択エッチングしてゲート構造を形成する際
に、アモルファスシリコン膜１２２とフォトレジスト膜
１２４とのエッチング選択比が１〜２と大きいため、ア
モルファスシリコン膜１２２のエッチング時にフォトレ
ジスト膜１２４の平面寸法が縮小されることがなく、ア
モルファスシリコン膜１２２を設計した平面寸法に高精
度にエッチング形成することが可能となる。そのため、
その下層のシリコン酸化膜１２１のエッチング、ないし
第１ポリシリコン膜１０６を高精度に設計寸法にエッチ
ング形成でき、特に、第１ポリシリコン膜１０６のゲー
ト長方向の寸法を高精度に管理することが可能になる。
したがって、その後におけるＬＤＤ領域１０４及びソー
ス・ドレイン領域１０３Ｓ，１０３Ｄの形成を高精度に
形成し、特にチャンネル長を高精度に形成することがで
きる。
【００２１】一方、前記したように第１ポリシリコン膜
１０６のゲート長方向の平面寸法を高精度に形成する際
にアモルファスシリコン膜１２２を用いているため、そ
の後の工程のＣＭＰ工程では従来のように窒化膜とＢＰ
ＳＧ膜とのエッチング選択比を利用して窒化膜をＣＭＰ
工程の終点検出に利用した技術を採用することはできな
くなる。そこで、本発明では、図５に示したＢＰＳＧ膜
１１０のＣＭＰ工程では、ゲート構造１２５が露呈され
ない時点でＣＭＰを停止する。このＣＭＰの終点は時間
管理によって可能である。その上で、ＢＰＳＧ膜１１０
とアモルファスシリコン膜１２２とのエッチング選択比
の違いが得られるプラズマエッチング法、ウェットエッ
チング法を利用してＢＰＳＧ膜１１０、アモルファスシ
リコン膜１２２をそれぞれ選択的にエッチングすること
で、最終的に第１ポリシリコン膜１０６とＢＰＳＧ膜１
１０とを表面が平坦な状態に形成することが可能とな
る。
１０６のゲート長方向の平面寸法を高精度に形成する際
にアモルファスシリコン膜１２２を用いているため、そ
の後の工程のＣＭＰ工程では従来のように窒化膜とＢＰ
ＳＧ膜とのエッチング選択比を利用して窒化膜をＣＭＰ
工程の終点検出に利用した技術を採用することはできな
くなる。そこで、本発明では、図５に示したＢＰＳＧ膜
１１０のＣＭＰ工程では、ゲート構造１２５が露呈され
ない時点でＣＭＰを停止する。このＣＭＰの終点は時間
管理によって可能である。その上で、ＢＰＳＧ膜１１０
とアモルファスシリコン膜１２２とのエッチング選択比
の違いが得られるプラズマエッチング法、ウェットエッ
チング法を利用してＢＰＳＧ膜１１０、アモルファスシ
リコン膜１２２をそれぞれ選択的にエッチングすること
で、最終的に第１ポリシリコン膜１０６とＢＰＳＧ膜１
１０とを表面が平坦な状態に形成することが可能とな
る。
【００２２】したがって、以上のように第１ポリシリコ
ン膜１０６のゲート長を高精度に形成するとともに、第
１ポリシリコン膜１０６とその両側に存在する層間絶縁
膜（サイドウォール及びＢＰＳＧ膜）１０９，１１０の
表面を平坦化した上で、これまでと同様に第２ポリシリ
コン膜１０７で容量部を形成し、ＯＮＯ膜１０８を形成
した上で第３ポリシリコン膜１１１を形成し、かつこれ
らをエッチングして制御ゲート１１１、浮遊ゲート１０
６を形成することで、高精度なチャンネル長を有し、書
き込み消去時の時間が安定で、かつ読み出し時のＯＮ電
流が安定な、微細なメモリセルで構成されるＡＮＤ型メ
モリの製造が実現できる。
ン膜１０６のゲート長を高精度に形成するとともに、第
１ポリシリコン膜１０６とその両側に存在する層間絶縁
膜（サイドウォール及びＢＰＳＧ膜）１０９，１１０の
表面を平坦化した上で、これまでと同様に第２ポリシリ
コン膜１０７で容量部を形成し、ＯＮＯ膜１０８を形成
した上で第３ポリシリコン膜１１１を形成し、かつこれ
らをエッチングして制御ゲート１１１、浮遊ゲート１０
６を形成することで、高精度なチャンネル長を有し、書
き込み消去時の時間が安定で、かつ読み出し時のＯＮ電
流が安定な、微細なメモリセルで構成されるＡＮＤ型メ
モリの製造が実現できる。
【００２３】また、前記した本発明の実施形態におい
て、ゲート構造を形成する際に、従来の窒化膜では、窒
化膜と第１ポリシリコン膜のエッチングでは処理チャン
バを変える必要があったが、本発明では第１ポリシリコ
ン膜１０６とアモルファスシリコン膜１２２とを同じ処
理チャンバでエッチングすることができ、作業を簡易
化、迅速化する上で有利になる。
て、ゲート構造を形成する際に、従来の窒化膜では、窒
化膜と第１ポリシリコン膜のエッチングでは処理チャン
バを変える必要があったが、本発明では第１ポリシリコ
ン膜１０６とアモルファスシリコン膜１２２とを同じ処
理チャンバでエッチングすることができ、作業を簡易
化、迅速化する上で有利になる。
【００２４】ここで、本発明では、前記ゲート構造１２
５を形成する際に、第１ポリシリコン膜１０６上に形成
しているアモルファスシリコン膜１２２に代えて、ポリ
シリコン膜を用いてもよい。ポリシリコン膜とフォトレ
ジスト膜とのエッチング選択比は、アモルファスシリコ
ン膜の場合と同様に１〜２であるため、ポリシリコン膜
を用いた場合でも第１ポリシリコン膜１０６のゲート長
方向の平面寸法を高精度に制御することが可能であり、
チャンネル長のばらつきを防止することは可能である。
また、このようにポリシリコン膜を用いれば、ゲート構
造１２５を形成する際には、上層及び下層の各ポリシリ
コン膜を同一の処理チャンバを用いて、しかも同一のエ
ッチング条件でエッチングすることが可能であるため、
エッチング処理を簡易化することが可能である。ただ
し、ポリシリコン膜は結晶構造であるため、ゲート構造
をエッチングにより形成した際に結晶粒の形状が側面に
露呈してゲート構造の側面が直線形状にならずに凹凸形
状に形成されることがある。したがって、この凹凸がゲ
ート長（チャンネル長）に影響を与えることが少ないメ
モリセルに本発明を適用する場合には、ポリシリコン膜
の適用が有効である。
５を形成する際に、第１ポリシリコン膜１０６上に形成
しているアモルファスシリコン膜１２２に代えて、ポリ
シリコン膜を用いてもよい。ポリシリコン膜とフォトレ
ジスト膜とのエッチング選択比は、アモルファスシリコ
ン膜の場合と同様に１〜２であるため、ポリシリコン膜
を用いた場合でも第１ポリシリコン膜１０６のゲート長
方向の平面寸法を高精度に制御することが可能であり、
チャンネル長のばらつきを防止することは可能である。
また、このようにポリシリコン膜を用いれば、ゲート構
造１２５を形成する際には、上層及び下層の各ポリシリ
コン膜を同一の処理チャンバを用いて、しかも同一のエ
ッチング条件でエッチングすることが可能であるため、
エッチング処理を簡易化することが可能である。ただ
し、ポリシリコン膜は結晶構造であるため、ゲート構造
をエッチングにより形成した際に結晶粒の形状が側面に
露呈してゲート構造の側面が直線形状にならずに凹凸形
状に形成されることがある。したがって、この凹凸がゲ
ート長（チャンネル長）に影響を与えることが少ないメ
モリセルに本発明を適用する場合には、ポリシリコン膜
の適用が有効である。
【００２５】さらに、本発明においては、従来の窒化膜
に代えて使用可能な材料として、フォトレジスト膜に対
してエッチング選択比がある程度大きな材料であれば、
前記したアモルファスシリコン膜、ポリシリコン膜に限
られるものではなく、ＣＶＤ酸化膜、プラズマ酸化膜、
ＢＰＳＧ膜を使用することが可能である。因みに、これ
らの酸化膜のエッチング選択比は０．７程度である。た
だし、いずれの材料の膜を用いた場合においても、その
後のＣＭＰ工程において、第１ポリシリコン膜とその周
囲に形成する層間絶縁膜としてのサイドウォール及びＢ
ＰＳＧ膜の表面が平坦、もしくは平坦に近い状態に形成
することが可能な材料を用いることが必要である。
に代えて使用可能な材料として、フォトレジスト膜に対
してエッチング選択比がある程度大きな材料であれば、
前記したアモルファスシリコン膜、ポリシリコン膜に限
られるものではなく、ＣＶＤ酸化膜、プラズマ酸化膜、
ＢＰＳＧ膜を使用することが可能である。因みに、これ
らの酸化膜のエッチング選択比は０．７程度である。た
だし、いずれの材料の膜を用いた場合においても、その
後のＣＭＰ工程において、第１ポリシリコン膜とその周
囲に形成する層間絶縁膜としてのサイドウォール及びＢ
ＰＳＧ膜の表面が平坦、もしくは平坦に近い状態に形成
することが可能な材料を用いることが必要である。
【００２６】一方、本発明では浮遊ゲートとしての第１
ポリシリコン膜をアモルファスシリコン膜で構成するこ
とも可能である。この場合、前記した実施形態のよう
に、従来の窒化膜に代えてアモルファスシリコン膜を用
いたときには、前記ゲート構造を形成する際には、上層
及び下層の各アモルファスシリコン膜を順次同一のエッ
チング条件でエッチングすればよいため、この面からも
エッチング処理を簡易化することが可能である。
ポリシリコン膜をアモルファスシリコン膜で構成するこ
とも可能である。この場合、前記した実施形態のよう
に、従来の窒化膜に代えてアモルファスシリコン膜を用
いたときには、前記ゲート構造を形成する際には、上層
及び下層の各アモルファスシリコン膜を順次同一のエッ
チング条件でエッチングすればよいため、この面からも
エッチング処理を簡易化することが可能である。
【００２７】ここで、前記実施形態では、メモリセル領
域についての説明を行っているが、実際には図７に概略
構成を示すように、メモリセル部Ｘを形成したメモリチ
ップＣＨＩＰの周辺部には周辺回路部Ｙを形成してお
り、この周辺回路部Ｙでは前記メモリセルＣＥＬＬの形
成と同時に、ゲート長の大きなゲート電極を備えるＭＯ
Ｓトランジスタが形成される。そのため、ゲート構造を
形成した後に層間絶縁膜としてのＢＰＳＧ膜１１０を形
成し、その後のＣＭＰ法によってＢＰＳＧ膜１１０の表
面を平坦化する図５（ｂ）に示した工程では、周辺回路
部ＹにおけるＢＰＳＧ膜１１０の全容積がメモリセル部
Ｘよりも相対的に大きくなり、ＣＭＰ法によるＢＰＳＧ
膜１１０の表面を好適に平坦化することができなくなる
ことがある。この場合には、同図に破線で示すように、
ＢＰＳＧ膜１１０を形成した後に、予め周辺回路部Ｙの
みＢＰＳＧ膜１１０の表面を所要の厚さまで選択的にエ
ッチングしておき、さらにＢＰＳＧ膜１１０の全面にシ
リコン窒化膜（図示せず）を薄く形成した上でＣＭＰ工
程を行うようにすればよい。このようにすることで、Ｂ
ＰＳＧ膜１１０をメモリセル部Ｘから周辺回路部Ｙにわ
たって表面平坦化することが容易になる。なお、ＢＰＳ
Ｇ膜１１０を形成した後に、その全面にシリコン窒化膜
を薄く形成し、しかる上で周辺回路部のＢＰＳＧ膜を所
要の厚さまで選択的にエッチングし、次いでＣＭＰ工程
を行うようにしてもよい。
域についての説明を行っているが、実際には図７に概略
構成を示すように、メモリセル部Ｘを形成したメモリチ
ップＣＨＩＰの周辺部には周辺回路部Ｙを形成してお
り、この周辺回路部Ｙでは前記メモリセルＣＥＬＬの形
成と同時に、ゲート長の大きなゲート電極を備えるＭＯ
Ｓトランジスタが形成される。そのため、ゲート構造を
形成した後に層間絶縁膜としてのＢＰＳＧ膜１１０を形
成し、その後のＣＭＰ法によってＢＰＳＧ膜１１０の表
面を平坦化する図５（ｂ）に示した工程では、周辺回路
部ＹにおけるＢＰＳＧ膜１１０の全容積がメモリセル部
Ｘよりも相対的に大きくなり、ＣＭＰ法によるＢＰＳＧ
膜１１０の表面を好適に平坦化することができなくなる
ことがある。この場合には、同図に破線で示すように、
ＢＰＳＧ膜１１０を形成した後に、予め周辺回路部Ｙの
みＢＰＳＧ膜１１０の表面を所要の厚さまで選択的にエ
ッチングしておき、さらにＢＰＳＧ膜１１０の全面にシ
リコン窒化膜（図示せず）を薄く形成した上でＣＭＰ工
程を行うようにすればよい。このようにすることで、Ｂ
ＰＳＧ膜１１０をメモリセル部Ｘから周辺回路部Ｙにわ
たって表面平坦化することが容易になる。なお、ＢＰＳ
Ｇ膜１１０を形成した後に、その全面にシリコン窒化膜
を薄く形成し、しかる上で周辺回路部のＢＰＳＧ膜を所
要の厚さまで選択的にエッチングし、次いでＣＭＰ工程
を行うようにしてもよい。
【００２８】
【発明の効果】以上説明したように本発明は、浮遊ゲー
トを形成するための導電膜上に、フォトレジスト膜との
エッチング選択比が窒化膜のエッチング選択比よりも大
きな材料のダミー膜を形成し、かつこのダミー膜上に形
成したフォトレジスト膜によりダミー膜及び導電膜を選
択エッチングしてゲート構造を形成しているので、ダミ
ー膜のエッチング時にフォトレジスト膜の平面寸法が縮
小されることがなく、ダミー膜、ないしはその下層の導
電膜を高精度にエッチングでき、高精度なゲート長の浮
遊ゲート、換言すれば高精度のチャンネル長のＭＯＳ構
造が形成できる。また、ゲート構造を形成した後に、層
間絶縁膜を形成し、かつこの層間絶縁膜を化学機械研磨
して表面を平坦化し、さらにダミー膜及び層間絶縁膜を
エッチングして表面を平坦化しているので、ゲート構造
が露呈されない時点でＣＭＰを停止することで、層間絶
縁膜の平坦化が可能となり、かつその後に層間絶縁膜膜
とダミー膜とをエッチングすることで、最終的に導電膜
と層間絶縁膜膜とを表面が平坦な状態に形成することが
可能となり、その上に平坦化された容量部、ないしは制
御ゲートを形成することができる。これにより、書き込
み消去時、及び読み出し時の特性が安定し、かつ微細化
された高メモリ容量の不揮発性メモリを製造することが
可能になる。
トを形成するための導電膜上に、フォトレジスト膜との
エッチング選択比が窒化膜のエッチング選択比よりも大
きな材料のダミー膜を形成し、かつこのダミー膜上に形
成したフォトレジスト膜によりダミー膜及び導電膜を選
択エッチングしてゲート構造を形成しているので、ダミ
ー膜のエッチング時にフォトレジスト膜の平面寸法が縮
小されることがなく、ダミー膜、ないしはその下層の導
電膜を高精度にエッチングでき、高精度なゲート長の浮
遊ゲート、換言すれば高精度のチャンネル長のＭＯＳ構
造が形成できる。また、ゲート構造を形成した後に、層
間絶縁膜を形成し、かつこの層間絶縁膜を化学機械研磨
して表面を平坦化し、さらにダミー膜及び層間絶縁膜を
エッチングして表面を平坦化しているので、ゲート構造
が露呈されない時点でＣＭＰを停止することで、層間絶
縁膜の平坦化が可能となり、かつその後に層間絶縁膜膜
とダミー膜とをエッチングすることで、最終的に導電膜
と層間絶縁膜膜とを表面が平坦な状態に形成することが
可能となり、その上に平坦化された容量部、ないしは制
御ゲートを形成することができる。これにより、書き込
み消去時、及び読み出し時の特性が安定し、かつ微細化
された高メモリ容量の不揮発性メモリを製造することが
可能になる。
【図１】本発明の不揮発性半導体記憶装置の実施形態の
平面図である。
平面図である。
【図２】図１のＡＡ線、ＢＢ線に沿う断面図である。
【図３】図１の半導体記憶装置の概略構成を示す外観図
である。
である。
【図４】図１の半導体記憶装置の製造工程断面図のその
１である。
１である。
【図５】図１の半導体記憶装置の製造工程断面図のその
２である。
２である。
【図６】図１の半導体記憶装置の製造工程断面図のその
３である。
３である。
【図７】メモリセル部と周辺回路部でのＣＭＰ工程の改
善例を示すメモリチップの断面図である。
善例を示すメモリチップの断面図である。
【図８】ＡＮＤ型メモリの回路図である。
【図９】本発明者が先に検討している製造方法の概略工
程を示す断面図である。
程を示す断面図である。
１０１ シリコン基板 １０２ ＳＴＩ（素子分離領域） １０３Ｓ，１０３Ｄ ソース・ドレイン領域 １０４ ＬＤＤ領域 １０５ トンネルゲート酸化膜 １０６ 浮遊ゲート（第１ポリシリコン膜） １０７ 容量部（第２ポリシリコン膜） １０８ ゲート間絶縁膜（ＯＮＯ膜） １０９ サイドウォール １１０ 層間絶縁膜（ＢＰＳＧ膜） １１１ 制御ゲート（第３ポリシリコン膜） １２０ メモリセル領域 １２１ シリコン酸化膜 １２２ アモルファスシリコン膜（ＣＭＰダミー膜） １２３ 反射防止膜 １２４ フォトレジスト膜 ２０１ シリコン基板 ２０２ ＳＴＩ（素子分離領域） ２０３Ｓ，２０３Ｄ ソース・ドレイン領域 ２０４ ＬＤＤ領域 ２０５ トンネルゲート酸化膜 ２０６ 浮遊ゲート（第１ポリシリコン膜） ２０７ 容量部（第２ポリシリコン膜） ２０８ ゲート間絶縁膜（ＯＮＯ膜） ２０９ サイドウォール ２１０ 層間絶縁膜（ＢＰＳＧ膜） ２１１ 制御ゲート（第３ポリシリコン膜） ２２０ メモリセル領域 ２２１ シリコン酸化膜 ２２２ 窒化膜（ＣＭＰダミー膜） ２２３ 反射防止膜 ２２４ フォトレジスト膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA21 AA25 AA30 AB08 AD17 AD53 AD60 AG07 AG10 AG29 AG40 5F083 EP05 EP23 EP55 EP56 EP63 EP68 EP79 GA27 JA04 PR03 PR05 PR06 PR29 PR40 PR43 PR53 ZA28 5F101 BA03 BA07 BA12 BB05 BD07 BD34 BD35 BH14 BH15 BH19 BH21
Claims (8)
- 【請求項１】 半導体基板上に積層配置した浮遊ゲート
及び制御ゲートを有するＭＯＳ構造の不揮発性メモリセ
ルを備える不揮発性半導体記憶装置の製造方法におい
て、前記浮遊ゲートを形成するための導電膜上にダミー
膜を形成し、かつ前記ダミー膜上に形成したフォトレジ
スト膜により前記ダミー膜及び前記導電膜を選択エッチ
ングしてゲート構造を形成する工程と、前記ゲート構造
を覆うように層間絶縁膜を形成し、かつ前記層間絶縁膜
を化学機械研磨して表面を平坦化する工程と、前記ダミ
ー膜及び前記層間絶縁膜をエッチングして前記層間絶縁
膜と前記導電膜の表面を平坦化する工程とを含み、前記
ダミー膜として前記フォトレジスト膜とのエッチング選
択比が窒化膜のエッチング選択比よりも大きな材料を用
いることを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項２】 前記ダミー膜の材料として、アモルファ
スシリコン膜、ポリシリコン膜、ＣＶＤシリコン酸化
膜、プラズマシリコン酸化膜、ＢＰＳＧ膜のいずれかを
用いることを特徴とする請求項１に記載の不揮発性半導
体記憶装置の製造方法。 - 【請求項３】 前記浮遊ゲート及び制御ゲートの材料と
して不純物がドープされたポリシリコン膜を用いること
を特徴とする請求項１または２に記載の不揮発性半導体
記憶装置の製造方法。 - 【請求項４】 前記ゲート構造を形成した工程の後に、
前記ゲート構造を利用した自己整合法によって前記半導
体基板に不純物を導入してソース・ドレイン領域を形成
する工程を含むことを特徴とする請求項１ないし３のい
ずれかに記載の不揮発性半導体記憶装置の製造方法。 - 【請求項５】 前記層間絶縁膜を化学機械研磨する工程
では、前記層間絶縁膜の表面が平坦化された時点で化学
機械研磨を停止し、その後プラズマエッチング法あるい
はウェットエッチング法により前記層間絶縁膜、及び前
記ダミー膜を順次エッチングして前記ダミー膜を除去し
かつ前記層間絶縁膜の表面を前記導電膜の表面とほぼ同
じ高さにまでエッチングすることを特徴とする請求項１
ないし４のいずれかに記載の不揮発性半導体記憶装置の
製造方法。 - 【請求項６】 前記導電膜を第１の導電膜としたとき
に、前記第１の導電膜と層間絶縁膜の表面を平坦化した
後に、前記第１の導電膜上に容量部となる第２の導電膜
を選択的に形成する工程と、前記第２の導電膜上にゲー
ト間絶縁膜を形成する工程と、前記ゲート間絶縁膜上に
制御ゲートを構成する第３の導電膜を形成する工程と、
前記第３の導電膜、前記ゲート間絶縁膜、前記第２の導
電膜、前記第１の導電膜を選択エッチングして前記第３
の導電膜で制御ゲートを、前記第２の導電膜で容量部
を、前記第１の導電膜で浮遊ゲートをそれぞれ形成する
工程とを含むことを特徴とする請求項１ないし５のいず
れかに記載の不揮発性半導体記憶装置の製造方法。 - 【請求項７】 前記半導体基板には行方向に所要の間隔
を有する複数の素子分離領域を列方向に延長された状態
で形成し、前記素子分離領域で区画される各メモリセル
領域には、複数個の浮遊ゲートを列方向に所要の間隔で
配列形成するとともに、各浮遊ゲートを行方向に挟む領
域にソース・ドレイン領域を列方向にわたって延長形成
し、前記制御ゲートは行方向に配列された複数個の浮遊
ゲート上にわたって行方向に延長した状態で形成してＡ
ＮＤ型のメモリを形成することを特徴とする請求項１な
いし６のいずれかに記載の不揮発性半導体記憶装置の製
造方法。 - 【請求項８】 前記半導体基板上に請求項１ないし７の
いずれかに記載の製造方法でメモリセルを形成すると同
時に、寸法の大きなＭＯＳトランジスタを含む周辺回路
部を前記半導体基板上に形成する製造方法において、前
記周辺回路部に前記層間絶縁膜を形成した後、前記周辺
回路部の前記層間絶縁膜の表面を所要の厚さにわたって
エッチングし、しかる上で前記化学機械研磨を行うこと
を特徴とする不揮発性半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31325899A JP3479010B2 (ja) | 1999-11-04 | 1999-11-04 | 不揮発性半導体記憶装置の製造方法 |
| US09/705,880 US6482697B1 (en) | 1999-11-04 | 2000-11-06 | Method of forming a highly integrated non-volatile semiconductor memory device |
| US10/256,130 US20030030145A1 (en) | 1999-11-04 | 2002-09-27 | Method of forming a highly integrated non-volatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31325899A JP3479010B2 (ja) | 1999-11-04 | 1999-11-04 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135732A true JP2001135732A (ja) | 2001-05-18 |
| JP3479010B2 JP3479010B2 (ja) | 2003-12-15 |
Family
ID=18039048
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31325899A Expired - Fee Related JP3479010B2 (ja) | 1999-11-04 | 1999-11-04 | 不揮発性半導体記憶装置の製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6482697B1 (ja) |
| JP (1) | JP3479010B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019508903A (ja) * | 2016-01-07 | 2019-03-28 | ザ リサーチ ファウンデイション フォー ザ ステイト ユニヴァーシティ オブ ニューヨーク | マルチウェルセレンデバイス及びその製作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW580729B (en) * | 2001-02-23 | 2004-03-21 | Macronix Int Co Ltd | Method of avoiding electron secondary injection caused by pocket implantation process |
| US6569735B2 (en) * | 2001-03-20 | 2003-05-27 | Macronix International Co., Ltd. | Manufacturing method for isolation on non-volatile memory |
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