KR100590220B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

비휘발성 메모리 소자 및 그 제조방법을 제공한다. 이 소자는 반도체 기판에 형성되어 활성영역을 한정하는 복수개의 트렌치와 상기 트렌치에 채워진 소자분리막을 포함한다. 상기 활성영역 상에 부유게이트 패턴이 형성된다. 상기 부유게이트 패턴은 상기 소자분리막 상부까지 신장되어 있다. 상기 부유게이트 패턴과 상기 활성영역 사이에 터널 절연막이 개재되고, 제어게이트 패턴이 상기 부유게이트 패턴 상에 형성되어 있다. 상기 부유게이트 패턴과 상기 제어게이트 패턴 사이에는 게이트 층간유전막이 개재된다. 소자분리막은 등방성 식각과 이방성 식각을 순차적으로 실시하여 상기 부유게이트 패턴의 측벽에 정렬된 경계를 가지고 상기 부유게이트 패턴보다 낮게 리세스된 영역을 형성한다.

Description

비휘발성 메모리 소자 및 그 제조방법{NON VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 종래의 비휘발성 메모리 소자를 나타낸 단면도이다.
도 2 내지 도 3은 종래의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 5 내지 도 10은 본 발명의 바람직한 실시에에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로써, 더 구체적으로 부유게이트를 가지는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 소자의 제조에 있어서, 셀 어레이 영역의 소자분리막과 활성영역의 폭을 축소시켜 고집적 대용량 메모리 소자를 제조할 수 있다. 고집적 대용량 메모리 소자를 제조하기 위한 방법으로 소자분리막 사이에 한정되어 형성된 부유게이트를 형성하는 자기정렬폴리 방식(Self Aligned Poly method)이 제안되었다.
이 방식은 활성영역을 한정하는 소자분리막을 형성하고 소자분리막 상에 일부분이 중첩되도록 부유게이트 패턴을 형성하는 일반적인 제조방법과 달리, 소자분리막 사이에 한정된 영역에 부유게이트 패턴을 형성하여 면적을 축소할 수 있다. 그러나, 부유게이트 패턴의 표면적이 작기 때문에 충분한 커플링비를 제공할 수 없는 문제가 있다.
미합중국특허번호 6,656,793호 "플래시 메모리 셀에서 자기정렬 부유게이트를 형성하는 방법" (U.S. Patent No. 6,656,793 " METHOD OF FORMING A SELF ALIGNED FLOATING GATE IN FLASH MEMORY CELL")에는 자기정렬폴리 방식을 이용하여 부유게이트 패턴을 형성할 때, 부유게이트 패턴의 표면적을 증가시킬 수 있는 방법이 개시되어 있다.
이 선행기술에 따르면 소자분리막에 의해 한정된 영역에 부유게이트 패턴을 형성한 후 소자분리막의 일부분을 등방성 식각함으로써 부유게이트 패턴의 측벽을 노출시킨다.
도 1은 상기 선행기술에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 1을 참조하면, 비휘발성 메모리 소자는 반도체 기판(50)에 형성된 트렌치에 소자분리막(58)이 형성되고, 상기 소자분리막(58)으로 한정된 기판(50) 상에 터널절연막(60)을 개재하여 부유게이트 패턴(62)이 형성된다. 상기 부유게이트 패턴(62)을 콘포말하게 덮는 게이트 층간유전막(64)을 개재하여 상기 부유게이트 패턴(62) 상부에 제어게이트 패턴(66)이 형성된다. 상기 소자분리막(58)은 상기 부유게이트 패턴(62)보다 낮게 리세스되어 상기 부유게이트 패턴(62)의 측벽에도 게이트 층간유전막(64)이 형성된다. 또한, 상기 부유게이트 패턴(62)은 그 하부 기판의 폭보다 넓게 형성되어 트렌치 상부에 중첩되는 부분을 가진다. 따라서, 부유게이트 패턴(62)의 표면적을 최대한 이용할 수 있다.
도 2 내지 도 4는 상기 선행기술에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(50)을 식각하여 복수개의 트렌치()를 형성하고, 상기 트렌치를 채우는 소자분리막(58)을 형성한다. 상기 소자분리막(58)은 상기 반도체 기판면으로 부터 돌출된 부분을 가지도록 형성한다. 상기 소자분리막(58)의 돌출된 부분을 등방성 식각하여 돌출된 부분의 폭이 트렌치의 개구폭보다 작게 리세스시킨다. 상기 소자분리막(58) 사이에 터널절연막(60)을 개재하여 부유게이트 패턴(62)을 형성한다. 상기 부유게이트 패턴(62)은 상기 소자분리막(58) 사이의 기판 폭보다 넓은 폭을 가질 수 있기 때문에 표면적이 증가될 수 있다.
도 3을 참조하면, 상기 부유게이트 패턴(62) 사이의 소자분리막(58)을 등방성 식각하여 상기 부유게이트 패턴(62)의 측벽 일부분을 노출시킨다. 이 때, 상기 소자분리막(58)이 과도하게 식각되어 소자분리막(58)이 기판 표면보다 낮게 리세스되는 경우 부유게이트 패턴(62) 하부의 소자분리막도 제거되고 터널절연막(60) 또한 일부분이 제거될 수 있다. 터널절연막(60)의 손상은 셀 어레이의 특성 균일도의 저하를 가져온다. 상기 소자분리막(58)의 식각량을 줄여 상기 부유게이트 패턴(62)의 측벽이 완전히 드러나지 않도록 소자분리막을 리세스할 수도 있다. 이 경우, 필요한 커플링비를 얻기 위한 부유게이트 패턴의 표면적을 확보하기 어려워질 수 있다.
도 4를 참조하면, 상기 기판의 전면에 게이트 층간유전막(64)을 콘포말하게 형성하고 상기 게이트 층간유전막(64) 상에 제어게이트막(66)을 형성한다. 부유게이트 패턴 하부에 형성된 언더컷 영역(70)에 존재하는 제어게이트막(66)은 게이트 패턴을 형성하는 과정에서 제거되지 않고 잔여물(residue)로 남아 게이트 패턴들 사이에 도전성 브릿지를 형성할 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 터널절연막이 손상되지 않고, 높은 커플링비를 가질 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공한다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 패턴들 사이에 잔여물 형성이 억제되고 커플링비가 높은 구조를 가지는 비휘발성 메모리 소자 및 그 제조방법을 제공한다.
상기 기술적 과제를 달성하기 위하여 본 발명은 부유게이트 패턴의 측벽에 정렬된 경계를 가지는 소자분리막의 리세스 영역을 포함하는 비휘발성 메모리 소자를 제공한다. 이 소자는 반도체 기판에 형성되어 활성영역을 한정하는 복수개의 트렌치와 상기 트렌치에 채워진 소자분리막을 포함한다. 상기 활성영역 상에 부유게 이트 패턴이 형성된다. 상기 부유게이트 패턴은 상기 소자분리막 상부까지 신장되어 있다. 상기 부유게이트 패턴과 상기 활성영역 사이에 터널 절연막이 개재되고, 제어게이트 패턴이 상기 부유게이트 패턴 상에 형성되어 있다. 상기 부유게이트 패턴과 상기 제어게이트 패턴 사이에는 게이트 층간유전막이 개재된다. 본 발명에서 상기 소자분리막은 상기 부유게이트 패턴의 측벽에 정렬된 경계를 가지고 상기 부유게이트 패턴보다 낮게 리세스된 영역을 가지는 것을 특징이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 등방성 식각 및 이방성 식각을 순차적으로 실시하여 소자분리막을 리세스하는 방법을 제공한다. 이 방법은 반도체 기판에 형성된 복수개의 트렌치를 채우고 상기 기판 상부로 돌출된 부분을 가지는 소자분리막을 형성하고, 상기 소자분리막 사이의 기판 상에 터널절연막을 개재하여 형성된 복수개의 부유게이트 패턴을 형성하는 것을 포함한다. 상기 부유게이트 패턴들 사이의 소자분리막 일부분을 등방성 식각하여 상기 부유게이트 패턴들의 측벽 일부분을 노출시킨다. 상기 부유게이트 패턴들 사이의 소자분리막 일부분을 이방성 식각하여 상기 부유게이트 패턴들의 측벽을 완전히 노출시킨다. 상기 기판의 전면에 콘포말한 게이트층간유전막을 형성한다. 상기 게이트 층간유전막 상에 제어게이트 도전막을 형성한다.
구체적으로 상기 소자분리막 및 상기 부유게이트 패턴을 형성하는 단계는, 반도체 기판 상에 하드마스크 패턴을 형성하고, 상기 하드마스크 패턴을 식각마스크로 사용하여 상기 기판을 식각하여 복수개의 트렌치를 형성하는 것을 포함한다. 상기 트렌치 및 상기 하드마스크 패턴 사이에 채워진 소자분리막을 형성한다. 상기 하드마스크 패턴을 제거하여 반도체 기판을 노출시킨다. 상기 노출된 기판에 터널절연막을 형성하고, 상기 기판의 전면에 도전막을 형성한다. 상기 도전막을 화학적기계적 연마공정을 사용하여 상기 소자분리막이 노출되도록 연마하여, 부유게이트 패턴을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 5는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 5를 참조하면, 본 발명에 따른 비휘발성 메모리 소자는 소자분리막(18)으로 한정된 활성영역(10a) 상에 부유게이트 패턴(22)이 위치한다. 상기 부유게이트 패턴(22)은 상기 활성영역(10a)보다 넓은 폭을 가진다. 따라서, 상기 부유게이트 패턴(22)의 가장자리는 상기 소자분리막(18) 상에 중첩된다. 상기 소자분리막(18)은 상기 부유게이트 패턴의 측벽(22s)에 정렬된 경계(18s)를 가지는 리세스된 영역(18r)을 포함한다. 따라서, 상기 리세스된 영역(18r) 상부에서 상기 부유게이트 패턴의 측벽(22s)은 소자분리막 상부에 위치한다. 상기 리세스된 영역(18r)은 상기 활성영역(10a)보다 낮게 리세스될 수도 있다. 그러나, 상기 부유게이트 패턴(22)의 측벽에 정렬된 경계를 가지기 때문에 상기 리세스된 영역(18r)의 경계는 상기 활성영역(10a)의 엣지로부터 이격될 수 있다.
상기 부유게이트 패턴(22) 상에 콘포말한 게이트 층간유전막(24)이 형성되고, 상기 게이트 층간유전막(24) 상에 제어 게이트막(26)이 형성된다. 상기 리세스된 영역(18r)의 경계가 상기 활성영역(10a)의 엣지로부터 이격되기 때문에, 상기 게이트 층간유전막(24)과 상기 활성영역(10a) 상에 소자분리막의 일부분이 개재될 수 있다. 따라서, 제조과정에서 상기 활성영역 엣지에 잔존하는 소자분리막이 소정 두께 이상을 가지도록 제어함으로써 활성영역 엣지에 형성되는 기생 트랜지스터의 문턱전압을 셀 트랜지스터의 판독전압보다 높일 수 있다. 상기 잔존하는 소자분리막의 두께는 소자분리막 상에 중첩된 부유게이트 패턴의 폭 및/또는 소자분리막의 리세스 깊이를 조절함으로써 제어할 수 있다.
상기 소자분리막의 리세스된 영역(18r)은 적어도 상기 부유게이트 패턴의 저면과 같은 높이 또는 그보다 낮을 수 있다. 따라서, 상기 리세스된 영역(18r)이 정렬되는 부유게이트 패턴의 측벽은 상기 게이트 층간유전막(24) 접촉된다.
결과적으로, 본 발명은 부유게이트 패턴의 폭을 활성영역의 폭보다 넓게 형성할 수 있고, 또한 부유게이트 패턴의 측벽을 덮는 소자분리막을 완전히 제거할 수 있다. 따라서, 게이트 층간유전막에 접하는 부유게이트 패턴의 표면적을 극대화 시킬 수 있어 높은 커플링비를 제공할 수 있다.
도 6 내지 도 10은 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 6을 참조하면, 반도체 기판(10) 상에 하드마스크 패턴(14)을 형성하고, 상기 하드마스크 패턴(14)을 식각마스크로 사용하여 상기 반도체 기판(10)을 식각하여 복수개의 트렌치(16)를 형성한다. 상기 하드마스크 패턴(14)은 실리콘질화막 또는 실리콘질화막과 실리콘산화막을 적층하여 형성할 수 있다. 실리콘질화막을 기판 상에 형성하기 전에 버퍼산화막(12)을 형성하여 실리콘질화막에 의해 기판에 가해지는 스트레스를 완충시킬 수 있다. 상기 트렌치(16)를 채우며 상기 하드마스크 패턴(14)이 형성된 기판의 전면을 덮는 절연막을 형성한다. 화학적기계적 연마(CMP)를 사용하여 상기 산화막을 연마하여 상기 하드마스크 패턴(14)을 노출시키고, 상기 하드마스크 패턴들(14) 사이에 소자분리막(18)을 형성한다.
도 7을 참조하면, 상기 하드마스크 패턴(14) 및 상기 버퍼 산화막(12)을 제거하여 상기 소자분리막들(18)에 의해 한정된 활성영역(10a)을 노출시킨다. 이 때, 상기 소자분리막들(18)은 등방성 식각되어 소정의 폭(w1)만큼 리세스된 측벽(18s)을 가지게된다. 따라서, 상기 소자분리막들(18)은 상기 활성영역들(10a) 상부로 돌출된 부분을 가지게된다.
도 8을 참조하면, 상기 활성영역(10a)에 터널 절연막(20)을 형성하고, 상기 소자분리막의 돌출된 부분들 사이를 채우는 도전막을 형성한다. 화학적기계적 연마를 이용하여 상기 도전막을 연마하여 상기 소자분리막(18)을 노출시키고, 상기 소 자분리막(18)들 사이의 제한된 영역에 형성된 부유게이트 패턴(22)을 형성한다. 상기 소자분리막(18)의 측벽은 소정 폭만큼 리세스되었기 때문에 상기 부유게이트 패턴(22)의 폭은 상기 활성영역(10a)의 폭보다 넓다. 따라서, 활성영역 상부에 정확하게 정렬되는 경우보다 넓은 표면적을 가질 수 있다. 상기 부유게이트 패턴(22)의 가장자리는 상기 트렌치(16) 상부까지 확장되어 상기 부유게이트 패턴(22)은 상기 소자분리막(18) 상에 중첩된 부분을 가진다.
도 9를 참조하면, 상기 소자분리막(18)을 리세스시키어 상기 부유게이트 패턴(22)의 측벽 일부분을 노출시킨다. 상기 소자분리막(18)은 등방성 식각법을 적용하여 리세스시킴으로써 이방성 건식식각으로 인한 부유게이트 패턴의 손상 및 이온의 오염(ion contamination)을 방지할 수 있다. 상기 소자분리막(18)의 리세스는 상기 터널 절연막(20)이 노출되지 않는 정도로 실시하여야 등방성 식각으로 인한 터널절연막의 손상을 막을 수 있다.
도 10을 참조하면, 상기 부유게이트 패턴들(22) 사이에 노출된 소자분리막을 이방성 식각을 사용하여 리세스시키어 상기 부유게이트 패턴(22)의 측벽들을 완전히 노출시킨다. 상기 소자분리막(18)이 리세스된 영역의 경계(18s)는 상기 부유게이트 패턴의 측벽(22s)에 정렬된다. 상기 부유게이트 패턴(22)의 가장자리는 상기 소자분리막(18)과 중첩되기 때문에, 상기 소자분리막(18)이 상기 부유게이트 패턴(22)의 저면보다 낮게 리세스되더라도 상기 부유게이트 패턴(22)의 가장자리 하부에는 소자분리막이 남아있다. 따라서, 상기 소자분리막(18)이 리세스된 영역의 경계는 상기 활성영역(10a)의 엣지로 부터 소정거리 이격되게 된다. 상기 소자분리 막(18)은 상기 활성영역(10a)보다 소정깊이 낮게 리세스될 수도 있다. 상기 소자분리막은 이방성 식각으로 리세스되기 때문에 터널 절연막(20)이 손상되는 일은 없다. 또한, 이방성 식각 이후에 습식 세정을 실시하더라도 상기 부유게이트 패턴(22) 가장자리 하부에 잔류된 소자분리막에 의해 상기 터널 절연막(20)은 보호될 수 있다.
계속해서, 상기 결과물 전면에 콘포말하게 게이트층간유전막(도 5의 24)를 형성하고, 상기 게이트 층간유전막(도 5의 24)이 형성된 결과물 전면에 제어게이트막(도 5의 26)을 형성하여 도 5에 도시된 구조를 얻을 수 있다.
더이상 도시하지는 않았지만, 이후 공정은 통상의 공정을 적용하여 비휘발성 메모리 소자를 제조할 수 있다. 예컨대, 상기 제어게이트막(도 5의 26)과 상기 게이트 층간유전막(도 5의 24)을 순차적으로 패터닝하여 제어게이트 전극과 게이트 층간유전막 패턴을 형성하고, 상기 제어게이트 전극에 정렬되도록 상기 부유게이트 패턴()을 식각하여 제어게이트 전극 하부에 위치하는 부유게이트를 형성할 수 있다. 상기 부유게이트 패턴이 제거된 기판에 노출되는 터널절연막은 습식세정에 의해 제거될 수도 있고, 후속으로 진행될 불순물 확산층 형성에서 버퍼층으로 사용될 수도 있다.
본 발명의 실시예에서 상기 소자분리막은 등방성 식각으로 리세스한 후 이방성 식각으로 추가 리세스를 하였다. 그러나, 본 발명을 변형하여 상기 소자분리막은 이방성 식각으로 리세스한 후 등방성 식각으로 추가 리세스할 수도 있을 것이다. 물론 이때에는 부유게이트 패턴 하부에 잔존하는 소자분리막이 손상되어 터널절연막이 드러나지 않도록 등방성 식각을 정확하게 제어하는 것이 필요하다. 터널절연막이 드러나서 식각되는 문제는 이방성 식각에 의해 부유게이트 패턴의 측벽을 완전히 노출시키거나 소정두께의 소자분리막이 부유게이트 패턴의 측벽 하부를 덮도록 식각하고, 식각에 의한 부유게이트 패턴의 손상을 제거할 정도의 습식식각을 실시함으로써 해결할 수 있을 것이다. 부유게이트 패턴 측벽 하부에 덮이는 소자분리막의 두께는 습식식각의 식각속도를 고려하여 습식식각 시간에 따른 식각량을 고려하여 적절히 선택할 수 있다.
상술한 것과 같이 본 발명에 따르면, 소자분리막들 사이의 제한된 영역에 부유게이트 패턴을 형성하고, 상기 부유게이트 패턴들 사이의 소자분리막을 등방성 식과 이방성 식각을 순차적으로 실시하여 제거하여 부유게이트 패턴의 측벽을 완전히 노출시키고 부유게이트 패턴의 측벽에 정렬된 경계를 가지는 소자분리막이 리세스된 영역을 형성할 수 있다. 따라서, 부유게이트 패턴의 표면적을 증가시킬 수 있고, 터널절연막을 식각으로 부터 보호할 수 있다.
결과적으로, 본 발명은 터널절연막이 식각으로 부터 보호되어 셀 트랜지스터의 균일도를 향상시킬 수 있고, 제한된 면적에서 부유게이트 패턴의 표면적을 증가시켜 커플링비를 높일 수 있다.

Claims (13)

  1. 반도체 기판에 형성되어 활성영역을 한정하는 복수개의 트렌치;
    상기 트렌치에 채워진 소자분리막;
    상기 활성영역 상에 형성되되 상기 소자분리막 상부까지 신장된 부유게이트 패턴;
    상기 부유게이트 패턴과 상기 활성영역 사이에 개재된 터널 절연막;
    상기 부유게이트 패턴 상에 형성된 제어게이트 패턴;및
    상기 부유게이트 패턴과 상기 제어게이트 패턴 사이에 개재된 게이트 층간유전막을 포함하되, 상기 소자분리막은 상기 부유게이트 패턴의 측벽에 정렬된 경계를 가지고 상기 부유게이트 패턴보다 낮게 리세스된 영역을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 소자분리막은 상기 활성영역 면보다 낮게 리세스된 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 부유게이트 패턴은 활성영역보다 폭이 넓고 그 가장자리는 상기 트렌치 상부까지 신장되어 상기 소자분리막 상에 위치하는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 게이트 층간절연막과 상기 활성영역의 엣지 사이에 소자분리막이 개재된 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 소자분리막의 리세스 영역이 정렬된 부유게이트 패턴의 측벽은 상기 게이트 층간 유전막과 접하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 반도체 기판에 형성된 복수개의 트렌치를 채우고 상기 기판 상부로 돌출된 부분을 가지는 소자분리막을 형성하는 단계;
    상기 소자분리막 사이의 기판 상에 터널절연막을 개재하여 형성된 복수개의 부유게이트 패턴을 형성하는 단계;
    상기 부유게이트 패턴들 사이의 소자분리막 일부분을 등방성 식각하여 상기 부유게이트 패턴들의 측벽 일부분을 노출시키는 단계;
    상기 부유게이트 패턴들 사이의 소자분리막 일부분을 이방성 식각하여 상기 부유게이트 패턴들의 측벽을 완전히 노출시키는 단계;및
    상기 기판의 전면에 콘포말한 게이트층간유전막을 형성하고, 상기 게이트 층간유전막 상에 제어게이트 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소 자의 제조방법.
  7. 제 6 항에 있어서,
    상기 소자분리막 및 상기 부유게이트 패턴을 형성하는 단계는,
    반도체 기판 상에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각마스크로 사용하여 상기 기판을 식각하여 복수개의 트렌치를 형성하는 단계;
    상기 트렌치 및 상기 하드마스크 패턴 사이에 채워진 소자분리막을 형성하는 단계;
    상기 하드마스크 패턴을 제거하여 반도체 기판을 노출시키는 단계;
    상기 노출된 기판에 터널절연막을 형성하는 단계;
    상기 기판의 전면에 도전막을 형성하는 단계;및
    상기 도전막을 화학적기계적 연마공정을 사용하여 상기 소자분리막이 노출되도록 연마하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 하드마스크 패턴을 제거하는 단계에서,
    상기 반도체 기판 상부로 돌출된 소자분리막의 측벽을 리세스시키어 소자분리막의 돌출된 폭을 줄이는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  9. 제 6 항에 있어서,
    상기 소자분리막의 돌출된 부분의 폭은 상기 트렌치의 개구폭보다 좁게 형성하고, 상기 부유게이트 패턴은 그 하부 기판의 폭보다 넓은 폭을 가지도록 형성하여 그 가장자리는 상기 트렌치 상부에 위치하도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 부유게이트 패턴 측벽의 일부분을 노출시키는 단계에서,
    상기 등방성 식각은 상기 터널절연막이 노출되기 전에 종료하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 부유게이트 패턴을 완전히 노출시키는 단계에서,
    상기 부유게이트 패턴을 식각마스크로 사용하여 상기 소자분리막을 식각하여 상기 소자분리막의 측벽에 정렬된 경계를 가지는 리세스된 영역을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 리세스 영역은 상기 부유게이트 패턴 하부의 기판 보다 낮은 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제 11 항에 있어서,
    상기 리세스 영역의 경계는 상기 기판면으로 부터 이격되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5848264A (en) * 1996-10-25 1998-12-08 S3 Incorporated Debug and video queue for multi-processor chip
KR100572330B1 (ko) * 2004-09-15 2006-04-18 삼성전자주식회사 저항 패턴을 갖는 비휘발성 기억 소자 및 그 형성 방법
US7582530B2 (en) * 2006-06-30 2009-09-01 Intel Corporation Managing floating gate-to-floating gate spacing to support scalability
KR100748559B1 (ko) 2006-08-09 2007-08-10 삼성전자주식회사 플래시 메모리 장치 및 그 제조 방법
KR100937818B1 (ko) * 2007-08-20 2010-01-20 주식회사 하이닉스반도체 플래시 메모리 소자 및 그의 제조 방법
US7923767B2 (en) * 2007-12-26 2011-04-12 Sandisk Corporation Non-volatile storage with substrate cut-out and process of fabricating
JP4970507B2 (ja) * 2009-08-27 2012-07-11 株式会社東芝 半導体記憶装置
US20160181435A1 (en) * 2014-12-22 2016-06-23 Wafertech, Llc Floating gate transistors and method for forming the same
CN107919359B (zh) * 2016-10-09 2021-06-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244275A (ja) 1993-02-17 1994-09-02 Canon Inc 半導体素子用基板の製造方法、電界効果型トランジスターの製造方法、及び結晶の製造方法
JP4049425B2 (ja) * 1997-06-16 2008-02-20 株式会社ルネサステクノロジ 不揮発性半導体記憶装置の製造方法
US6034393A (en) * 1997-06-16 2000-03-07 Mitsubishi Denki Kabushiki Kaisha Nonvolatile semiconductor memory device using trench isolation and manufacturing method thereof
JPH1154633A (ja) 1997-07-29 1999-02-26 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JP2001168306A (ja) * 1999-12-09 2001-06-22 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2002359308A (ja) * 2001-06-01 2002-12-13 Toshiba Corp 半導体記憶装置及びその製造方法
JP2003168749A (ja) * 2001-12-03 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置及びその製造方法
KR20030048957A (ko) 2001-12-13 2003-06-25 주식회사 하이닉스반도체 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법
KR100406179B1 (ko) * 2001-12-22 2003-11-17 주식회사 하이닉스반도체 플래쉬 메모리 셀의 자기 정렬 플로팅 게이트 형성 방법
JP2004022819A (ja) 2002-06-17 2004-01-22 Toshiba Corp 半導体装置及びその製造方法
WO2004001824A1 (en) * 2002-06-20 2003-12-31 Koninklijke Philips Electronics N.V. Conductive spacers extended floating gates
KR100466819B1 (ko) 2002-06-29 2005-01-24 주식회사 하이닉스반도체 반도체 플래시 메모리 셀의 제조방법
JP3917063B2 (ja) * 2002-11-21 2007-05-23 株式会社東芝 半導体装置及びその製造方法
KR100520681B1 (ko) * 2002-12-23 2005-10-11 주식회사 하이닉스반도체 플래시 메모리 소자의 플로팅 게이트 형성방법
JP2004228421A (ja) * 2003-01-24 2004-08-12 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2005085996A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法

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