KR20030048957A - 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법 - Google Patents
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Abstract
본 발명은 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법에 관한 것으로, 습식 식각에 의해 STI 소자 분리막의 니플부의 패턴 형상을 포지티브 경사가 되게 하여 니플부 사이에 형성되는 플로팅 게이트의 패턴 형상이 네거티브 경사를 갖게 하고, 플로팅 게이트 사이의 니플부를 폴리머를 생성시키는 건식 식각으로 제거하여 플로팅 게이트 사이의 스페이스 형상을 포지티브 경사가 되도록 하므로써, 컨트롤 게이트 형성을 위한 식각 시에 컨트롤 게이트 잔류물이 남지 않으며, 플로팅 게이트 형성을 위한 자기정렬 식각 시에 플로팅 게이트 잔류물이 남지 않게 되어, 플래쉬 메모리의 신뢰성 및 수율을 향상시킬 수 있으며, 차세대 플래쉬 메모리 개발 및 양산을 가능하게 할 수 있는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법에 관하여 기술된다.
Description
본 발명은 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법에 관한 것으로, 특히 컨트롤 게이트와 플로팅 게이트를 형성하기 위한 식각 공정 시에 컨트롤 게이트 잔류물 및 플로팅 게이트 잔류물이 남지 않게 하여, 플래쉬 메모리의 신뢰성 및 수율을 향상시킬 수 있는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법에 관한 것이다.
일반적으로, 플래쉬 메모리는 플로팅 게이트, 유전체막 및 컨트롤 게이트를 기본 구조로 하고 있다. 반도체 소자가 고집적화 되어감에 따라 소자가 차지하는 면적은 점점 줄어들고, 이에 따라 제한된 면적에서 플로팅 게이트와 컨트롤 게이트 사이의 커플링 비(coupling ratio)를 증가시키면서 모든 셀의 커플링 비를 균일하게(uniform) 제어(control)하는 것이 필요하게 되었다.
플래쉬 메모리에서 커플링 비를 균일하게 제어하기 위해서는, STI(shallow trench isolation) 소자 분리막의 형성에 의해 정의(define)되는 액티브 영역(active region), 플로팅 게이트 마스크를 사용한 건식식각 공정과 컨트롤 게이트 형성시에 적용되는 자기정렬 식각(self aligned etch; SAE) 공정에 의해 형성되는 플로팅 게이트 및 컨트롤 게이트 마스크를 사용한 건식식각 공정에 의해 형성되는 컨트롤 게이트 각각의 임계치수(CD)의 공정상 편차를 고려해야 한다. 즉, 액티브 영역의 임계치수, 플로팅 게이트의 임계치수 및 컨트롤 게이트의 임계치수 각각의 공정상 편차에 의해 커플링 비의 편차가 발생되기 때문이다.
이러한 공정상 편차를 줄이기 위해 자기정렬 플로팅 게이트 형성 공정이 도입되고 있는데, 이를 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, STI 하드 마스크층(shallow trench isolation hard mask layer)을 이용한 트렌치 식각 공정으로 반도체 기판(11)의 일부분을 식각하여 트렌치를 형성하고, 트렌치를 포함한 전체구조 상에 HDP 산화막(high density plasma oxide film)을 두껍게 증착하고, HDP 산화막을 STI 하드 마스크층이 노출되는 시점까지 식각하여 트렌치 부분에서 HDP 산화막이 돌출된 구조가 되게 하고, HDP 산화막의 돌출된 부분을 습식 식각을 통해 일정 두께 제거하므로, 트렌치 내부의 HDP 산화막은 STI 소자 분리막(12)이 되고, STI 소자 분리막(12) 상에서 돌출된 HDP 산화막은 임계치수가 축소(shrink)된 니플부(nipple part; 12N)가 된다.
상기에서, 니플부(12N)는 습식 식각 공정의 조건을 조절함에 따라 그 폭 및 두께를 조절할 수 있으며, 후속 자기정렬 플로팅 게이트 공정에 중요한 역할을 하며, 자기정렬 플로팅 게이트의 폭을 결정할 뿐만 아니라, 이웃하는 자기정렬 플로팅 게이트의 간격을 결정하게 된다. 그런데, HDP 산화막 습식 식각 공정의 특성상 가장자리 침식(edge erosion) 작용으로 패터닝된 HDP 산화막 상단부의 모난 부분의 식각이 먼저 진행되기 때문에 최종적으로 형성되는 니플부(12N)의 패턴 형상(pattern profile)은 포지티브 경사(positive slope)를 가지게 된다.
도 1b를 참조하면, STI 소자 분리막(12)의 형성에 의해 정의된 액티브 영역의 반도체 기판(11)의 표면에 터널 산화막(13)을 형성한다. 니플부(12N)를 갖는 STI 소자 분리막(12)을 포함한 전체 구조상에 폴리실리콘과 같은 도전성 물질을 두껍게 증착하고, 화학적 기계적 연마(CMP) 공정으로 증착된 도전층을 니플부(12N) 상단이 충분히 노출될 때 까지 실시하여, 니플부(12N)에 의해 고립된 자기정렬 플로팅 게이트 패턴(14)을 형성한다.
상기에서, 자기정렬 플로팅 게이트 패턴(14)은 니플부(12N)에 의해 그 패턴 형상이 결정되는데, 니플부(12N)의 패턴 형상이 포지티브 경사를 가지기 때문에 자기정렬 플로팅 게이트 패턴(14)의 패턴 형상은 네가티브 경사를 가지게 된다.
도 1c를 참조하면, 자기정렬 플로팅 게이트 패턴(14) 사이의 니플부(12N)를 HDP 산화막 습식 식각 공정을 통해 제거하고, 이로 인하여 자기정렬 플로팅 게이트 패턴(14) 사이에 스페이스(space)가 만들어진다. 스페이스를 포함한 자기정렬 플로팅 게이트 패턴(14)의 표면을 따라 유전체막(150)을 형성한다. 유전체막(150) 상에 폴리실리콘과 같은 도전성 물질을 증착한 후, 컨트롤 게이트 마스크를 사용한 식각 공정으로 도전성 물질을 패터닝하여 컨트롤 게이트(160)를 형성하고, 이어서 자기정렬 식각 공정으로 자기정렬 플로팅 게이트 패턴(14)의 노출된 부분을 식각하여 자기정렬 플로팅 게이트(140)를 형성한다.
자기정렬 플로팅 게이트를 갖는 플래쉬 메모리 제조 방법에서, 플래쉬 메모리의 전기적 특성 저하 및 신뢰성 저하를 방지하기 위하여, 컨트롤 게이트(160) 형성을 위한 식각 공정시 자기정렬 플로팅 게이트 패턴(14) 사이의 스페이스 부분에서 컨트롤 게이트 잔류물이 없어야 하고, 플로팅 게이트(140) 형성을 위한 자기정렬 식각 공정시 자기정렬 플로팅 게이트 패턴(14)이 식각 되는 부분에서 플로팅 게이트 잔류물이 없어야 한다. 컨트롤 게이트 잔류물이 발생될 가능성이 있는 컨트롤 게이트 잔류부분은 도 1c에서 지시부호 "CR"로 나타내었고, 플로팅 게이트 잔류물이 발생될 가능성이 있는 플로팅 게이트 잔류부분은 도 1c에서 지시부호 "FR"로 나타내었다.
컨트롤 게이트 잔류부분(CR)에 컨트롤 게이트 잔류물이 발생되기 쉬운 환경은 상기한 종래 방법에 의해 형성되는 자기정렬 플로팅 게이트 패턴(14)과 같이 패턴 형상이 네거티브 경사를 가질 경우이다. 플로팅 게이트 잔류부분(FR)에 플로팅 게이트 잔류물이 발생되기 쉬운 환경은 자기정렬 플로팅 게이트 패턴(14)이 상기한 패턴 형상과 반대인 포지티브 경사를 가질 경우이다.
따라서, 상기한 종래 방법에서는 플로팅 게이트 잔류물이 발생되지 않지만 컨트롤 게이트 잔류물이 발생될 확률이 매우 높아 차세대 플래쉬 메모리를 구현하기가 어렵다.
플로팅 게이트 잔류물 및 컨트롤 게이트 잔류물이 없는 플래쉬 메모리를 제조하기 위해서는 자기정렬 플로팅 게이트 패턴(14)의 패턴 형상이 포지티브 경사도 네거티브 경사도 아닌 수직(vertical)이 되도록 하는 것이 필수적이다. 그런데, 상기한 바와 같이, 자기정렬 플로팅 게이트(140)를 갖는 플래쉬 메모리 제조 공정에서는 STI 소자 분리막(12)의 임계치수를 축소(shrink)하기 위해 습식 식각으로 니플부(12N)를 형성해야 하기 때문에 자기정렬 플로팅 게이트 패턴(14)의 패턴 형상을 수직 형상으로 만들기가 쉽지 않을 뿐만 아니라 재현성이 어려워 자기정렬 플로팅 게이트 패턴(14)을 수직 형상으로 만들기 위한 공정을 적용하지 않고 있다.
따라서, 본 발명은 컨트롤 게이트와 플로팅 게이트를 형성하기 위한 식각 공정 시에 컨트롤 게이트 잔류물 및 플로팅 게이트 잔류물이 남지 않게 하여, 플래쉬 메모리의 신뢰성 및 수율을 향상시킬 수 있으며, 차세대 플래쉬 메모리 개발 및 양산을 가능하게 할 뿐만 아니라, 재현성을 확보할 수 있는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법은 포지티브 경사를 갖는 니플부가 형성된 STI 소자 분리막을 반도체 기판에 형성하는 단계; 상기 반도체 기판에 터널 산화막을 형성하는 단계; 상기 니플부 사이의 상기 터널 산화막 상에 고립된 자기정렬 플로팅 게이트 패턴을 형성하고, 상기 플로팅 게이트는 포지티브 경사의 니플부에 의해 그 패턴 형상이 네거티브 경사를 갖는 단계; 상기 자기정렬 플로팅 게이트 패턴 사이의 상기 니플부를 건식 식각 공정으로 제거하되, 상기 자기정렬 플로팅 게이트 패턴의 측벽에 일부 남게하여 포지티브 경사를 갖는 니플 사이드-월을 형성하는 단계; 상기 니플 사이드-월이 형성된 상기 자기정렬 플로팅 게이트 패턴의 표면을 따라 유전체막을 형성하는 단계; 및 상기 유전체막 상에 컨트롤 게이트용 도전성 물질을 증착한 후 식각 공정을 통해 컨트롤 게이트를 형성하고, 자기정렬 식각 공정으로 상기 자기정렬 플로팅 게이트 패턴의 노출된 부분을 식각하여 자기정렬 플로팅 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11, 21: 반도체 기판12, 22: STI 소자 분리막
12N, 22N: 니플부13, 23: 터널 산화막
14, 24: 자기정렬 플로팅 게이트 패턴
140, 240: 자기정렬 플로팅 게이트150, 250: 유전체막
160, 260: 컨트롤 게이트220: 니플 사이드-월
FR: 플로팅 게이트 잔류부분CR: 컨트롤 게이트 잔류부분
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, STI 하드 마스크층(shallow trench isolation hard mask layer)을 이용한 트렌치 식각 공정으로 반도체 기판(21)의 일부분을 식각하여 트렌치를 형성하고, 트렌치를 포함한 전체구조 상에 HDP 산화막(high density plasma oxide film)을 두껍게 증착하고, HDP 산화막을 STI 하드 마스크층이 노출되는 시점까지 식각하여 트렌치 부분에서 HDP 산화막이 돌출된 구조가 되게 하고, HDP 산화막의 돌출된 부분을 습식 식각을 통해 일정 두께 제거하므로, 트렌치 내부의 HDP 산화막은 STI 소자 분리막(22)이 되고, STI 소자 분리막(22) 상에서 돌출된 HDP 산화막은 임계치수가 축소(shrink)된 니플부(nipple part; 22N)가 된다.
상기에서, 니플부(22N)는 습식 식각 공정의 조건을 조절함에 따라 그 폭 및 두께를 조절할 수 있으며, 후속 자기정렬 플로팅 게이트 공정에 중요한 역할을 하며, 자기정렬 플로팅 게이트의 폭을 결정할 뿐만 아니라, 이웃하는 자기정렬 플로팅 게이트의 간격을 결정하게 된다. 그런데, HDP 산화막 습식 식각 공정의 특성상가장자리 침식(edge erosion) 작용으로 패터닝된 HDP 산화막 상단부의 모난 부분의 식각이 먼저 진행되기 때문에 최종적으로 형성되는 니플부(22N)의 패턴 형상(pattern profile)은 포지티브 경사(positive slope)를 가지게 된다.
도 2b를 참조하면, STI 소자 분리막(22)의 형성에 의해 정의된 액티브 영역의 반도체 기판(21)의 표면에 터널 산화막(23)을 형성한다. 니플부(22N)를 갖는 STI 소자 분리막(22)을 포함한 전체 구조상에 폴리실리콘과 같은 도전성 물질을 두껍게 증착하고, 화학적 기계적 연마(CMP) 공정으로 증착된 도전층을 니플부(22N) 상단이 충분히 노출될 때 까지 실시하여, 니플부(22N)에 의해 고립된 자기정렬 플로팅 게이트 패턴(24)을 형성한다.
상기에서, 자기정렬 플로팅 게이트 패턴(24)은 니플부(22N)에 의해 그 패턴 형상이 결정되는데, 니플부(22N)의 패턴 형상이 포지티브 경사를 가지기 때문에 자기정렬 플로팅 게이트 패턴(24)의 패턴 형상은 네가티브 경사를 가지게 된다.
도 2c를 참조하면, 자기정렬 플로팅 게이트 패턴(24) 사이의 니플부(22N)를 HDP 산화막 건식 식각 공정을 통해 제거하고, 이로 인하여 자기정렬 플로팅 게이트 패턴(24)의 측벽에 니플 사이드-월(nipple side-wall; 220)이 형성되며, 니플 사이드-월(220)이 형성된 자기정렬 플로팅 게이트 패턴(24) 사이에 스페이스(space)가 만들어진다.
상기에서, 건식 식각 공정의 특성상 폴리머(polymer)가 발생되며, 식각 공정 동안에 발생되는 폴리머에 의해 HDP 산화막인 니플부(22N)가 네가티브 경사를 갖는 자기정렬 플로팅 게이트 패턴(24)의 측벽에 포지티브 경사를 갖는 니플사이드-월(220)로 남게된다.
니플 사이드-월(220)의 포지티브 경사 정도는 폴리머의 발생량에 따라 변하게 되는데, 폴리머 발생량이 많을 수록 포지티브 경사는 커지게 된다. 건식 식각 공정시 식각 가스 화학제(etch gas chemistry), 바이어스 전력(bias power), 압력(pressure), 전체 가스 플로우 비(total gas flow rate) 등을 독립적으로 또는 동시에 조절하여 폴리머 발생량을 조절할 수 있다. 식각 가스 화학제중 폴리머 형성에 유리하도록, 카본/플루오린 비(carbon/fluorine ratio)가 높은 가스인 C2F6, C3F8, C4F8, C5F8와 같은 가스를 사용하거나, CHF3, CH2F2, CHF3와 같은 가스를 첨가 가스(additive gas)로 사용한다. 또한, 폴리머의 잔류 시간(residence time)을 증가시켜 경사 형성에 기여하기 위하여, 압력을 30mTorr 이상, 바람직하게는 30 내지 1000mTorr, 더욱 바람직하게는 30 내지 500mTorr로 하며, 전체 가스 플로우 비를 100sccm 이하, 바람직하게는 10 내지 100sccm, 더욱 바람직하게는 50 내지 100sccm으로 한다.
도 2d를 참조하면, 니플 사이드-월(220)이 형성된 스페이스를 포함한 자기정렬 플로팅 게이트 패턴(24)의 표면을 따라 유전체막(250)을 형성한다. 유전체막(250) 상에 폴리실리콘과 같은 도전성 물질을 증착한 후, 컨트롤 게이트 마스크를 사용한 식각 공정으로 도전성 물질을 패터닝하여 컨트롤 게이트(260)를 형성하고, 이어서 자기정렬 식각 공정으로 자기정렬 플로팅 게이트 패턴(24)의 노출된 부분을 식각하여 자기정렬 플로팅 게이트(240)를 형성한다.
상기한 본 발명의 방법에 따라 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리를 제조할 경우 컨트롤 게이트 잔류물 및 플로팅 게이트 잔류물이 발생되지 않는다. 이는 앞에서도 설명한 바와 같이, 컨트롤 게이트 잔류물이 발생되기 쉬운 환경은 자기정렬 플로팅 게이트 패턴의 패턴 형상이 네거티브 경사를 가질 경우인데, 본 발명의 자기정렬 플로팅 게이트 패턴(24)은 그 자체만으로는 네거티브 경사를 갖지만 그 측벽에 형성된 니플 사이드-월(220)이 포지티브 경사를 갖기 때문에 환경이 변했음을 알 수 있고, 이로 인하여 컨트롤 게이트 마스크를 사용한 식각 공정시에 스페이스 부분에서 컨트롤 게이트 잔류물이 발생되지 않는다. 또한, 플로팅 게이트 잔류물이 발생되기 쉬운 환경은 자기정렬 플로팅 게이트 패턴의 패턴 형상이 포지티브 경사를 가질 경우인데, 본 발명의 자기정렬 플로팅 게이트 패턴(24)은 그 자체가 네거티브 경사를 갖고 있어 자기정렬 식각 공정시에 플로팅 게이트 잔류물이 발생되지 않는다.
상기한 바와 같이, 본 발명은 자기정렬 플로팅 게이트 패턴 자체의 패턴 형상을 네거티브 경사가 되도록 하고, 자기정렬 플로팅 게이트 패턴의 측벽에 형성되는 니플 사이드-월에 의해 자기정렬 플로팅 게이트 패턴의 전체 패턴 형상이 포지티브 경사가 되도록 하므로써, 플래쉬 메모리 제조에서 커플링 비의 균일한 제어를 위해 도입한 자기정렬 플로팅 게이트 공정(self aligned floating gate process)에서 플로팅 게이트 잔류물 및 컨트롤 게이트 잔류물의 발생을 방지할 수 있어, 플래쉬 메모리의 신뢰성 및 수율을 향상시킬 수 있으며, 차세대 플래쉬 메모리 개발 및 양산을 가능하게 할 뿐만 아니라, 재현성을 확보할 수 있다.
Claims (8)
- 포지티브 경사를 갖는 니플부가 형성된 STI 소자 분리막을 반도체 기판에 형성하는 단계;상기 반도체 기판에 터널 산화막을 형성하는 단계;상기 니플부 사이의 상기 터널 산화막 상에 고립된 자기정렬 플로팅 게이트 패턴을 형성하고, 상기 플로팅 게이트는 포지티브 경사의 니플부에 의해 그 패턴 형상이 네거티브 경사를 갖는 단계;상기 자기정렬 플로팅 게이트 패턴 사이의 상기 니플부를 건식 식각 공정으로 제거하되, 상기 자기정렬 플로팅 게이트 패턴의 측벽에 일부 남게하여 포지티브 경사를 갖는 니플 사이드-월을 형성하는 단계;상기 니플 사이드-월이 형성된 상기 자기정렬 플로팅 게이트 패턴의 표면을 따라 유전체막을 형성하는 단계; 및상기 유전체막 상에 컨트롤 게이트용 도전성 물질을 증착한 후 식각 공정을 통해 컨트롤 게이트를 형성하고, 자기정렬 식각 공정으로 상기 자기정렬 플로팅 게이트 패턴의 노출된 부분을 식각하여 자기정렬 플로팅 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법.
- 제 1 항에 있어서,상기 STI 소자 분리막 및 상기 니플부는 HDP 산화막으로 형성하는 것을 특징으로 하는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법.
- 제 1 항에 있어서,상기 니플부는 습식 식각에 의해 형성하는 것을 특징으로 하는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법.
- 제 1 항에 있어서,상기 자기정렬 플로팅 게이트 패턴은 상기 니플부를 갖는 상기 STI 소자 분리막을 포함한 전체 구조상에 폴리실리콘과 같은 도전성 물질을 두껍게 증착하고, 화학적 기계적 연마(CMP) 공정으로 증착된 도전층을 상기 니플부 상단이 충분히 노출될 때 까지 실시하여 형성하는 것을 특징으로 하는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법.
- 제 1 항에 있어서,상기 니플부는 HDP 산화막으로 형성하고, 상기 니플 사이드-월 형성을 위한HDP 산화막 건식 식각 공정시 폴리머를 발생시켜 포지티브 경사를 갖게하는 것을 특징으로 하는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법.
- 제 5 항에 있어서,상기 건식 식각 공정시 식각 가스 화학제, 바이어스 전력, 압력, 전체 가스 플로우 비와 같은 식각 조건을 독립적으로 또는 동시에 조절하여 상기 폴리머 발생량을 조절하는 것을 특징으로 하는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법.
- 제 6 항에 있어서,상기 식각 가스 화학제중 상기 폴리머 형성에 유리하도록, 카본/플루오린 비가 높은 가스인 C2F6, C3F8, C4F8, C5F8와 같은 가스를 사용하거나, CHF3, CH2F2, CHF3와 같은 가스를 첨가 가스로 사용하는 것을 특징으로 하는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법.
- 제 6 항에 있어서,상기 폴리머의 잔류 시간을 증가시켜 경사 형성에 기여하기 위하여, 상기 압력을 30 내지 1000mTorr로 하며, 상기 전체 가스 플로우 비를 10 내지 100sccm로 하는 것을 특징으로 하는 자기정렬 플로팅 게이트를 갖는 플래쉬 메모리의 제조 방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100487532B1 (ko) * | 2002-07-29 | 2005-05-03 | 삼성전자주식회사 | 얕은 트렌치 소자분리구조를 가지는 플래시 메모리 소자및 그제조방법 |
| US7242054B2 (en) | 2004-08-04 | 2007-07-10 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices |
| KR100768982B1 (ko) * | 2004-07-02 | 2007-10-22 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US7391071B2 (en) | 2004-09-23 | 2008-06-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices with trenched side-wall transistors and method of fabricating the same |
-
2001
- 2001-12-13 KR KR1020010079013A patent/KR20030048957A/ko not_active Application Discontinuation
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| KR100768982B1 (ko) * | 2004-07-02 | 2007-10-22 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US7242054B2 (en) | 2004-08-04 | 2007-07-10 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices |
| US7510934B2 (en) | 2004-08-04 | 2009-03-31 | Samsung Electronics Co., Ltd. | Methods of fabricating nonvolatile memory devices |
| US7391071B2 (en) | 2004-09-23 | 2008-06-24 | Samsung Electronics Co., Ltd. | Nonvolatile memory devices with trenched side-wall transistors and method of fabricating the same |
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